JP2716397B2 - グラフィクスコントローラ - Google Patents
グラフィクスコントローラInfo
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- JP2716397B2 JP2716397B2 JP7094991A JP9499195A JP2716397B2 JP 2716397 B2 JP2716397 B2 JP 2716397B2 JP 7094991 A JP7094991 A JP 7094991A JP 9499195 A JP9499195 A JP 9499195A JP 2716397 B2 JP2716397 B2 JP 2716397B2
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- Japan
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- data
- display
- memory
- vram
- display device
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、パーソナルコンピュー
タに関し、特に、パーソナルコンピュータで用いられる
表示装置のグラフィクスコントローラに関する。
タに関し、特に、パーソナルコンピュータで用いられる
表示装置のグラフィクスコントローラに関する。
【０００２】
【従来の技術】第１の従来例としてのグラフィクスコン
トローラでは、外部デバイスと表示用の読み出し動作は
本来非同期であるため、ＶＲＡＭに対する表示データの
書込アクセスは非表示領域中、つまり走査線の帰線時間
に割り当てられているが、近年の同コントローラで用い
られる高速化手法は図２に示すように、キャッシュメモ
リ１９と、キャッシュコントローラ２８と、メインＶＲ
ＡＭ２０と、メインＶＲＡＭ制御回路２７とを有し、グ
ラフィクスコントローラが表示用の読み出しサークルを
実行中は外部デバイスからの書き込みアクセスが一時的
に待たされるという問題点を、表示読み出しサークル中
であってもキャッシュメモリ１９に格納することで、見
掛上の外部デバイスの書き込み待ち時間を減少させ性能
を向上させている。
トローラでは、外部デバイスと表示用の読み出し動作は
本来非同期であるため、ＶＲＡＭに対する表示データの
書込アクセスは非表示領域中、つまり走査線の帰線時間
に割り当てられているが、近年の同コントローラで用い
られる高速化手法は図２に示すように、キャッシュメモ
リ１９と、キャッシュコントローラ２８と、メインＶＲ
ＡＭ２０と、メインＶＲＡＭ制御回路２７とを有し、グ
ラフィクスコントローラが表示用の読み出しサークルを
実行中は外部デバイスからの書き込みアクセスが一時的
に待たされるという問題点を、表示読み出しサークル中
であってもキャッシュメモリ１９に格納することで、見
掛上の外部デバイスの書き込み待ち時間を減少させ性能
を向上させている。
【０００３】一方、第２の従来例としての、外部にキャ
ッシュメモリを持たない方法として表示データの出力端
子にＣＲＴ−ＦＩＦＯを配し、一定時間内に一気にＦＩ
ＦＯを満たし次にＣＲＴ−ＦＩＦＯが空または充填要求
状態になるまでを外部デバイスの書き込み可能時間とし
て割り振り、それらを任意のレジスタにより、任意の比
率に設定可能とすることで外部デバイスの書込性能を調
整することを可能としたものである。
ッシュメモリを持たない方法として表示データの出力端
子にＣＲＴ−ＦＩＦＯを配し、一定時間内に一気にＦＩ
ＦＯを満たし次にＣＲＴ−ＦＩＦＯが空または充填要求
状態になるまでを外部デバイスの書き込み可能時間とし
て割り振り、それらを任意のレジスタにより、任意の比
率に設定可能とすることで外部デバイスの書込性能を調
整することを可能としたものである。
【０００４】
【発明が解決しようとする課題】上述した第１の従来例
においては、キャッシュメモリに対して書き込まれた外
部デバイスからのデータを再度メインＶＲＡＭに転送す
る必要があり、グラフィクスコントローラ自体が自動的
にブロック転送を起動する必要があるなど制御は複雑に
なる。また、キャッシュメモリに性能が依存するため、
大容量のキャッシュメモリを搭載することにより、より
高速化が図れるが、記憶されるデータはすべて色データ
そのものであるため、２５６色表示であれば１pixel あ
たり１バイトの記憶容量が必要であり、キャッシュメモ
リの容量は一時記憶する画素数の８倍必要となり、高解
像度になればメモリ容量の確保が難しくなるうえ、限ら
れたキャッシュメモリ容量では高解像度ほど性能の向上
度が鈍る。
においては、キャッシュメモリに対して書き込まれた外
部デバイスからのデータを再度メインＶＲＡＭに転送す
る必要があり、グラフィクスコントローラ自体が自動的
にブロック転送を起動する必要があるなど制御は複雑に
なる。また、キャッシュメモリに性能が依存するため、
大容量のキャッシュメモリを搭載することにより、より
高速化が図れるが、記憶されるデータはすべて色データ
そのものであるため、２５６色表示であれば１pixel あ
たり１バイトの記憶容量が必要であり、キャッシュメモ
リの容量は一時記憶する画素数の８倍必要となり、高解
像度になればメモリ容量の確保が難しくなるうえ、限ら
れたキャッシュメモリ容量では高解像度ほど性能の向上
度が鈍る。
【０００５】一方、上述した第２の従来例においては、
任意の比率で性能が設定できるため、任意の解像度にお
いて最適な状態を与えることが可能であるが、外部デバ
イスのアクセス比率をＣＲＴ−ＦＩＦＯの充填のための
読み出しアクセスに比べて大きくした場合、著しい表示
品質の低下を招く。したがって、おのずとしきい値が限
定されるという問題点があるうえ、それらの比率は試行
錯誤の結果決定されるため使用者の負担となる。
任意の比率で性能が設定できるため、任意の解像度にお
いて最適な状態を与えることが可能であるが、外部デバ
イスのアクセス比率をＣＲＴ−ＦＩＦＯの充填のための
読み出しアクセスに比べて大きくした場合、著しい表示
品質の低下を招く。したがって、おのずとしきい値が限
定されるという問題点があるうえ、それらの比率は試行
錯誤の結果決定されるため使用者の負担となる。
【０００６】
【課題を解決するための手段】本発明は、メモリに記憶
された表示データを表示装置に適応するデータ形式に変
換することによって表示画像として映し出すグラフィク
スコントローラにおいて、任意の色情報を設定する色設
定レジスタと、表示可能な解像度に相当した記憶容量を
有するサブメモリと、メインＶＲＡＭに対するアクセス
を制御するシーケンサと、読み出された表示データを表
示装置に適応するデータ形式に変換し、指定されるタイ
ミングで表示装置に出力する表示制御部とを具備し、前
記メインＶＲＡＭに対する表示データ書き込み時に前記
色設定レジスタの値と順次比較し、一致・不一致のデー
タを前記サブメモリに格納し、一致の場合には前記メイ
ンＶＲＡＭにアクセスすることなく前記表示装置に画素
データを出力することを特徴とするものである。
された表示データを表示装置に適応するデータ形式に変
換することによって表示画像として映し出すグラフィク
スコントローラにおいて、任意の色情報を設定する色設
定レジスタと、表示可能な解像度に相当した記憶容量を
有するサブメモリと、メインＶＲＡＭに対するアクセス
を制御するシーケンサと、読み出された表示データを表
示装置に適応するデータ形式に変換し、指定されるタイ
ミングで表示装置に出力する表示制御部とを具備し、前
記メインＶＲＡＭに対する表示データ書き込み時に前記
色設定レジスタの値と順次比較し、一致・不一致のデー
タを前記サブメモリに格納し、一致の場合には前記メイ
ンＶＲＡＭにアクセスすることなく前記表示装置に画素
データを出力することを特徴とするものである。
【０００７】本発明は、メモリに記憶された表示データ
を表示装置に適応するデータ形式に変換することによっ
て表示画像として映し出すグラフィクスコントローラに
おいて、任意の色情報を設定する色設定レジスタと、表
示可能な解像度に相当した記憶容量を有するサブメモリ
を制御する制御回路と、サブメモリとのデータ転送をす
るためのメモリインターフェースと、メインＶＲＡＭに
対するアクセスを制御するシーケンサと、読み出された
表示データを表示装置に適応するデータ形式に変換し、
指定されるタイミングで表示装置に出力する表示制御部
とを具備し、前記メインＶＲＡＭに対する表示データ書
き込み時に前記色設定レジスタの値と順次比較し、一致
・不一致のデータを前記サブメモリに格納し、一致の場
合には前記メインＶＲＡＭにアクセスすることなく前記
表示装置に画素データを出力することを特徴とするもの
である。
を表示装置に適応するデータ形式に変換することによっ
て表示画像として映し出すグラフィクスコントローラに
おいて、任意の色情報を設定する色設定レジスタと、表
示可能な解像度に相当した記憶容量を有するサブメモリ
を制御する制御回路と、サブメモリとのデータ転送をす
るためのメモリインターフェースと、メインＶＲＡＭに
対するアクセスを制御するシーケンサと、読み出された
表示データを表示装置に適応するデータ形式に変換し、
指定されるタイミングで表示装置に出力する表示制御部
とを具備し、前記メインＶＲＡＭに対する表示データ書
き込み時に前記色設定レジスタの値と順次比較し、一致
・不一致のデータを前記サブメモリに格納し、一致の場
合には前記メインＶＲＡＭにアクセスすることなく前記
表示装置に画素データを出力することを特徴とするもの
である。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。このグラフィクスコントローラは、テキスト表
示に用いられるキャラクタコード方式の制御方法を使用
した場合は、画素とメモリの記憶データが１対１で対応
できないため、適合することができない。
である。このグラフィクスコントローラは、テキスト表
示に用いられるキャラクタコード方式の制御方法を使用
した場合は、画素とメモリの記憶データが１対１で対応
できないため、適合することができない。
【００１０】まず、任意の色を指定する。指定色データ
は色設定レジスタ３に格納される。色の指定は任意の色
が設定可能であるが、一般的には背景色が最も多く使用
される色であると考えられる。この時点ではサブメモリ
２の内部データはすべてクリア（＝０）されている。サ
ブメモリ２はデュアルポートメモリで構成し、表示用の
読み出しはメモリに入力されるシフトクロック１７で自
動的にアドレスが更新されて出力される。出力データ１
６は各画素当たり１ビット長のデータである。
は色設定レジスタ３に格納される。色の指定は任意の色
が設定可能であるが、一般的には背景色が最も多く使用
される色であると考えられる。この時点ではサブメモリ
２の内部データはすべてクリア（＝０）されている。サ
ブメモリ２はデュアルポートメモリで構成し、表示用の
読み出しはメモリに入力されるシフトクロック１７で自
動的にアドレスが更新されて出力される。出力データ１
６は各画素当たり１ビット長のデータである。
【００１１】出力データ１６はシーケンサ１とパレット
８と切り替え部１０に供給される。
８と切り替え部１０に供給される。
【００１２】サブメモリ２に格納されているデータは、
メインＶＲＡＭ４のデータバス１３と接続された識別回
路９により、メインＶＲＡＭ４に対する表示データ書き
込み時に色設定レジスタ３の値と順次比較し、一致，不
一致を２値で表したものである。この実施例では、
“１”を一致、“０”を不一致とする。したがってメイ
ンＶＲＡＭ４に対して書込み処理が行われない限りサブ
メモリ２への比較結果の格納は行われない。これは実使
用上では表示領域全体の書換えが実行中のプログラムの
タスク切り替えなどで行われるため、制御を簡素化する
目的でメインＶＲＡＭ４の書き込みアクセス児に限定し
て行われるものである。なお、プログラムで強制的に表
示領域全体を書きなおす制御を与えても同様の効果が得
られる。サブメモリ２から出力される２値データによっ
てパレット８の出力トリガ信号が有効となり、ＣＲＴ−
ＦＩＦＯ５にパレット８で設定された色が蓄積される。
このときのサブメモリ２の２値により、ＣＲＴ−ＦＩＦ
Ｏ５の入力端にある切り替え部１０の選択信号が変化
し、表示データのソースが切り替わる。この実施例の場
合、一致を示す“１”をサブメモリ２から受け取った場
合、切り替え部１０は表示データのソースを内部パレッ
ト８に切り替える。逆に“０”を受けとった場合、切り
替え部１０は表示データのソースをメインＶＲＡＭ４に
切り替える。
メインＶＲＡＭ４のデータバス１３と接続された識別回
路９により、メインＶＲＡＭ４に対する表示データ書き
込み時に色設定レジスタ３の値と順次比較し、一致，不
一致を２値で表したものである。この実施例では、
“１”を一致、“０”を不一致とする。したがってメイ
ンＶＲＡＭ４に対して書込み処理が行われない限りサブ
メモリ２への比較結果の格納は行われない。これは実使
用上では表示領域全体の書換えが実行中のプログラムの
タスク切り替えなどで行われるため、制御を簡素化する
目的でメインＶＲＡＭ４の書き込みアクセス児に限定し
て行われるものである。なお、プログラムで強制的に表
示領域全体を書きなおす制御を与えても同様の効果が得
られる。サブメモリ２から出力される２値データによっ
てパレット８の出力トリガ信号が有効となり、ＣＲＴ−
ＦＩＦＯ５にパレット８で設定された色が蓄積される。
このときのサブメモリ２の２値により、ＣＲＴ−ＦＩＦ
Ｏ５の入力端にある切り替え部１０の選択信号が変化
し、表示データのソースが切り替わる。この実施例の場
合、一致を示す“１”をサブメモリ２から受け取った場
合、切り替え部１０は表示データのソースを内部パレッ
ト８に切り替える。逆に“０”を受けとった場合、切り
替え部１０は表示データのソースをメインＶＲＡＭ４に
切り替える。
【００１３】次にシーケンサ１の動作について説明す
る。サブメモリ２から読み出されたデータ１６はまたシ
ーケンサ１にも入力される。入力されたデータ１６が
“０”であった場合メインＤＲＡＭ４に対するリードサ
ークルを起動し、メインＤＲＡＭ４からＣＲＴ−ＦＩＦ
Ｏ５にデータを転送する。メインＶＲＡＭ４への書き込
み動作はグラフィクスコントローラ内部の描画エンジン
６によっても行われるが、識別回路９はメインＶＲＡＭ
４のデータ入出力端にあるため、書き込みデータは識別
回路９によって比較され、比較結果データ１８は同時に
描画エンジン６によって生成されるメモリアドレス１５
に対応したサブメモリ２の格納位置に格納される。色設
定レジスタ３は任意のタイミングで設定変更可能である
が、内容の変更があった場合はレジスタに書き込みトリ
ガ信号１１によって同時にサブメモリ２が不一致状態に
クリアされる。これにより表示用の読み出しはすべてメ
インＶＲＡＭ４から行なわれ、再びサブメモリ２に比較
結果データ１８が格納されるまで続けられる。
る。サブメモリ２から読み出されたデータ１６はまたシ
ーケンサ１にも入力される。入力されたデータ１６が
“０”であった場合メインＤＲＡＭ４に対するリードサ
ークルを起動し、メインＤＲＡＭ４からＣＲＴ−ＦＩＦ
Ｏ５にデータを転送する。メインＶＲＡＭ４への書き込
み動作はグラフィクスコントローラ内部の描画エンジン
６によっても行われるが、識別回路９はメインＶＲＡＭ
４のデータ入出力端にあるため、書き込みデータは識別
回路９によって比較され、比較結果データ１８は同時に
描画エンジン６によって生成されるメモリアドレス１５
に対応したサブメモリ２の格納位置に格納される。色設
定レジスタ３は任意のタイミングで設定変更可能である
が、内容の変更があった場合はレジスタに書き込みトリ
ガ信号１１によって同時にサブメモリ２が不一致状態に
クリアされる。これにより表示用の読み出しはすべてメ
インＶＲＡＭ４から行なわれ、再びサブメモリ２に比較
結果データ１８が格納されるまで続けられる。
【００１４】
【発明の効果】以上説明したように、本発明は、表示装
置上に最も多く使用されている表示色を記憶し、サブメ
モリに蓄積された一致・不一致情報によりメインＶＲＡ
Ｍにアクセスすることなく表示装置に画素データを出力
することが可能であるため、特にＧＵＩ（グラフィカル
・ユーザ・インターフェース）環境を駆使したグラフィ
クスアプリケーションなどの背景に用いられる表示色を
表示する際、メインＶＲＡＭに対する読み込み動作が不
要となるため、その分の余裕を他のデバイスによるメイ
ンＶＲＡＭアクセスに割り当てることが可能である。し
たがって背景色と同等な色を多用すればするほど外部デ
バイスによるアクセス性能が向上するという効果を奏す
る。
置上に最も多く使用されている表示色を記憶し、サブメ
モリに蓄積された一致・不一致情報によりメインＶＲＡ
Ｍにアクセスすることなく表示装置に画素データを出力
することが可能であるため、特にＧＵＩ（グラフィカル
・ユーザ・インターフェース）環境を駆使したグラフィ
クスアプリケーションなどの背景に用いられる表示色を
表示する際、メインＶＲＡＭに対する読み込み動作が不
要となるため、その分の余裕を他のデバイスによるメイ
ンＶＲＡＭアクセスに割り当てることが可能である。し
たがって背景色と同等な色を多用すればするほど外部デ
バイスによるアクセス性能が向上するという効果を奏す
る。
【図１】本発明の一実施例のブロック図である。
【図２】従来例のブロック図である。
１ シーケンサ ２ サブメモリ ３ 色設定レジスタ ４ メインＶＲＡＭ ５ ＣＲＴ−ＦＩＦＯ ６ 描画エンジン ７ バスインターフェース ８ パレット ９ 識別回路 １０ 切り替え部 １１ 書き込みトリガ信号 １２ 色設定データ １３ 書き込みデータ １４ 表示用読み出しデータ １５ メモリアドレス １６ サブメモリデータ １７ サブメモリ制御信号 １８ 比較結果データ １９ キャッシュメモリ ２０ メインＶＲＡＭ ２１ ＣＲＴ−ＦＩＦＯ ２２ キャッシュメモリ書き込みデータ ２３ キャッシュメモリ制御信号 ２４ キャッシュメモリ読み出しデータ ２５ メインＶＲＡＭ書き込みデータ ２６ 表示用読み出しデータ ２７ メインＶＲＡＭ制御回路 ２８ キャッシュコントローラ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/06 Ｇ０９Ｇ 5/06
Claims (2)
- 【請求項１】 メモリに記憶された表示データを表示装
置に適応するデータ形式に変換することによって表示画
像として映し出すグラフィクスコントローラにおいて、
任意の色情報を設定する色設定レジスタと、表示可能な
解像度に相当した記憶容量を有するサブメモリと、メイ
ンＶＲＡＭに対するアクセスを制御するシーケンサと、
読み出された表示データを表示装置に適応するデータ形
式に変換し、指定されるタイミングで表示装置に出力す
る表示制御部とを具備し、前記メインＶＲＡＭに対する
表示データ書き込み時に前記色設定レジスタの値と順次
比較し、一致・不一致のデータを前記サブメモリに格納
し、一致の場合には前記メインＶＲＡＭにアクセスする
ことなく前記表示装置に画素データを出力することを特
徴とするグラフィクスコントローラ。 - 【請求項２】 メモリに記憶された表示データを表示装
置に適応するデータ形式に変換することによって表示画
像として映し出すグラフィクスコントローラにおいて、
任意の色情報を設定する色設定レジスタと、表示可能な
解像度に相当した記憶容量を有するサブメモリを制御す
る制御回路と、サブメモリとのデータ転送をするための
メモリインターフェースと、メインＶＲＡＭに対するア
クセスを制御するシーケンサと、読み出された表示デー
タを表示装置に適応するデータ形式に変換し、指定され
るタイミングで表示装置に出力する表示制御部とを具備
し、前記メインＶＲＡＭに対する表示データ書き込み時
に前記色設定レジスタの値と順次比較し、一致・不一致
のデータを前記サブメモリに格納し、一致の場合には前
記メインＶＲＡＭにアクセスすることなく前記表示装置
に画素データを出力することを特徴とするグラフィクス
コントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7094991A JP2716397B2 (ja) | 1995-04-20 | 1995-04-20 | グラフィクスコントローラ |
| US08/635,597 US5825371A (en) | 1995-04-20 | 1996-04-22 | Graphics controller including a sub-memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7094991A JP2716397B2 (ja) | 1995-04-20 | 1995-04-20 | グラフィクスコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08292751A JPH08292751A (ja) | 1996-11-05 |
| JP2716397B2 true JP2716397B2 (ja) | 1998-02-18 |
Family
ID=14125352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7094991A Expired - Lifetime JP2716397B2 (ja) | 1995-04-20 | 1995-04-20 | グラフィクスコントローラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5825371A (ja) |
| JP (1) | JP2716397B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0954171A1 (en) * | 1998-04-29 | 1999-11-03 | CANAL+ Société Anonyme | Receiver/decoder and method of processing video data |
| US6209063B1 (en) * | 1998-05-07 | 2001-03-27 | Microware Systems Corporation | Management of the information flow within a computer system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH071428B2 (ja) * | 1986-09-29 | 1995-01-11 | 株式会社アスキ− | 表示制御装置 |
| JPH0277091A (ja) * | 1988-09-13 | 1990-03-16 | Matsushita Electric Ind Co Ltd | 画像表示装置 |
| US5050102A (en) * | 1989-04-28 | 1991-09-17 | Sun Microsystems, Inc. | Apparatus for rapidly switching between output display frames using a shared frame gentification memory |
| JPH05161064A (ja) * | 1991-12-10 | 1993-06-25 | Canon Inc | 電子フォトブースシステム |
| WO1993020513A1 (en) * | 1992-04-07 | 1993-10-14 | Chips And Technologies, Inc. | Method and apparatus for performing run length tagging for increased bandwidth in dynamic data repetitive memory systems |
| US5392393A (en) * | 1993-06-04 | 1995-02-21 | Sun Microsystems, Inc. | Architecture for a high performance three dimensional graphics accelerator |
| US5694585A (en) * | 1994-11-10 | 1997-12-02 | International Business Machines Corporation | Programmable memory controller and data terminal equipment |
| US5598525A (en) * | 1995-01-23 | 1997-01-28 | Cirrus Logic, Inc. | Apparatus, systems and methods for controlling graphics and video data in multimedia data processing and display systems |
-
1995
- 1995-04-20 JP JP7094991A patent/JP2716397B2/ja not_active Expired - Lifetime
-
1996
- 1996-04-22 US US08/635,597 patent/US5825371A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5825371A (en) | 1998-10-20 |
| JPH08292751A (ja) | 1996-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971014 |