JP2828643B2 - 直線描画装置 - Google Patents
直線描画装置Info
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- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、始点、終点の座標に基づいてメモリアド
レスを発生し、指定されたデータを画像メモリに書き込
むことにより直線の描画を行う直線描画装置に関する。
レスを発生し、指定されたデータを画像メモリに書き込
むことにより直線の描画を行う直線描画装置に関する。
第４図は直線描画装置を有する情報処理システム全体
を示すブロック図である。このシステムはホストコンピ
ュータ１と直線描画装置２とからなってる。線描画装置
２はホストコンピュータ１からのデータを受けるホスト
インターフェース３と、内部バス４を介して接続された
中央処理装置（以下、CPUと称する）５、直線描画制御
装置６および画像メモリ７とから構成され、画像メモリ
７の出力がプリンタエンジン８に出力されるようになっ
ている。
を示すブロック図である。このシステムはホストコンピ
ュータ１と直線描画装置２とからなってる。線描画装置
２はホストコンピュータ１からのデータを受けるホスト
インターフェース３と、内部バス４を介して接続された
中央処理装置（以下、CPUと称する）５、直線描画制御
装置６および画像メモリ７とから構成され、画像メモリ
７の出力がプリンタエンジン８に出力されるようになっ
ている。
すなわち、ホストコンピュータ１で作成された文字、
図形、イメージ等のデータがホストインターフェース３
を介して入力され、CPU5によって解釈された後、直線の
始点、終点の座標、および直線の輝度あるいは色に相当
する書き込みデータに変換されて直線描画制御装置６に
送られる。直線描画制御装置６は前記書き込みデータを
受け取り、画像メモリ７に指定された輝度あるいは色で
第６図に示すように、始点・終点座標データx1,x2,yに
基づいて直線を描画する。そして、全ての描画が終了す
るとCPU5の指示により画像メモリ７のデータをプリンタ
エンジン８に出力し、プリントを行う。
図形、イメージ等のデータがホストインターフェース３
を介して入力され、CPU5によって解釈された後、直線の
始点、終点の座標、および直線の輝度あるいは色に相当
する書き込みデータに変換されて直線描画制御装置６に
送られる。直線描画制御装置６は前記書き込みデータを
受け取り、画像メモリ７に指定された輝度あるいは色で
第６図に示すように、始点・終点座標データx1,x2,yに
基づいて直線を描画する。そして、全ての描画が終了す
るとCPU5の指示により画像メモリ７のデータをプリンタ
エンジン８に出力し、プリントを行う。
この直線描画制御装置６の回路構成を第５図に示す。
同図において、この回路は第１ないし第３のラッチ11,1
2,13と、コンパレータ14、カウンタ15、発振器16および
アンドゲート17とからなっている。この回路では、CPU5
からの上記書き込みデータ（DATA）、始点・終点座標
（x1,x2,y）がそれぞれ第３のラッチ13、カウンタ15、
第１のラッチ11および第２のラッチ12のプリセット値に
書き込まれる。Ｙ座標データｙと書き込みデータ（DAT
A）はそのまま画像メモリ７のＹアドレス（YADR）およ
びライトデータ（WDATA）入力に加えられる。カウンタ1
5はx1からカウントを開始し、x2になってコンパレータ1
4の不一致信号がなくなるまで、カウントを続ける。そ
の間、アンドゲート17から画像メモリ７に書き込みパル
ス（WE）を出力するとともに、BUSYフラグを出力する。
同図において、この回路は第１ないし第３のラッチ11,1
2,13と、コンパレータ14、カウンタ15、発振器16および
アンドゲート17とからなっている。この回路では、CPU5
からの上記書き込みデータ（DATA）、始点・終点座標
（x1,x2,y）がそれぞれ第３のラッチ13、カウンタ15、
第１のラッチ11および第２のラッチ12のプリセット値に
書き込まれる。Ｙ座標データｙと書き込みデータ（DAT
A）はそのまま画像メモリ７のＹアドレス（YADR）およ
びライトデータ（WDATA）入力に加えられる。カウンタ1
5はx1からカウントを開始し、x2になってコンパレータ1
4の不一致信号がなくなるまで、カウントを続ける。そ
の間、アンドゲート17から画像メモリ７に書き込みパル
ス（WE）を出力するとともに、BUSYフラグを出力する。
この間、CPU5では、第７図のフローチャートに示すよ
うに、BUSYフラグをチェックしてBUSYの間待ち、BUSYフ
ラグが立っていないと（ステップS1）、書き込みデータ
（DATA）をセットし（ステップS2）、さらに、始点・終
点座標データy,x1,x2をセットする。次いで、全ての直
線を描き終わったかどうかチェックし、まだ終わってい
ない場合には、ステップS1に戻ってBUSYフラグをチェッ
クする（ステップS4）。
うに、BUSYフラグをチェックしてBUSYの間待ち、BUSYフ
ラグが立っていないと（ステップS1）、書き込みデータ
（DATA）をセットし（ステップS2）、さらに、始点・終
点座標データy,x1,x2をセットする。次いで、全ての直
線を描き終わったかどうかチェックし、まだ終わってい
ない場合には、ステップS1に戻ってBUSYフラグをチェッ
クする（ステップS4）。
他の従来例を第８図に示す。この従来例は前記従来例
のラッチ11,12,13の代わりに先入れ先出しメモリ制御装
置（以下、FIFO制御装置と称する）18と、このFIFO制御
装置18によって制御される第１ないし第４の先入れ先出
しメモリ（以下、FIFOメモリと称する）19,20,21,22を
使用したもので、第２のFIFOメモリ20にはCPU5から終点
座標データx2が、第３のFIFOメモリ21には始点座標デー
タx1が、第４のFIFOメモリ22にはＹ座標データｙがそれ
ぞれ入力され、書き込みクロック端子（WCLK）には第１
の書き込みクロック（WCLK1）が入力される。また、書
き込みデータ（DATA）は第１のFIFOメモリ19に入力さ
れ、書き込みクロック端子（WCLK）には第２の書き込み
クロック（WCLK2）が入力される。FIFO制御装置18から
は第１および第２のFIFOメモリ19,20の読み出しクロッ
ク端子（RCLK）に読み出しクロックが入力される。さら
に、第２のFIFOメモリ20からの出力はコンパレータ14
に、第３のFIFOメモリ21からの出力はカウンタ15にそれ
ぞれ出力され、カウンタ15のＱ端子からＸアドレス（XA
DR）が、第４のFIFOメモリ22からはＹアドレス（YADR）
が、第１のFIFOメモリ19からは書き込みデータ（WDAT
A）がそれぞれ画像メモリ７に出力される。その他、特
に説明しない各部は前記従来例と同様に構成されてい
る。
のラッチ11,12,13の代わりに先入れ先出しメモリ制御装
置（以下、FIFO制御装置と称する）18と、このFIFO制御
装置18によって制御される第１ないし第４の先入れ先出
しメモリ（以下、FIFOメモリと称する）19,20,21,22を
使用したもので、第２のFIFOメモリ20にはCPU5から終点
座標データx2が、第３のFIFOメモリ21には始点座標デー
タx1が、第４のFIFOメモリ22にはＹ座標データｙがそれ
ぞれ入力され、書き込みクロック端子（WCLK）には第１
の書き込みクロック（WCLK1）が入力される。また、書
き込みデータ（DATA）は第１のFIFOメモリ19に入力さ
れ、書き込みクロック端子（WCLK）には第２の書き込み
クロック（WCLK2）が入力される。FIFO制御装置18から
は第１および第２のFIFOメモリ19,20の読み出しクロッ
ク端子（RCLK）に読み出しクロックが入力される。さら
に、第２のFIFOメモリ20からの出力はコンパレータ14
に、第３のFIFOメモリ21からの出力はカウンタ15にそれ
ぞれ出力され、カウンタ15のＱ端子からＸアドレス（XA
DR）が、第４のFIFOメモリ22からはＹアドレス（YADR）
が、第１のFIFOメモリ19からは書き込みデータ（WDAT
A）がそれぞれ画像メモリ７に出力される。その他、特
に説明しない各部は前記従来例と同様に構成されてい
る。
このような構成をとると、始点座標、終点座標（x1,x
2,y）および書き込みデータ（DATA）は、第１のFIFOメ
モリ19のフルフラグ（FULL FLG）の出力がなければ、
第１ないし第４のFIFOメモリ19,20,21,22に書き込まれ
る。FIFO制御装置18は、コンパレータ14から不一致信号
が出力されていないで、かつ、エンプティフラグ（EMPT
Y FLG）が出力されていないときに、第１ないし第４の
FIFOメモリ19,20,21,22に読み出しクロック（RCLK1）を
出力し、始点・終点座標データx1,x2,yおよび書き込み
データ（DATA）を読み出すようになっており、その後
は、前述の従来例と同様に動作する。
2,y）および書き込みデータ（DATA）は、第１のFIFOメ
モリ19のフルフラグ（FULL FLG）の出力がなければ、
第１ないし第４のFIFOメモリ19,20,21,22に書き込まれ
る。FIFO制御装置18は、コンパレータ14から不一致信号
が出力されていないで、かつ、エンプティフラグ（EMPT
Y FLG）が出力されていないときに、第１ないし第４の
FIFOメモリ19,20,21,22に読み出しクロック（RCLK1）を
出力し、始点・終点座標データx1,x2,yおよび書き込み
データ（DATA）を読み出すようになっており、その後
は、前述の従来例と同様に動作する。
このとき、CPU5では、第９図のフローチャートに示す
ように、まずフルフラグ（FULL FLG）が出力があるか
どうかチェック（ステップS11）、フルフラグの出力が
なければ、書き込みデータ（DATA）を第１のFIFOメモリ
19にセットし（ステップ12）、さらに始点・終点座標デ
ータx1,x2,yを第４ないし第２のFIFOメモリ22,21,20に
書き込む（ステップ13）。そして、全ての直線を描き終
わったかどうかチェックし（ステップS14）、描き終わ
ってなければステップS11の前に戻って同様の動作を繰
り返す。
ように、まずフルフラグ（FULL FLG）が出力があるか
どうかチェック（ステップS11）、フルフラグの出力が
なければ、書き込みデータ（DATA）を第１のFIFOメモリ
19にセットし（ステップ12）、さらに始点・終点座標デ
ータx1,x2,yを第４ないし第２のFIFOメモリ22,21,20に
書き込む（ステップ13）。そして、全ての直線を描き終
わったかどうかチェックし（ステップS14）、描き終わ
ってなければステップS11の前に戻って同様の動作を繰
り返す。
ところで、前者の従来例にあっては、ステップS4で全
て直線を描き終わっていなければ、前に戻ってステップ
S1でBLSYフラグをチェックするが、この時、直線を描き
終わっていないと描き終わるまで待たなければならな
い。したがって、この間、CPU5は上記書き込み動作を待
っているだけで、その間何もできないので、処理時間が
長くなってしまうという欠点があった。
て直線を描き終わっていなければ、前に戻ってステップ
S1でBLSYフラグをチェックするが、この時、直線を描き
終わっていないと描き終わるまで待たなければならな
い。したがって、この間、CPU5は上記書き込み動作を待
っているだけで、その間何もできないので、処理時間が
長くなってしまうという欠点があった。
一方、後者の従来例にあっては、第１のFIFOメモリ19
のフルフラグ（FULL FLG）の出力があるまで書き込み
データ（DATA）および直線データを書き込めるが、書き
込みデータ（DATA）、Ｙ座標ｙ、始点座標x1および終点
座標x2について同じ段数のFIFOメモリを必要とし、大き
なメモリ容量が必要になるという欠点があった。さら
に、必ず書き込みデータ（DATA）と始点・終点座標デー
タx1,x2,yが組になってそれぞれ書き込まれるので、書
き込みデータ（DATA）が同じでも再度その書き込みデー
タ（DATA）を書き込まねばならず、その分処理速度が遅
くなるという欠点もあった。
のフルフラグ（FULL FLG）の出力があるまで書き込み
データ（DATA）および直線データを書き込めるが、書き
込みデータ（DATA）、Ｙ座標ｙ、始点座標x1および終点
座標x2について同じ段数のFIFOメモリを必要とし、大き
なメモリ容量が必要になるという欠点があった。さら
に、必ず書き込みデータ（DATA）と始点・終点座標デー
タx1,x2,yが組になってそれぞれ書き込まれるので、書
き込みデータ（DATA）が同じでも再度その書き込みデー
タ（DATA）を書き込まねばならず、その分処理速度が遅
くなるという欠点もあった。
この発明は、上記のような技術的背景に鑑みてなされ
たもので、その目的は、処理速度が速く、メモリ容量も
少なくて済む直線描画装置を提供することにある。
たもので、その目的は、処理速度が速く、メモリ容量も
少なくて済む直線描画装置を提供することにある。
上記目的は、始点、終点の座標に基づいてメモリアド
レスを発生し、指定されたデータを画像メモリに書き込
むことにより直線の描画を行う直線描画装置において、
直線の輝度及び色彩、又は直線の輝度若しくは色彩のう
ちいずれか一方からなる書き込みデータ、始点座標、並
びに終点座標のそれぞれを一時格納する先入れ先出しメ
モリと、前記書き込みデータが変わったことを示すフラ
グの状態に応じて、始点座標及び終点座標のみを前記先
入れ先出しメモリから読み出して前記画像メモリに出力
するか、始点座標、及び終点座標を前記先入れ先出しメ
モリから読み出して前記画像メモリに出力するとともに
前記書き込みデータを前記先入れ先出しメモリから読み
出して前記画像メモリに書き込むかを制御する制御手段
とを設けることによって達成される。
レスを発生し、指定されたデータを画像メモリに書き込
むことにより直線の描画を行う直線描画装置において、
直線の輝度及び色彩、又は直線の輝度若しくは色彩のう
ちいずれか一方からなる書き込みデータ、始点座標、並
びに終点座標のそれぞれを一時格納する先入れ先出しメ
モリと、前記書き込みデータが変わったことを示すフラ
グの状態に応じて、始点座標及び終点座標のみを前記先
入れ先出しメモリから読み出して前記画像メモリに出力
するか、始点座標、及び終点座標を前記先入れ先出しメ
モリから読み出して前記画像メモリに出力するとともに
前記書き込みデータを前記先入れ先出しメモリから読み
出して前記画像メモリに書き込むかを制御する制御手段
とを設けることによって達成される。
上記手段によれば、直線の種類すなわち直線の輝度お
よび／または色彩に関する情報である書き込みデータの
書き換えと、始点・終点座標の描画とを１対１に対応さ
せることなく、両者を関連づけて画像メモリへの書き込
みを制御する。言い換えれば、書き込みデータが変わっ
たことを示すフラグが立つまでは、すなわち、同一の書
き込みデータの領域では、書き込みデータを読み出さず
に始点・終点座標のみを読み出して画像メモリ側に出力
し、同じ書き込みデータの領域は一回の書き込みデータ
の書き換えで描画する。そして、上記フラグが立った時
にはじめて新しい書き込みデータを読み出して、直線の
輝度や色彩を指定した後、始点・終点座標を画像メモリ
に書き込むことになる。
よび／または色彩に関する情報である書き込みデータの
書き換えと、始点・終点座標の描画とを１対１に対応さ
せることなく、両者を関連づけて画像メモリへの書き込
みを制御する。言い換えれば、書き込みデータが変わっ
たことを示すフラグが立つまでは、すなわち、同一の書
き込みデータの領域では、書き込みデータを読み出さず
に始点・終点座標のみを読み出して画像メモリ側に出力
し、同じ書き込みデータの領域は一回の書き込みデータ
の書き換えで描画する。そして、上記フラグが立った時
にはじめて新しい書き込みデータを読み出して、直線の
輝度や色彩を指定した後、始点・終点座標を画像メモリ
に書き込むことになる。
以下、図面を参照し、この発明の実施例について説明
する。
する。
なお、以下の説明において、前記従来例と同一もしく
は同一とみなせる構成要素には同一の参照符号を付し、
重複する説明は割愛する。
は同一とみなせる構成要素には同一の参照符号を付し、
重複する説明は割愛する。
第１図は第１の実施例に係る描画制御装置の回路を示
すブロック図である。同図において、第１のFIFOメモリ
19の書き込みクロック端子（WCLK）とフリップ・フロッ
プ24のクリア端子（CL）とが接続され、両端子に第２の
書き込みクロック（WCLK2）が入力されるようになって
いる。また、同一の第１の書き込みクロック（WCLK1）
によって書き込まれ、同一の読み出しクロック（RCLK
1）によって読み出される第２ないし第４のFIFOメモリ2
0,21,22とは別に、上記第１の書き込みクロック（WCLK
1）と同一のタイミングで書き込まれ、上記読み出しク
ロック（RCLK1）と同一のタイミングで読み出される第
５のFIFOメモリ23が設けられている。この第５のFIFOメ
モリ23の入力端子（IN）には、上記フリップ・フロップ
23のＱ端子から後述の書き換えフラグが入力され、メモ
リの内容はFIFO制御装置18に出力されるようになってい
る。これら第２ないし第５のFIFOメモリ20,21,22,23に
はフルフラグ視（FULL）と、エンプティフラグ端子（EM
P）が設けられ、フルフラグになるとCPU5側にFULLFLG1
が出力され、エンプティフラグが立つとCPU5側にEMPTYF
LGが出力される。
すブロック図である。同図において、第１のFIFOメモリ
19の書き込みクロック端子（WCLK）とフリップ・フロッ
プ24のクリア端子（CL）とが接続され、両端子に第２の
書き込みクロック（WCLK2）が入力されるようになって
いる。また、同一の第１の書き込みクロック（WCLK1）
によって書き込まれ、同一の読み出しクロック（RCLK
1）によって読み出される第２ないし第４のFIFOメモリ2
0,21,22とは別に、上記第１の書き込みクロック（WCLK
1）と同一のタイミングで書き込まれ、上記読み出しク
ロック（RCLK1）と同一のタイミングで読み出される第
５のFIFOメモリ23が設けられている。この第５のFIFOメ
モリ23の入力端子（IN）には、上記フリップ・フロップ
23のＱ端子から後述の書き換えフラグが入力され、メモ
リの内容はFIFO制御装置18に出力されるようになってい
る。これら第２ないし第５のFIFOメモリ20,21,22,23に
はフルフラグ視（FULL）と、エンプティフラグ端子（EM
P）が設けられ、フルフラグになるとCPU5側にFULLFLG1
が出力され、エンプティフラグが立つとCPU5側にEMPTYF
LGが出力される。
一方、第１のFIFOメモリ19のフルフラグ端子（FULL）
からは、書き込みデータ（DATA）の入力が一杯になり、
フルフラグになるとCPU5側にFULLFLG2が出力される。そ
の他、特に説明しない各部は第８図に示した後者の従来
例と同様に構成されている。
からは、書き込みデータ（DATA）の入力が一杯になり、
フルフラグになるとCPU5側にFULLFLG2が出力される。そ
の他、特に説明しない各部は第８図に示した後者の従来
例と同様に構成されている。
次に、上記のように構成された回路の動作を説明す
る。
る。
まず、CPU5からの書き込みデータ（DATA）、始点・終
点座標データx1,x2,yは、第１ないしは第４のFIFOメモ
リ19,20,21,22に第１および第２の書き込みクロック（W
CLK1,WCLK2）に同期してそれぞれ書き込まれる。ここ
で、第1FIFOメモリ19に書き込みデータ（DATA）が書き
込まれるときに、第２の書き込みクロック（WCLK2）も
フリップ・フロップ24のクリア端子（CL）に入力され、
この入力に応じてフリップ・フロップ24がリセットさ
れ、書き換えフラグが立つ。したがって、この書き換え
フラグが立ったということは、書き込む線の書き込み状
態、すなわち線の輝度あるいは線の色彩およびその輝度
が変わったことを示している。上記第５のFIFOメモリ23
は、前述のように第２ないし第４のFIFOメモリ20,21,22
と同一のクロックで書き込みまたは読み出しが行われる
ので、CPU5から始点・終点座標データx1,x2,yが書き込
まれる時に、フリップ・フロップ24からの書き換えフラ
グが書き込まれる。
点座標データx1,x2,yは、第１ないしは第４のFIFOメモ
リ19,20,21,22に第１および第２の書き込みクロック（W
CLK1,WCLK2）に同期してそれぞれ書き込まれる。ここ
で、第1FIFOメモリ19に書き込みデータ（DATA）が書き
込まれるときに、第２の書き込みクロック（WCLK2）も
フリップ・フロップ24のクリア端子（CL）に入力され、
この入力に応じてフリップ・フロップ24がリセットさ
れ、書き換えフラグが立つ。したがって、この書き換え
フラグが立ったということは、書き込む線の書き込み状
態、すなわち線の輝度あるいは線の色彩およびその輝度
が変わったことを示している。上記第５のFIFOメモリ23
は、前述のように第２ないし第４のFIFOメモリ20,21,22
と同一のクロックで書き込みまたは読み出しが行われる
ので、CPU5から始点・終点座標データx1,x2,yが書き込
まれる時に、フリップ・フロップ24からの書き換えフラ
グが書き込まれる。
FIFO制御装置18はコンパレータ14の不一致信号（Ｐ≠
Ｑ）が出力されず、かつ、第２ないし第5FIFOメモリ20,
21,22,23のエンプティフラグ（EMPTY FLG）が立ってい
ないと、第２ないし第５のFIFOメモリ20,21,22,23に読
み出しクロック（RCLK1）を出力して始点・終点座標デ
ータx1,x2,yおよび書き換えフラグを読み出す。ここ
で、読み出した書き換えフラグが立っていると、書き込
み条件が変わったことを意味しているので、FIFO制御装
置18は第１のFIFOメモリ19に読み出しクロック（RCLK
2）を出力して書き込みデータ（DATA）を第１のFIFOメ
モリ19から読み出す。次いで、読み出されたＹ座標デー
タｙと書き込みデータ（DATA）はそのまま画像メモリ７
にＹアドレス（YADR）およびライトデータ（WDATA）と
して出力される。
Ｑ）が出力されず、かつ、第２ないし第5FIFOメモリ20,
21,22,23のエンプティフラグ（EMPTY FLG）が立ってい
ないと、第２ないし第５のFIFOメモリ20,21,22,23に読
み出しクロック（RCLK1）を出力して始点・終点座標デ
ータx1,x2,yおよび書き換えフラグを読み出す。ここ
で、読み出した書き換えフラグが立っていると、書き込
み条件が変わったことを意味しているので、FIFO制御装
置18は第１のFIFOメモリ19に読み出しクロック（RCLK
2）を出力して書き込みデータ（DATA）を第１のFIFOメ
モリ19から読み出す。次いで、読み出されたＹ座標デー
タｙと書き込みデータ（DATA）はそのまま画像メモリ７
にＹアドレス（YADR）およびライトデータ（WDATA）と
して出力される。
一方、始点・終点のＸ座標データx1,x2はそれぞれカ
ウンタ15およびコンパレータ14に入力され、x1からx2に
なるまでカウントされ、カウンタ15からＸアドレス（XA
DR）を、また、アンドゲート17から書き込みパルス（W
E）をそれぞれ画像メモリ７に出力する。
ウンタ15およびコンパレータ14に入力され、x1からx2に
なるまでカウントされ、カウンタ15からＸアドレス（XA
DR）を、また、アンドゲート17から書き込みパルス（W
E）をそれぞれ画像メモリ７に出力する。
第２図に同一の輝度あるいは同一の色彩の直線を複数
本描画する場合のCPU5の手順を表すフローチャートを示
す。
本描画する場合のCPU5の手順を表すフローチャートを示
す。
このフローチャートでは、CPU5はまず、第１のFIFOメ
モリ19のフルフラグが立っているかどうか、すなわち、
FULLFLG2の入力があるかどうかチェックする（ステップ
S21）。チェックの結果、フルフラグが立っていなけれ
ば、書き込みデータ（DATA）を第１のFIFOメモリ19に書
き込む（ステップS22）。次に、第２ないし第５のFIFO
メモリ20,21,22,23のフルフラグをFULLFLG2の入力の有
無によってチェックし（ステップS23）、フラグが一杯
になっていなければ、一本の線の始点・終点座標データ
x1,x2,yをそれぞれ第２ないし第４のFIFOメモリ20,21,2
2に書き込む（ステップS24）。その後、全ての直線を描
き終わったかどうかチェックし（ステップS25）、終わ
ってなければ、ステップ23まで戻って同様の動作を繰り
返し、全ての線を描く。
モリ19のフルフラグが立っているかどうか、すなわち、
FULLFLG2の入力があるかどうかチェックする（ステップ
S21）。チェックの結果、フルフラグが立っていなけれ
ば、書き込みデータ（DATA）を第１のFIFOメモリ19に書
き込む（ステップS22）。次に、第２ないし第５のFIFO
メモリ20,21,22,23のフルフラグをFULLFLG2の入力の有
無によってチェックし（ステップS23）、フラグが一杯
になっていなければ、一本の線の始点・終点座標データ
x1,x2,yをそれぞれ第２ないし第４のFIFOメモリ20,21,2
2に書き込む（ステップS24）。その後、全ての直線を描
き終わったかどうかチェックし（ステップS25）、終わ
ってなければ、ステップ23まで戻って同様の動作を繰り
返し、全ての線を描く。
上記のように構成すると第１ないし第５のFIFOメモリ
19,20,21,22,23が一杯になるまではCPU5は待ち時間なし
に、書き込みデータ（DATA）および始点・終点座標デー
タx1,x2,yなどの描画データを転送でき、転送終了後、
実際に直線の描画が終了する間に他の処理ができるよう
になり、従来のようなBUSYフラグが出力される書き込み
パルスの出力時の待ち時間がなくなるとともに、線の書
き込み条件が変わる書き込みデータ（DATA）の入力があ
るまでは始点・終点座標を書き換えるだけでよいので、
内部での処理時間が短縮される。さらに、後者の従来例
では、始点・終点座標データx1,x2,yと書き込みデータ
（DATA）について同じ段数のFIFOメモリを必要とした
が、この実施例では、書き込みデータ（DATA）は変更が
あったときのみ第１のFIFOメモリ19に書き込めばよいの
で、第１のFIFOメモリ19は、始点・終点座標データx1,x
2,yを書き込む第２ないし第４のFIFOメモリ20,21,22よ
りもFIFOメモリの段数を少なくすることができる。これ
は、通常、始点・終点座標データx1,x2,yのFIFOメモリ
は各16ビット程度、書き込みデータ（DATA）用のFIFOメ
モリは８ビットないし24ビットであるのに対し、書き換
えフラグは１ビットで良いためである。
19,20,21,22,23が一杯になるまではCPU5は待ち時間なし
に、書き込みデータ（DATA）および始点・終点座標デー
タx1,x2,yなどの描画データを転送でき、転送終了後、
実際に直線の描画が終了する間に他の処理ができるよう
になり、従来のようなBUSYフラグが出力される書き込み
パルスの出力時の待ち時間がなくなるとともに、線の書
き込み条件が変わる書き込みデータ（DATA）の入力があ
るまでは始点・終点座標を書き換えるだけでよいので、
内部での処理時間が短縮される。さらに、後者の従来例
では、始点・終点座標データx1,x2,yと書き込みデータ
（DATA）について同じ段数のFIFOメモリを必要とした
が、この実施例では、書き込みデータ（DATA）は変更が
あったときのみ第１のFIFOメモリ19に書き込めばよいの
で、第１のFIFOメモリ19は、始点・終点座標データx1,x
2,yを書き込む第２ないし第４のFIFOメモリ20,21,22よ
りもFIFOメモリの段数を少なくすることができる。これ
は、通常、始点・終点座標データx1,x2,yのFIFOメモリ
は各16ビット程度、書き込みデータ（DATA）用のFIFOメ
モリは８ビットないし24ビットであるのに対し、書き換
えフラグは１ビットで良いためである。
次に、第２の実施例を第３図に示す。
この第２の実施例は、始点・終点座標データx1,x2,y
を記憶する第２ないし第４のFIFOメモリ20,21,22の書き
込みクロック（WCLK1,WCLK3,WCLK4）を独立したタイミ
ングで、また、第２ないし第５のFIFOメモリ20,21,22,2
3の読み出しクロック（RCLK1,RCKL3,RCKL4,RCKL5）を独
立したタイミングでそれぞれ制御できるように構成した
ものである。この例の場合には、第５のFIFOメモリ23の
書き込みクロックを、第３のFIFOメモリ22の書き込みク
ロック（WCLK4）と同期させて入力できるように設定し
てあり、これにより、始点・終点座標データx1,x2,yを
独立したタイミングだ書き込み、読み出せるようになっ
ている。その他の各部は前記第１の実施例と同様に構成
してあり、上記タイミングを除いてその動作は第１の実
施例と同様である。
を記憶する第２ないし第４のFIFOメモリ20,21,22の書き
込みクロック（WCLK1,WCLK3,WCLK4）を独立したタイミ
ングで、また、第２ないし第５のFIFOメモリ20,21,22,2
3の読み出しクロック（RCLK1,RCKL3,RCKL4,RCKL5）を独
立したタイミングでそれぞれ制御できるように構成した
ものである。この例の場合には、第５のFIFOメモリ23の
書き込みクロックを、第３のFIFOメモリ22の書き込みク
ロック（WCLK4）と同期させて入力できるように設定し
てあり、これにより、始点・終点座標データx1,x2,yを
独立したタイミングだ書き込み、読み出せるようになっ
ている。その他の各部は前記第１の実施例と同様に構成
してあり、上記タイミングを除いてその動作は第１の実
施例と同様である。
これまでの説明で明らかなように、直線の輝度及び色
彩、又は直線の輝度若しくは色彩のうちいずれか一方か
らなる書き込みデータ、始点座標、並びに終点座標のそ
れぞれを一時格納する先入れ先出しメモリと、前記書き
込みデータが変わったことを示すフラグの状態に応じ
て、始点座標及び終点座標のみを前記先入れ先出しメモ
リから読み出して前記画像メモリに出力するか、始点座
標、及び終点座標を前記先入れ先出しメモリから読み出
して前記画像メモリに出力するとともに前記書き込みデ
ータを前記先入れ先出しメモリから読み出して前記画像
メモリに書き込むかを制御する制御手段とを設けた本発
明によれば、書き込みデータが変わったときにのみ、そ
の変わった書き込みデータを読み出すように構成されて
いるので、同じ書き込みデータの領域では書き込みデー
タのメモリへの書き込みが不要になり、その分の処理の
高速化を図ることができるとともに、メモリの容量を少
なくすることができる。
彩、又は直線の輝度若しくは色彩のうちいずれか一方か
らなる書き込みデータ、始点座標、並びに終点座標のそ
れぞれを一時格納する先入れ先出しメモリと、前記書き
込みデータが変わったことを示すフラグの状態に応じ
て、始点座標及び終点座標のみを前記先入れ先出しメモ
リから読み出して前記画像メモリに出力するか、始点座
標、及び終点座標を前記先入れ先出しメモリから読み出
して前記画像メモリに出力するとともに前記書き込みデ
ータを前記先入れ先出しメモリから読み出して前記画像
メモリに書き込むかを制御する制御手段とを設けた本発
明によれば、書き込みデータが変わったときにのみ、そ
の変わった書き込みデータを読み出すように構成されて
いるので、同じ書き込みデータの領域では書き込みデー
タのメモリへの書き込みが不要になり、その分の処理の
高速化を図ることができるとともに、メモリの容量を少
なくすることができる。
第１図および第２図はこの発明の第１の実施例を説明す
るためのもので、第１図は直線描画制御装置の回路構成
を示すブロック図、第２図は直線描画制御装置を制御す
るCPUの処理手順を示すフローチャート、第３図は第２
の実施例の回路構成を示すブロック図、第４図ないし第
９図は従来例を説明するためのもので、第４図は直線描
画装置全体のシステムを示すブロック図、第５図は従来
例に係る直線描画制御装置の回路構成を示すブロック
図、第６図は直線描画の描き方を示す説明図、第７図は
従来例に係る直線描画制御装置を制御するCPUの処理手
順を示すフローチャート、第８図は他の従来例に係る直
線描画制御装置の回路構成を示すブロック図、第９図は
他の従来例に係る直線描画制御装置を制御するCPUの処
理手順を示すフローチャートである。 ６……直線描画制御装置、７……画像メモリ、14……コ
ンパレータ、15……カウンタ、18……FIFO制御装置、19
……第１のFIFOメモリ、20……第２のFIFOメモリ、21…
…第３のFIFOメモリ、22……第４のFIFOメモリ、23……
第５のFIFOメモリ、24……フリップ・フロップ。
るためのもので、第１図は直線描画制御装置の回路構成
を示すブロック図、第２図は直線描画制御装置を制御す
るCPUの処理手順を示すフローチャート、第３図は第２
の実施例の回路構成を示すブロック図、第４図ないし第
９図は従来例を説明するためのもので、第４図は直線描
画装置全体のシステムを示すブロック図、第５図は従来
例に係る直線描画制御装置の回路構成を示すブロック
図、第６図は直線描画の描き方を示す説明図、第７図は
従来例に係る直線描画制御装置を制御するCPUの処理手
順を示すフローチャート、第８図は他の従来例に係る直
線描画制御装置の回路構成を示すブロック図、第９図は
他の従来例に係る直線描画制御装置を制御するCPUの処
理手順を示すフローチャートである。 ６……直線描画制御装置、７……画像メモリ、14……コ
ンパレータ、15……カウンタ、18……FIFO制御装置、19
……第１のFIFOメモリ、20……第２のFIFOメモリ、21…
…第３のFIFOメモリ、22……第４のFIFOメモリ、23……
第５のFIFOメモリ、24……フリップ・フロップ。
Claims (1)
- 【請求項１】始点、終点の座標に基づいてメモリアドレ
スを発生し、指定されたデータを画像メモリに書き込む
ことにより直線の描画を行う直線描画装置において、 直線の輝度及び色彩、又は直線の輝度若しくは色彩のう
ちいずれか一方からなる書き込みデータ、始点座標、並
びに終点座標のそれぞれを一時格納する先入れ先出しメ
モリと、 前記書き込みデータが変わったことを示すフラグの状態
に応じて、始点座標及び終点座標のみを前記先入れ先出
しメモリから読み出して前記画像メモリに出力するか、
始点座標、及び終点座標を前記先入れ先出しメモリから
読み出して前記画像メモリに出力するとともに前記書き
込みデータを前記先入れ先出しメモリから読み出して前
記画像メモリに書き込むかを制御する制御手段と、 を設けたことを特徴とする直線描画装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001216A JP2828643B2 (ja) | 1989-01-09 | 1989-01-09 | 直線描画装置 |
| US07/458,515 US4987553A (en) | 1989-01-09 | 1989-12-28 | Straight line drawing control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001216A JP2828643B2 (ja) | 1989-01-09 | 1989-01-09 | 直線描画装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02181886A JPH02181886A (ja) | 1990-07-16 |
| JP2828643B2 true JP2828643B2 (ja) | 1998-11-25 |
Family
ID=11495274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1001216A Expired - Fee Related JP2828643B2 (ja) | 1989-01-09 | 1989-01-09 | 直線描画装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4987553A (ja) |
| JP (1) | JP2828643B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07504052A (ja) * | 1992-01-21 | 1995-04-27 | コンパック・コンピュータ・コーポレイション | 改善された計算性能を有するビデオグラフィック制御器 |
| US5613053A (en) * | 1992-01-21 | 1997-03-18 | Compaq Computer Corporation | Video graphics controller with automatic starting for line draws |
| US5748947A (en) * | 1993-02-25 | 1998-05-05 | Ricoh Company, Ltd. | Information processing system for switchably processing data associated with straight line vectors |
| CN100423081C (zh) * | 2004-12-03 | 2008-10-01 | 深圳迈瑞生物医疗电子股份有限公司 | 硬件加速显示水平线段的装置及其方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4303986A (en) * | 1979-01-09 | 1981-12-01 | Hakan Lans | Data processing system and apparatus for color graphics display |
| JPS6177892A (ja) * | 1984-09-26 | 1986-04-21 | 株式会社日立製作所 | カラ−画像表示方式 |
-
1989
- 1989-01-09 JP JP1001216A patent/JP2828643B2/ja not_active Expired - Fee Related
- 1989-12-28 US US07/458,515 patent/US4987553A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02181886A (ja) | 1990-07-16 |
| US4987553A (en) | 1991-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |