JP2000250733A - 画像表示システム及びその画像表示方法 - Google Patents
画像表示システム及びその画像表示方法Info
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- JP2000250733A JP2000250733A JP5046599A JP5046599A JP2000250733A JP 2000250733 A JP2000250733 A JP 2000250733A JP 5046599 A JP5046599 A JP 5046599A JP 5046599 A JP5046599 A JP 5046599A JP 2000250733 A JP2000250733 A JP 2000250733A
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Abstract
(57)【要約】
【課題】 CPUは、表示期間、非表示期間にかかわら
ず、転送開始信号を発生する前なら、いつでも描画用メ
モリのデータの更新が可能な画像表示システム及びその
画像表示方法を提供する。 【解決手段】 表示制御回路35は、ある一定期間毎に表
示用メモリ31からデータを読み出し、表示装置36へ画面
データを転送する。転送制御手段33は、転送開始信号ｂ
43により描画用メモリ31から表示用メモリ32へデータを
転送する。CPU37は、描画用メモリ31への画像データの
書き込みを行った後に転送開始信号ａ41を出力する。タ
イミング制御手段38は、転送開始信号ａ41が有効になっ
た後の非表示期間開始信号42を受けて転送開始信号ｂ43
を出力する。
ず、転送開始信号を発生する前なら、いつでも描画用メ
モリのデータの更新が可能な画像表示システム及びその
画像表示方法を提供する。 【解決手段】 表示制御回路35は、ある一定期間毎に表
示用メモリ31からデータを読み出し、表示装置36へ画面
データを転送する。転送制御手段33は、転送開始信号ｂ
43により描画用メモリ31から表示用メモリ32へデータを
転送する。CPU37は、描画用メモリ31への画像データの
書き込みを行った後に転送開始信号ａ41を出力する。タ
イミング制御手段38は、転送開始信号ａ41が有効になっ
た後の非表示期間開始信号42を受けて転送開始信号ｂ43
を出力する。
Description
【０００１】
【発明の属する技術分野】本発明はメモリの内容を表示
装置へ出力することで、画面を表示する画像表示システ
ム及びその画像表示方法に関する。
装置へ出力することで、画面を表示する画像表示システ
ム及びその画像表示方法に関する。
【０００２】
【従来の技術】従来の表示制御方式として、特開平4-12
2986号公報に開示された画像データDMA転送制御方式が
ある。
2986号公報に開示された画像データDMA転送制御方式が
ある。
【０００３】図３は従来の表示制御方式を示すブロック
図である。
図である。
【０００４】図４は従来の表示制御方式のタイミングチ
ャートを示す図である。
ャートを示す図である。
【０００５】表示制御回路4は、ある一定期間毎に表示
用メモリ2からデータを読み出し、表示装置5へと画面デ
ータを転送する。
用メモリ2からデータを読み出し、表示装置5へと画面デ
ータを転送する。
【０００６】転送制御手段3は、CPU6からの転送開始信
号12により描画用メモリ1から表示用メモリ2へデータを
転送する。
号12により描画用メモリ1から表示用メモリ2へデータを
転送する。
【０００７】CPU6は表示制御回路4からの割込み信号で
ある非表示期間開始信号11を受けると転送開始信号12を
出力する。
ある非表示期間開始信号11を受けると転送開始信号12を
出力する。
【０００８】以上により、表示期間中にCPU6は描画用メ
モリ1にデータを書き込むことが可能となり、非表示期
間中に転送制御手段3が描画用メモリ1から表示用メモリ
2へデータを転送することが可能となる。
モリ1にデータを書き込むことが可能となり、非表示期
間中に転送制御手段3が描画用メモリ1から表示用メモリ
2へデータを転送することが可能となる。
【０００９】それ以前の技術では、表示を乱さないで画
像データを変更する場合、CPU6がデータを変更できるタ
イミングが非表示期間しかなった。たとえば、図５に示
すようにデータの変更イメージが円から三角形への変更
の場合、三角形のデータが複合化が必要なデータの場合
や、データ転送経路が遅いような場合に、１フレームの
間に三角形のデータを用意できない場合があり、２フレ
ーム目に転送途中のデータを表示することになり、表示
が乱れることになる。それを解決する手段として、描画
用メモリ1と表示用メモリ2を設け、表示制御回路4から
の割込み信号である非表示期間開始信号11に応答して転
送制御手段3が、描画用メモリ1から表示用メモリ2へDMA
転送することで非表示期間における表示用メモリ2への
データ転送量を増加する技術が記載されている。さらに
転送制御手段にCPU6を含めることにより、CPU6、転送制
御手段3、表示制御回路４間の同期問題を解決してい
る。
像データを変更する場合、CPU6がデータを変更できるタ
イミングが非表示期間しかなった。たとえば、図５に示
すようにデータの変更イメージが円から三角形への変更
の場合、三角形のデータが複合化が必要なデータの場合
や、データ転送経路が遅いような場合に、１フレームの
間に三角形のデータを用意できない場合があり、２フレ
ーム目に転送途中のデータを表示することになり、表示
が乱れることになる。それを解決する手段として、描画
用メモリ1と表示用メモリ2を設け、表示制御回路4から
の割込み信号である非表示期間開始信号11に応答して転
送制御手段3が、描画用メモリ1から表示用メモリ2へDMA
転送することで非表示期間における表示用メモリ2への
データ転送量を増加する技術が記載されている。さらに
転送制御手段にCPU6を含めることにより、CPU6、転送制
御手段3、表示制御回路４間の同期問題を解決してい
る。
【００１０】
【発明が解決しようとする課題】しかし、上述の従来技
術は以下のような問題点があった。
術は以下のような問題点があった。
【００１１】第一の問題点は、CPUが描画用メモリに書
き込めるタイミングが表示期間に限定されるということ
である。その理由は、非表示期間開始信号に応答しDMA
転送を行うため、非表示期間と非表示期間の間の表示期
間中に一画面分のデータを書き換えないと、変更途中の
画面データが表示されてしまうからである。
き込めるタイミングが表示期間に限定されるということ
である。その理由は、非表示期間開始信号に応答しDMA
転送を行うため、非表示期間と非表示期間の間の表示期
間中に一画面分のデータを書き換えないと、変更途中の
画面データが表示されてしまうからである。
【００１２】第二の問題点は、CPUに対しての割込み信
号が必要であるという点である。その理由は、非表示期
間開始信号に応答してDMA転送を行うため、その期間中
は描画用メモリは転送制御手段がアクセスをしているた
めCPUは描画用メモリをアクセスできない。そのためCPU
はアクセスできない期間を知るために割込み信号が必要
となる。
号が必要であるという点である。その理由は、非表示期
間開始信号に応答してDMA転送を行うため、その期間中
は描画用メモリは転送制御手段がアクセスをしているた
めCPUは描画用メモリをアクセスできない。そのためCPU
はアクセスできない期間を知るために割込み信号が必要
となる。
【００１３】本発明の目的は、CPUは、表示期間、非表
示期間にかかわらず、転送開始信号を発生する前なら、
いつでも描画用メモリのデータの更新が可能な画像表示
システム及びその画像表示方法を提供することにある。
示期間にかかわらず、転送開始信号を発生する前なら、
いつでも描画用メモリのデータの更新が可能な画像表示
システム及びその画像表示方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明の画像表示システ
ムは、描画用メモリと、表示用メモリと、表示装置と、
描画用メモリへの画像データの書き込みを行った後に第
１の転送開始信号を出力するCPUと、第１の転送開始信
号が有効になった後の非表示期間開始信号を受けて第２
の転送開始信号を出力するタイミング制御手段と、第２
の転送開始信号により描画用メモリから表示用メモリへ
画像データを転送する転送制御手段と、一定期間毎に表
示用メモリから画像データを読み出し、表示装置へ画像
データを転送する表示制御回路とを有する。
ムは、描画用メモリと、表示用メモリと、表示装置と、
描画用メモリへの画像データの書き込みを行った後に第
１の転送開始信号を出力するCPUと、第１の転送開始信
号が有効になった後の非表示期間開始信号を受けて第２
の転送開始信号を出力するタイミング制御手段と、第２
の転送開始信号により描画用メモリから表示用メモリへ
画像データを転送する転送制御手段と、一定期間毎に表
示用メモリから画像データを読み出し、表示装置へ画像
データを転送する表示制御回路とを有する。
【００１５】また、描画用メモリと、表示用メモリと、
表示装置と、描画用メモリへの画像データの書き込みを
行った後に第１の転送開始信号を出力するCPUと、第１
の転送開始信号が有効になった後の非表示期間開始信号
を受けて第２の転送開始信号を出力するタイミング制御
手段と、あらかじめ描画するためのコマンド列を定義し
ておき、CPUによりコマンド列を描画用メモリに書き込
み、第２の転送開始信号により、コマンド列に従い表示
用メモリのデータを書き換える描画手段と、一定期間毎
に表示用メモリから画像データを読み出し、表示装置へ
画像データを転送する表示制御回路とを有してもよい。
表示装置と、描画用メモリへの画像データの書き込みを
行った後に第１の転送開始信号を出力するCPUと、第１
の転送開始信号が有効になった後の非表示期間開始信号
を受けて第２の転送開始信号を出力するタイミング制御
手段と、あらかじめ描画するためのコマンド列を定義し
ておき、CPUによりコマンド列を描画用メモリに書き込
み、第２の転送開始信号により、コマンド列に従い表示
用メモリのデータを書き換える描画手段と、一定期間毎
に表示用メモリから画像データを読み出し、表示装置へ
画像データを転送する表示制御回路とを有してもよい。
【００１６】また、タイミング制御手段は、ラッチとＡ
ＮＤ回路とから構成され、ラッチは、第１の転送開始信
号が入力されると、ラッチの値をセットし、ラッチの値
を転送中信号としてCPUに出力する手段を有し、ＡＮＤ
回路は、ラッチの出力と非表示期間開始信号とのアンド
出力を第２の転送開始信号として転送制御手段へ出力す
る手段を有してもよい。
ＮＤ回路とから構成され、ラッチは、第１の転送開始信
号が入力されると、ラッチの値をセットし、ラッチの値
を転送中信号としてCPUに出力する手段を有し、ＡＮＤ
回路は、ラッチの出力と非表示期間開始信号とのアンド
出力を第２の転送開始信号として転送制御手段へ出力す
る手段を有してもよい。
【００１７】本発明の画像表示システムの画像表示方法
は、CPUにより、描画用メモリへの画像データの書き込
みを行った後に第１の転送開始信号を出力する段階と、
タイミング制御手段により、第１の転送開始信号が有効
になった後の非表示期間開始信号を受けて第２の転送開
始信号を出力する段階と、転送制御手段により、第２の
転送開始信号により描画用メモリから表示用メモリへ画
像データを転送する段階と、表示制御回路により、一定
期間毎に前記表示用メモリから画像データを読み出し、
表示装置へ画像データを転送する段階とを有する。
は、CPUにより、描画用メモリへの画像データの書き込
みを行った後に第１の転送開始信号を出力する段階と、
タイミング制御手段により、第１の転送開始信号が有効
になった後の非表示期間開始信号を受けて第２の転送開
始信号を出力する段階と、転送制御手段により、第２の
転送開始信号により描画用メモリから表示用メモリへ画
像データを転送する段階と、表示制御回路により、一定
期間毎に前記表示用メモリから画像データを読み出し、
表示装置へ画像データを転送する段階とを有する。
【００１８】また、CPUにより、描画用メモリへの画像
データの書き込みを行った後に第１の転送開始信号を出
力する段階と、タイミング制御手段により、第１の転送
開始信号が有効になった後の非表示期間開始信号を受け
て第２の転送開始信号を出力する段階と、あらかじめ描
画するためのコマンド列を定義しておき、CPUによりコ
マンド列を描画用メモリに書き込み、第２の転送開始信
号によって、描画手段により、コマンド列に従い表示用
メモリのデータを書き換える段階と、表示制御回路によ
り、一定期間毎に表示用メモリから画像データを読み出
し、表示装置へ画像データを転送する段階とを有しても
よい。
データの書き込みを行った後に第１の転送開始信号を出
力する段階と、タイミング制御手段により、第１の転送
開始信号が有効になった後の非表示期間開始信号を受け
て第２の転送開始信号を出力する段階と、あらかじめ描
画するためのコマンド列を定義しておき、CPUによりコ
マンド列を描画用メモリに書き込み、第２の転送開始信
号によって、描画手段により、コマンド列に従い表示用
メモリのデータを書き換える段階と、表示制御回路によ
り、一定期間毎に表示用メモリから画像データを読み出
し、表示装置へ画像データを転送する段階とを有しても
よい。
【００１９】また、第１の転送開始信号が入力される
と、ラッチにより、ラッチの値をセットし、ラッチの値
を転送中信号としてCPUに出力する段階と、ＡＮＤ回路
により、ラッチの出力と非表示期間開始信号とのアンド
出力を第２の転送開始信号として転送制御手段へ出力す
る段階とを有してもよい。
と、ラッチにより、ラッチの値をセットし、ラッチの値
を転送中信号としてCPUに出力する段階と、ＡＮＤ回路
により、ラッチの出力と非表示期間開始信号とのアンド
出力を第２の転送開始信号として転送制御手段へ出力す
る段階とを有してもよい。
【００２０】本発明による画像表示システムは、CPUか
らの転送開始信号を受けた後の非表示期間スタート信号
を受けて描画用メモリから表示用メモリにデータを転送
する転送制御手段を設けることにより、表示装置の表示
を乱さないで画面データを更新することが可能になるこ
とを第一の特徴とする。第二の特徴として、描画用デバ
イスが転送開始信号を発生することを転送の起点とする
ため、CPUは表示期間、非表示期間にかかわらず、転送
開始信号を発生する前なら、いつでも描画用メモリのデ
ータの更新が可能となる。さらに、表示期間であるか、
非表示期間であるかをCPUが知る必要がなくなるため、
割り込み信号、および割り込みプログラムも不要とな
り、CPUの負荷が低減できる。また、描画用メモリを書
き換えるデバイスがCPUである必要もなくなる。
らの転送開始信号を受けた後の非表示期間スタート信号
を受けて描画用メモリから表示用メモリにデータを転送
する転送制御手段を設けることにより、表示装置の表示
を乱さないで画面データを更新することが可能になるこ
とを第一の特徴とする。第二の特徴として、描画用デバ
イスが転送開始信号を発生することを転送の起点とする
ため、CPUは表示期間、非表示期間にかかわらず、転送
開始信号を発生する前なら、いつでも描画用メモリのデ
ータの更新が可能となる。さらに、表示期間であるか、
非表示期間であるかをCPUが知る必要がなくなるため、
割り込み信号、および割り込みプログラムも不要とな
り、CPUの負荷が低減できる。また、描画用メモリを書
き換えるデバイスがCPUである必要もなくなる。
【００２１】
【発明の実施の形態】（発明の第１の実施の形態）本発
明の第１の実施の形態のブロック図を図１に示す。
明の第１の実施の形態のブロック図を図１に示す。
【００２２】図１を参照して本発明の第１の実施の形態
の構成を説明する。
の構成を説明する。
【００２３】表示制御回路35は、ある一定期間毎に表示
用メモリ32からデータを読み出し、表示装置36へ画面デ
ータを転送する。
用メモリ32からデータを読み出し、表示装置36へ画面デ
ータを転送する。
【００２４】転送制御手段33は、転送開始信号ｂ43によ
り描画用メモリ31から表示用メモリ32へデータを転送す
る。
り描画用メモリ31から表示用メモリ32へデータを転送す
る。
【００２５】CPU37は、描画用メモリ31への画像データ
の書き込みを行った後に転送開始信号ａ41を出力する。
の書き込みを行った後に転送開始信号ａ41を出力する。
【００２６】タイミング制御手段39は、転送開始信号ａ
41が有効になった後の非表示期間開始信号42を受けて転
送開始信号ｂ43を出力する。
41が有効になった後の非表示期間開始信号42を受けて転
送開始信号ｂ43を出力する。
【００２７】以上により、CPU37は、転送開始信号ａ41
を出力する前ならいつでも描画用メモリ31の内容を変更
でき、転送開始信号ａ41が有効になった後の、非表示期
間中に表示用メモリの更新が行われるので、表示が乱れ
ない。
を出力する前ならいつでも描画用メモリ31の内容を変更
でき、転送開始信号ａ41が有効になった後の、非表示期
間中に表示用メモリの更新が行われるので、表示が乱れ
ない。
【００２８】転送中信号44は、転送開始信号ａ41が出力
されたら有効となり、転送制御手段33の転送が終了した
ら、無効となる。CPU37は、転送中信号44が無効となっ
た後に次の描画用メモリ31へのデータの書き込みを行う
ことで、転送制御手段33との描画用メモリ31への同時ア
クセスを回避できる。
されたら有効となり、転送制御手段33の転送が終了した
ら、無効となる。CPU37は、転送中信号44が無効となっ
た後に次の描画用メモリ31へのデータの書き込みを行う
ことで、転送制御手段33との描画用メモリ31への同時ア
クセスを回避できる。
【００２９】図１を参照すると、本発明は、CPU37から
の転送開始信号ａ41を受けた後の非表示期間開始信号42
により転送開始信号ｂ43を発生するタイミング制御手段
39を有する。CPU37はあらかじめ決められた手順によ
り、一画面分を表示するのに必要な画像データを描画用
メモリ31に転送していく。必要なデータを転送し終わっ
たら転送開始信号ａ41を出力する。転送制御手段33は、
転送開始信号ｂ43を受けて非表示期間中に描画用メモリ
31のデータを表示用メモリ32へ転送する。転送が終了し
たら転送終了信号45を発生し、タイミング制御手段39に
転送の終了を知らせる。それを受けたタイミング制御手
段39は転送開始信号ａ41を受けて有効にした転送中信号
44を無効とする。表示制御回路35は表示期間中に表示用
メモリ32からデータを読み出し、表示装置36にデータを
転送する。表示用メモリ32の書き換えは非表示期間中に
行われるので、図５に示すように、変更途中の画面デー
タを表示することが無く、画像データが乱れない。
の転送開始信号ａ41を受けた後の非表示期間開始信号42
により転送開始信号ｂ43を発生するタイミング制御手段
39を有する。CPU37はあらかじめ決められた手順によ
り、一画面分を表示するのに必要な画像データを描画用
メモリ31に転送していく。必要なデータを転送し終わっ
たら転送開始信号ａ41を出力する。転送制御手段33は、
転送開始信号ｂ43を受けて非表示期間中に描画用メモリ
31のデータを表示用メモリ32へ転送する。転送が終了し
たら転送終了信号45を発生し、タイミング制御手段39に
転送の終了を知らせる。それを受けたタイミング制御手
段39は転送開始信号ａ41を受けて有効にした転送中信号
44を無効とする。表示制御回路35は表示期間中に表示用
メモリ32からデータを読み出し、表示装置36にデータを
転送する。表示用メモリ32の書き換えは非表示期間中に
行われるので、図５に示すように、変更途中の画面デー
タを表示することが無く、画像データが乱れない。
【００３０】図１及び図４を参照して本発明の第１の実
施の形態の動作を説明する。
施の形態の動作を説明する。
【００３１】表示制御回路35は、ある一定タイミングお
きに、表示用メモリ32からデータを読み出し、表示装置
36にデータを転送する。その周波数を通常リフレッシュ
レートといい、開始タイミングはvsyncと呼ばれる。表
示装置36がディスプレイの場合、読み出したデータはD/
A変換して表示装置36に出力することになる。この表示
装置36に一画面分のデータを転送している期間が表示期
間となり、通常、非表示期間の方が表示期間に比べると
非常に短い。CPU37が画面データを変更する時、描画用
メモリ31にデータを書き込む。この初期状態では、転送
制御手段33は動作していないので、CPU37は描画用メモ
リ31を、表示制御回路35は表示用メモリ32をいつでもア
クセスできる。CPU37は描画用メモリ31への書き込みが
終了したら、転送開始信号ａ41を出力する。CPU37が次
の画面データに更新する場合、後述する転送中信号44が
無効となるのを確認してから描画用メモリ31への書き込
みを行う。
きに、表示用メモリ32からデータを読み出し、表示装置
36にデータを転送する。その周波数を通常リフレッシュ
レートといい、開始タイミングはvsyncと呼ばれる。表
示装置36がディスプレイの場合、読み出したデータはD/
A変換して表示装置36に出力することになる。この表示
装置36に一画面分のデータを転送している期間が表示期
間となり、通常、非表示期間の方が表示期間に比べると
非常に短い。CPU37が画面データを変更する時、描画用
メモリ31にデータを書き込む。この初期状態では、転送
制御手段33は動作していないので、CPU37は描画用メモ
リ31を、表示制御回路35は表示用メモリ32をいつでもア
クセスできる。CPU37は描画用メモリ31への書き込みが
終了したら、転送開始信号ａ41を出力する。CPU37が次
の画面データに更新する場合、後述する転送中信号44が
無効となるのを確認してから描画用メモリ31への書き込
みを行う。
【００３２】転送開始信号ａ41が出力されると、タイミ
ング制御手段39内のラッチ38の値がセットされる。その
出力は転送中信号44としてCPU37に出力する。タイミン
グ制御手段39では、ラッチ38の出力と非表示期間開始信
号42のアンド出力を転送開始信号ｂ43として転送制御手
段33へ出力する。つまり、このタイミングは、転送開始
信号ａ41が出力された後の非表示期間となる。転送制御
手段33は、転送開始信号ｂ43を受けて描画用メモリ31の
データを表示用メモリ32へ転送する。この期間は非表示
期間であり、表示制御回路35からのアクセスが無く、CP
U37もアクセスしていないので正常に転送が行える。転
送が終了したら、転送終了信号45を出力し、転送の終了
をタイミング制御手段39に伝える。それを受けてタイミ
ング制御手段39の出力である転送中信号44が無効とな
る。次の表示期間では、完全に更新された表示用メモリ
32の内容が表示制御回路35により表示装置36に表示され
るので、変更途中の画面データが表示されることもなく
画面が乱れない。
ング制御手段39内のラッチ38の値がセットされる。その
出力は転送中信号44としてCPU37に出力する。タイミン
グ制御手段39では、ラッチ38の出力と非表示期間開始信
号42のアンド出力を転送開始信号ｂ43として転送制御手
段33へ出力する。つまり、このタイミングは、転送開始
信号ａ41が出力された後の非表示期間となる。転送制御
手段33は、転送開始信号ｂ43を受けて描画用メモリ31の
データを表示用メモリ32へ転送する。この期間は非表示
期間であり、表示制御回路35からのアクセスが無く、CP
U37もアクセスしていないので正常に転送が行える。転
送が終了したら、転送終了信号45を出力し、転送の終了
をタイミング制御手段39に伝える。それを受けてタイミ
ング制御手段39の出力である転送中信号44が無効とな
る。次の表示期間では、完全に更新された表示用メモリ
32の内容が表示制御回路35により表示装置36に表示され
るので、変更途中の画面データが表示されることもなく
画面が乱れない。
【００３３】（発明の第２の実施の形態）次に、本発明
の第２の実施の形態について図２を参照して説明する。
の第２の実施の形態について図２を参照して説明する。
【００３４】図２を参照すると、転送制御手段が、描画
手段53に置き換わっている。
手段53に置き換わっている。
【００３５】先に説明した第１の実施の形態では、描画
用メモリと表示用メモリは、同じ物を想定していた。つ
まり、転送制御手段は、0番地からメモリ容量のアドレ
スまでカウントアップしながら、描画用メモリの全ての
データを表示用メモリに転送していた。この第２の実施
の形態では、あらかじめ描画するためのコマンド列を定
義しておいて、CPU57はそのコマンド列を描画用メモリ5
1に書き込み、描画手段は、そのコマンド列に従い表示
用メモリ52のデータを書き換えていく。すると、描画用
メモリ51の全てのデータを転送する必要がなくなるの
で、表示用メモリへの転送時間が短くなるという効果が
期待でき、低消費電力化に貢献する。さらに、描画用メ
モリ51のサイズを小さくできる。また、複雑な描画を描
画手段53で行えば、CPU57で実行する作業量が減らせる
のでCPU57の負荷も低減可能となる。
用メモリと表示用メモリは、同じ物を想定していた。つ
まり、転送制御手段は、0番地からメモリ容量のアドレ
スまでカウントアップしながら、描画用メモリの全ての
データを表示用メモリに転送していた。この第２の実施
の形態では、あらかじめ描画するためのコマンド列を定
義しておいて、CPU57はそのコマンド列を描画用メモリ5
1に書き込み、描画手段は、そのコマンド列に従い表示
用メモリ52のデータを書き換えていく。すると、描画用
メモリ51の全てのデータを転送する必要がなくなるの
で、表示用メモリへの転送時間が短くなるという効果が
期待でき、低消費電力化に貢献する。さらに、描画用メ
モリ51のサイズを小さくできる。また、複雑な描画を描
画手段53で行えば、CPU57で実行する作業量が減らせる
のでCPU57の負荷も低減可能となる。
【００３６】
【発明の効果】以上説明したように、本発明には以下の
効果がある。
効果がある。
【００３７】第一の効果は、画像データの更新時に画面
が乱れないという点である。その理由は、非表示期間中
に表示用データの更新を行うので変更途中の画像が表示
されないからである。
が乱れないという点である。その理由は、非表示期間中
に表示用データの更新を行うので変更途中の画像が表示
されないからである。
【００３８】第二の効果は、CPUに対しての割込み信号
が不要であるという点である。その理由は、CPU自身が
転送開始信号を発生することがデータ転送の起点となる
ため、転送開始前ならいつでも描画用データの書き換え
が可能となるからである。
が不要であるという点である。その理由は、CPU自身が
転送開始信号を発生することがデータ転送の起点となる
ため、転送開始前ならいつでも描画用データの書き換え
が可能となるからである。
【００３９】第三の効果は、画像データを更新するデバ
イスがCPUに限定されないという点である。その理由
は、描画用データの書き換えにかかる時間の制約がな
く、割り込み処理も不要となるからである。
イスがCPUに限定されないという点である。その理由
は、描画用データの書き換えにかかる時間の制約がな
く、割り込み処理も不要となるからである。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のブロック図であ
る。
る。
【図２】本発明の第２の実施の形態のブロック図であ
る。
る。
【図３】従来の表示制御方式を示すブロック図である。
【図４】従来及び本発明の表示制御方式のタイミングチ
ャートを示す図である。
ャートを示す図である。
【図５】従来及び本発明のデータの変更イメージを示す
図である。
図である。
１、３１、５１ 描画用メモリ ２、３２、５２ 表示用メモリ ３、３３、５３ 転送制御手段 ４、３５、５５ 表示制御回路 ５、３６、５６ 表示装置 ６、３７、５７ CPU １１、４２、６２ 非表示期間開始信号 １２ 転送開始信号 ３８、５８ ラッチ ３９、６９ タイミング制御手段 ４１、６１ 転送開始信号ａ ４３、６３ 転送開始信号ｂ ４４、６４ 転送中信号 ４５、６５ 転送終了信号 ４６、６６ ＡＮＤ回路
Claims (6)
- 【請求項１】 描画用メモリと、表示用メモリと、表示
装置と、 前記描画用メモリへの画像データの書き込みを行った後
に第１の転送開始信号を出力するCPUと、 前記第１の転送開始信号が有効になった後の非表示期間
開始信号を受けて第２の転送開始信号を出力するタイミ
ング制御手段と、 前記第２の転送開始信号により前記描画用メモリから前
記表示用メモリへ前記画像データを転送する転送制御手
段と、 一定期間毎に前記表示用メモリから前記画像データを読
み出し、前記表示装置へ前記画像データを転送する表示
制御回路とを有する画像表示システム。 - 【請求項２】 描画用メモリと、表示用メモリと、表示
装置と、 前記描画用メモリへの画像データの書き込みを行った後
に第１の転送開始信号を出力するCPUと、 前記第１の転送開始信号が有効になった後の非表示期間
開始信号を受けて第２の転送開始信号を出力するタイミ
ング制御手段と、 あらかじめ描画するためのコマンド列を定義しておき、
前記CPUにより前記コマンド列を前記描画用メモリに書
き込み、前記第２の転送開始信号により、前記コマンド
列に従い前記表示用メモリのデータを書き換える描画手
段と、 一定期間毎に前記表示用メモリから前記画像データを読
み出し、前記表示装置へ前記画像データを転送する表示
制御回路とを有する画像表示システム。 - 【請求項３】 前記タイミング制御手段は、 ラッチとＡＮＤ回路とから構成され、 前記ラッチは、前記第１の転送開始信号が入力される
と、前記ラッチの値をセットし、前記ラッチの値を転送
中信号として前記CPUに出力する手段を有し、 前記ＡＮＤ回路は、前記ラッチの出力と前記非表示期間
開始信号とのアンド出力を前記第２の転送開始信号とし
て前記転送制御手段へ出力する手段を有する請求項１又
は請求項２に記載の画像表示システム。 - 【請求項４】 前記CPUにより、前記描画用メモリへの
画像データの書き込みを行った後に第１の転送開始信号
を出力する段階と、 前記タイミング制御手段により、前記第１の転送開始信
号が有効になった後の非表示期間開始信号を受けて第２
の転送開始信号を出力する段階と、 前記転送制御手段により、前記第２の転送開始信号によ
り前記描画用メモリから前記表示用メモリへ前記画像デ
ータを転送する段階と、 前記表示制御回路により、一定期間毎に前記表示用メモ
リから前記画像データを読み出し、前記表示装置へ前記
画像データを転送する段階とを有する請求項１に記載の
画像表示システムの画像表示方法。 - 【請求項５】 前記CPUにより、前記描画用メモリへの
画像データの書き込みを行った後に第１の転送開始信号
を出力する段階と、 前記タイミング制御手段により、前記第１の転送開始信
号が有効になった後の非表示期間開始信号を受けて第２
の転送開始信号を出力する段階と、 あらかじめ描画するためのコマンド列を定義しておき、
前記CPUにより前記コマンド列を前記描画用メモリに書
き込み、前記第２の転送開始信号によって、前記描画手
段により、前記コマンド列に従い前記表示用メモリのデ
ータを書き換える段階と、 前記表示制御回路により、一定期間毎に前記表示用メモ
リから前記画像データを読み出し、前記表示装置へ前記
画像データを転送する段階とを有する請求項２に記載の
画像表示システムの画像表示方法。 - 【請求項６】 前記第１の転送開始信号が入力される
と、前記ラッチにより、前記ラッチの値をセットし、前
記ラッチの値を転送中信号として前記CPUに出力する段
階と、 前記ＡＮＤ回路により、前記ラッチの出力と前記非表示
期間開始信号とのアンド出力を前記第２の転送開始信号
として前記転送制御手段へ出力する段階とを有する請求
項３に記載の画像表示システムの画像表示方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5046599A JP2000250733A (ja) | 1999-02-26 | 1999-02-26 | 画像表示システム及びその画像表示方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5046599A JP2000250733A (ja) | 1999-02-26 | 1999-02-26 | 画像表示システム及びその画像表示方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000250733A true JP2000250733A (ja) | 2000-09-14 |
Family
ID=12859641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5046599A Pending JP2000250733A (ja) | 1999-02-26 | 1999-02-26 | 画像表示システム及びその画像表示方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000250733A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100410980C (zh) * | 2003-12-01 | 2008-08-13 | 恩益禧电子股份有限公司 | 具有显示存储电路的显示控制器 |
-
1999
- 1999-02-26 JP JP5046599A patent/JP2000250733A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100410980C (zh) * | 2003-12-01 | 2008-08-13 | 恩益禧电子股份有限公司 | 具有显示存储电路的显示控制器 |
| US7495668B2 (en) | 2003-12-01 | 2009-02-24 | Nec Electronics Corporation | Display controller with display memory circuit |
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