CN100410980C - 具有显示存储电路的显示控制器 - Google Patents

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Abstract

一种显示存储电路，包括绘图存储器和动态显示存储器。该绘图存储器存储数据，并且在第三定时处至少一部分数据可能被改写为新的数据，该第三定时是第一和第二定时之间的任选定时。该动态显示存储器与绘图存储器相连，该绘图存储器响应第一定时锁存数据，并在第一定时和第二定时之间继续保存数据。当在绘图存储器中一部分被改写时，在该改写部分中绘图存储器部分地与动态显示存储器断开。

Description

具有显示存储电路的显示控制器
技术领域
本发明涉及具有显示存储电路的显示控制器，尤其涉及具有使用了多端口存储器的显示存储电路的显示控制器。
背景技术
常规的显示存储电路广泛地用于显示控制器或显示系统，以便控制显示设备来显示图像。例如，在诸如液晶显示设备的矩阵型显示设备的情况下，显示控制器的电路被集成并安装在显示设备的显示面板的邻近。显示控制器直接驱动平行于显示面板的垂直方向排列的H个数据线。
图1所示框图显示了常规的显示控制器和该显示控制器的外围电路。显示控制器106包括：显示存储器161、锁存电路162、数据线驱动电路163、存储器控制电路164和定时控制电路165。在此，绘图单元(drawing unit)107执行绘图过程(drawing process)，并且分级电压产生电路108产生分级电压V0至V9。还有，栅极线(gate line)驱动电路109根据显示帧的扫描，选择并驱动平行于显示面板的水平方向排列的V个栅极线。显示部分具有H像素×V像素×8位的尺寸。
显示存储器161是具有外部端口和仅用于读操作的读端口的2端口存储器，并且被配置为显示控制器中的显示存储电路。绘图单元107通过该外部端口来访问显示存储器161。显示存储器161接收从绘图单元107传来的一帧的H像素×V像素×8位的RGB显示数据，并将这些数据存储在其中。然后，显示存储器161响应显示帧的扫描来顺序地选择读字线或水平线，并且以H像素×8位为单位，从读端口输出RGB显示数据到锁存电路162。
图2为日本待审公开专利申请(JP-A-Heisei8-161890)中所示的该常规多端口存储器的存储单元的最简单例子的电路图。该多端口存储器的存储单元与写位线和读位线相连，并且通过写字线和读字线来选择。通过读端口和作为外部端口的写端口来异步地访问该存储单元。
锁存电路162与显示时钟同步地锁存已经从显示存储器161的读端口读出的H像素×8位的RGB显示数据，然后将锁存的数据输出给数据线驱动电路163。
分级电压产生电路108产生64个以分级电压V0至V9表示的分级电压。数据线驱动电路163通过根据从锁存电路162输出的H像素×8位的RGB显示数据为一个像素选择64个分级电压之一，来将RGB显示数据转换为模拟信号。然后，数据线驱动电路163并行地驱动显示部分中的H个数据线。V个栅极线由栅极线驱动电路109来顺序地驱动。
存储器控制电路164输入来自绘图单元107的、包括地址信号的存储器控制信号，以便控制由绘图单元107执行的写入显示存储器161的操作。同样，存储器控制电路164输入来自定时控制电路165的显示帧同步信号和显示时钟信号，以控制读显示存储器161的操作。
定时控制电路165输入来自绘图单元107的定时控制信号，并产生要输出到锁存电路162、存储器控制电路164和栅极线驱动电路109的显示帧同步信号和显示时钟信号。因而，定时控制电路165执行显示帧的扫描的定时控制。
当显示图像不是动态地变化，如同静止图像一样，则该常规显示控制器106停止从外部单元传送图像数据，并根据已经存储在显示存储器161中的RGB显示数据来驱动显示部分。相反，当显示图像是视频图像，则只有显示图像的变化部分的RGB显示数据被传送。因而，实现了功耗的降低。
接下来，图3所示框图显示了在日本待审公开专利申请(JP-P2000-250733A)中所示的常规显示系统。该常规显示系统包括：绘图存储器181、显示存储器182、传输控制部分183、定时控制部分184、显示控制电路185以及中央处理器(CPU)186。在此，显示存储器182和显示控制电路185的功能相当于图1所示的显示控制器106的功能。绘图存储器181和显示存储器182被用作该显示系统中的显示存储电路。
绘图存储器181是CPU 186存储图像数据的工作存储器。显示存储  182将用  CPU 186的图像数据存储为显示数据，如同图1中所示的显示存储器161。
传输控制部分183响应传输开始信号b，来开始控制图像数据从绘图存储器181到显示存储器182的传输，并输出传输结束信号给定时控制部分184。定时控制部分184响应来自CPU 186的传输开始信号a以及该传输开始信号变为有效之后的非显示周期开始信号，来输出传输开始信号b给传输控制部分183。然后，定时控制部分184输出传输执行信号给CPU 186，直到传输结束信号被输入。
显示控制电路185以恒定周期从显示存储器182中读出RGB显示数据，以便将该数据传送给显示部分，并输出非显示周期开始信号给定时控制部分184。CPU 186执行绘图处理。在写入绘图存储器181的操作之后，CPU 186输出传输开始信号a给定时控制部分184。
在该显示系统中，显示控制电路以恒定周期从显示存储器182中读出显示数据，并对读出的显示数据执行数模(D/A)转换，以便将该数据传送给显示部分。一帧的显示数据被传送到显示部分的周期是显示周期。非显示周期通常比显示周期短得多。当CPU 186改变显示数据时，CPU 186将新的绘图数据写入绘图存储器181中。在该初始状态下，因为此时传输控制部分183不操作，因此CPU 186和显示控制电路185可以异步地分别访问绘图存储器181和显示存储器182。在将绘图数据写入绘图存储器181的操作之后，CPU 186输出传输开始信号a给定时控制部分184。在确认传输执行信号无效之后，CPU186将下一个绘图数据写入绘图存储器181中，以便将存储的数据更新为该下一个绘图数据。
接下来，当CPU 186输出传输开始信号a给定时控制部分184时，定时控制部分184向应非显示周期开始信号，将传输执行信号输出给CPU 186，并将传输开始信号b输出给传输控制部分183。传输控制部分183响应传输开始信号b，将绘图数据从绘图存储器181传送到显示存储器182。该周期是非显示周期，其中CPU 186和显示控制电路185没有访问绘图存储器181和显示存储器182。结果，能够正常地执行以上传输。当传输完成时，传输控制部分183输出传输结束信号给定时控制部分184，并且定时控制部分184使传输执行信号变为无效。在下一个显示周期中，显示存储器182的更新显示数据被显示控制电路185读出，并被输出到显示部分。因此，在更新操作中的显示数据永远不被显示，并且以帧为单位的更新显示数据被显示。因而，显示屏幕永不陷入混乱。
这样，近些年来，在便携式设备的显示控制器中，基于用户的需求，诸如视频图像重现的高精度显示和多功能正在进展中。有可能通过增大显示存储器的容量来实现高精度显示。同样，有可能通过将绘图电路或CPU和绘图存储器添加到显示控制器上，以及通过在非显示周期中将数据从绘图存储器传送到显示存储器，如同图3所示的显示系统，来实现多功能。
然而，在该情况下，显示存储器需要用来存储至少一帧RGB显示数据的存储容量，以便降低数据传输期间的功耗。同样，绘图存储器也需要用来存储一帧绘图数据的存储容量。因此，显示存储电路的存储容量变大了，导致了显示控制器的电路规模的增大。
而且，从绘图存储器到显示存储器的数据传输量增加了，并且功耗增大了。特别是，因为是以帧为单位在显示控制器和绘图设备之间传送数据，因此数据传输量增加了，导致了功耗的增大。结果，便携式设备的电池持续时间变短了。
而且，在图3所示的包括绘图存储器和显示存储器的显示系统中，还造成了诸如电路规模增大和功耗增大的类似问题。
发明内容
因此，本发明的目的是提供一种具有显示存储电路的显示控制器，其中电路规模的增大和功耗的增大被抑制，而与高精度显示和多功能的实现无关。
在本发明的一个方面，显示存储电路包括包括绘图存储器和动态显示存储器。该绘图存储器存储数据，并且在第三定时处至少一部分数据可能被改写为新的数据，该第三定时是第一和第二定时之间的任选定时。该动态显示存储器与绘图存储器相连，该动态显示存储器响应第一定时来锁存数据，并在第一定时和第二定时之间继续保存数据。当在绘图存储器中一部分被改写时，在该改写部分中绘图存储器部分地与动态显示存储器断开。
在此，绘图存储器可以包括以矩阵形式排列的多个第一存储单元，动态显示存储器可以包括以矩阵形式排列的多个第二存储单元以及被供给该多个第二存储单元的每一个的传输晶体管。多个传输晶体管在第一定时被接通，以便分别连接多个第一存储单元和多个第二存储单元。当在第三定时一部分数据被改写时，与该改写部分相对应的多个传输晶体管在第三定时被断开。
同样，动态显示存储器可以进一步包括传输字线，该传输字线与多个第二存储单元的每一行中的多个传输晶体管的栅极相连。显示存储电路可以进一步包括传输字控制电路，该传输字控制电路响应第一定时，将处于有效状态的传输信号输出到所有的传输字线上，以致多个传输晶体管被接通。
在该情况下，可以以多个第一存储单元的行为单位来执行改写。传输字控制电路响应第三定时，将与改写部分相对应的传输信号设置为无效状态，以致响应处于无效状态的该传输信号，多个传输晶体管的每一个都被断开。
同样，传输字控制电路可以包括供给多个传输字线的每一个的触发器电路。该触发器电路响应第一定时，将传输字线上的传输信号设置为有效状态，并且响应第三定时，将传输字线上的传输信号设置为无效状态。
同样，多个第二存储单元的每一个都可以包括：传输晶体管；存储电容器，该存储电容器与传输晶体管相连，以接收并保存数据的相应一位；驱动晶体管，该驱动晶体管根据存储电容器中存储的位被驱动；以及读晶体管，该读晶体管与驱动晶体管和读位线相连，以便将存储电容器中存储的位传送给读位线，以致保存的数据被显示在显示部分上。
在该情况下，多个第二存储单元的每一个可以进一步包括缓冲器，该缓冲器连接在传输晶体管和多个第一存储单元的相应之一之间。在该情况下，最好是，缓冲器是反相器。
同样，第一定时和第二定时的每一个都可以是显示帧的开始定时。
在本发明的另一方面，显示控制器包括上述显示存储电路的任何之一；以及绘图电路，该绘图电路从外部单元接收新的数据，并将该新数据写入绘图存储器中。
附图说明
图1所示为第一常规显示控制器和该显示控制器的外围电路的框图；
图2所示为第一常规显示控制器中的存储单元的电路图；
图3所示为第二常规显示系统的框图；
图4所示为根据本发明的实施例的显示存储电路的结构的框图；
图5所示为图4中所示的单元阵列中的存储单元单位(memorycell unit)的电路图；
图6所示为图4中所示的显示存储电路的传输字控制电路的框图；
图7A至7F所示为图4中所示的单元阵列的存储单元单位和传输字控制电路的操作的时序图；以及
图8所示为本发明的显示控制器的结构的框图，上述的显示存储电路被应用于该显示控制器。
具体实施方式
以下，将参考附图来描述本发明的具有显示存储电路的显示控制器。
图4所示框图显示了根据本发明实施例的显示存储电路的结构。该实施例中的显示存储电路1包括：存储单元阵列10、绘图存储器读/写电路11、显示存储器读电路12和字控制电路13。
在单元阵列10中，多个存储单元单位(memory cell unit)以矩形设置。每个存储单元单位都包括：存储单元101，其用于绘图存储器；存储单元102，其用于动态显示存储器；以及缓冲器103(反相器)，其用于缓冲来自存储单元101的数据，以及输出该数据给存储单元102。存储单元101、存储单元102和缓冲器103彼此相邻地设置。应该注意，在图4中只显示了一个存储单元单位。存储单元101被连接到字线和一对位线，存储单元102被连接到传输字线、读字线和读位线。响应行地址，数据通过一行存储单元单位中的缓冲器103、从存储单元101被并行地传送到存储单元102。
绘图存储器读/写电路11具有与系统总线相连的读/写端口。读/写电路11响应包括地址信号的存储器控制信号，对与单元阵列10中的存储单元101的列相连的位线对执行预充电控制。同样，在绘图存储器的数据读模式下，读/写电路11检测并选择单元阵列10中的每对位线上的读数据信号，并驱动读/写端口，来从/读写端口输出读数据信号。同样，在绘图存储器的数据写模式下，读/写电路11选择并驱动每对位线，并驱动读/写端口，来通过读/写端口将写数据信号写入存储单元101中。
显示存储器读电路12具有专用于读操作的读端口。在动态显示存储器的数据读模式下，读电路12检测并选择单元阵列10中的每一读位线上的读数据信号，并且驱动读端口输出读数据信号。
字控制电路13包括字地址解码器131、传输字控制电路132和读字选择电路133。字地址解码器131对存储器控制信号中所包含的用于绘图存储器的地址信号进行解码，并根据解码的结果来选择字线之一，并在选取的字线上输出字选择信号。传输字控制电路132响应存储器控制信号中所包含的进入绘图存储器中的写控制信号、以及显示帧同步信号，来为显示存储器选择至少一个传输字线，并在选取的传输字线上输出传输信号。传输字控制电路132响应用于绘图存储器的写控制信号而变得无效，并且响应显示帧同步信号而变得有效。读字选择电路133根据在存储器控制信号中所包含的、与显示帧的扫描相对应的地址信号，或者同步信号，来执行地址解码操作或扫描移位操作，为动态显示存储器中的存储单元102选择读字线之一，并在选取的读字线上输出读信号。
如上所述，图4所示的显示存储电路包括绘图存储器和动态显示存储器。绘图存储器由单元阵列10中的存储单元101、绘图存储器读/写电路11以及字控制电路13的地址解码器131组成。绘图存储器从外部单元来访问，并且存储绘图数据。此外，动态显示存储器由单元阵列10中的存储单元102和缓冲器103、显示存储器读电路12以及字控制电路13的传输字控制电路132和读字选择电路133组成。响应写入绘图存储器的操作，绘图存储器的存储单元101存储绘图数据，并且存储的全部绘图数据都可以从存储单元101中被并行地读出。响应在每一传输字线上的传输信号，动态显示存储器接收并保存绘图存储器通过缓冲器103输出的绘图数据。因而，动态显示存储器能够在写入绘图存储器的操作之前，保存绘图数据。响应读字线上的读信号，动态显示存储器与显示帧同步地将保存的数据输出到读位线上，作为显示数据。
图5所示电路图显示了图4中所示的单元阵列10中的一个存储单元单位。该存储单元单位包括用于绘图存储器的存储单元101、用于动态显示存储器的存储单元102以及缓冲器103。
在本发明的实施例中，存储单元101是由锁存电路和两个金属氧化物半导体(MOS)晶体管组成的静态随机存取存储器(RAM)单元。存储单元101与一对互补位线和字线相连，并且从绘图存储器读/写电路11来访问。应该注意，因为存储电路101的结构是众所周知的，因此省略对其说明。
在本发明的实施例中，存储单元102由动态RAM单元组成，并且包括：用于存储数据位的存储电容器1021、传输晶体管1022、驱动晶体管1023和读晶体管1024。传输晶体管1022被安排在存储电容器1021和缓冲器103之间，并具有与传输字线相连的栅极。驱动晶体管1023具有与存储电容器1021相连的栅极，以及与地相连的源极。读晶体管1024被安排在驱动晶体管1023的漏极和读位线之间，并具有与读字线相连的栅极。
在本发明的实施例中，缓冲器103由反相器组成，并且被设置在存储单元101和存储单元102之间。缓冲器103对用于绘图存储器的存储单元101中的存储数据进行缓冲，以便输出到用于动态显示存储器的存储单元102。缓冲器103可以包括在存储单元101或存储单元102中。
图6所示框图显示了图4中所示的显示存储电路的传输字控制电路132的例子。在本发明的实施例中，传输字控制电路132都包括针对每个字地址的触发器。该触发器驱动动态显示存储器的传输字线的相应之一。如上所述，字地址解码器131对字地址解码，根据解码结果选择字线之一，并在选取的字线上输出字地址信号。响应字线上来自字地址解码器131的字选择信号和存储器控制信号中所包含的进入绘图存储器中的写控制信号之间的逻辑乘积，每个触发器被复位，并且响应在存储器控制信号中包含的显示帧同步信号或者复位信号，每个触发器被设置。复位信号是一般的复位信号，并且不涉及本发明。
图7A至7F所示为，图4至图6中所示的单元阵列10的存储单元单位和传输字控制电路132的操作的例子的时序图。假定绘图存储器的存储单元101存储数据A，如图7D所示。
首先，在定时T1，存储器控制信号中的显示帧同步信号被设置为有效电平，如图7A所示。同步信号指示显示帧的开始定时。结果，所有传输字线的传输信号都被设置为有效电平，并且在传输字线上被输出，如图7E所示。因此，绘图存储器的所有存储单元101中存储的数据A都通过缓冲器103和传输晶体管1022被传送给动态显示存储器的存储单元102，并且被存储在动态显示器的存储单元102中，如图7F所示。响应显示帧的线的扫描，读信号被顺序地输出到读字线。结果，该扫描线的每个存储单元102中的读晶体管1024都被接通，并且数据A被读出到读位线上。因而，数据A被显示在显示部分上。应该注意，此时绘图存储器的位线对被预充电。
接下来，将描述在定时T2处的操作。定时T2是显示帧的同步信号之间的任选定时。在此，在定时T2，假定进入绘图存储器中的写控制信号被设置为有效电平，如图7B所示，并且数据B被输出到位线对上，如图7C所示，以致数据B被写入某一行存储单元101中。在该情况下，通过绘图存储器读/写电路11，将绘图存储器的存储单元101的位线对设置为与数据B相对应的电平。同样，字地址解码器131对字地址解码，根据解码结果选择与以上的行相对应的一个字线，并将字选择信号输出到选取的字线上。因而，可以将数据B写入该行的存储单元101中。结果，除与该字地址相对应的存储单元101以外的绘图存储器的存储单元101存储数据A，并且与该字地址相对应的存储单元101存储数据B。
在该情况下，在与选取的字线相对应的触发器中，响应图7B所示的写控制信号和该选取字线上的字选择信号的逻辑乘积，该触发器被复位。结果，与该选取字线相对应的传输字线上的传输信号被设置为无效电平，如图7E所示。因此，所有存储单元102都继续保存数据A，如图7F所示。因此，数据A能够被显示在显示部分上，同时数据B被写入绘图存储器的一部分存储单元101中。同样，在数据显示期间，可以改写或更新存储单元101。
接下来，在定时T3，当显示帧同步信号再次被设置为有效电平时，如图7A所示，所有传输字线上的传输信号都被设置为有效电平，如图7E所示，并且绘图存储器的存储单元101输出数据B，且动态显示存储器的存储单元102通过缓冲器103接收并存储数据B，如图7F所示。存储单元102中存储的数据B通过驱动晶体管1023、读晶体管1024和读位线被传送给显示部分，从而使数据B显示在显示部分上。因而，在同步信号T1和T3之间、将数据B写入绘图存储器的存储单元101中的操作被反映在显示部分上。这样，不是响应绘图存储器的写控制信号，而是响应显示帧同步信号，来改变动态显示存储器的存储单元102中存储的数据。与显示帧的扫描同步，响应读字线上的读信号，该存储的数据被读出，并被动态显示存储器读电路12检测到，并且从读端口被输出作为显示数据，如同常规技术中的一样。因此，有可能符合视频图像显示。如图7A至7F本发明的实施例中的显示存储电路中，动态显示存储器的存储单元继续将数据保存一段时间，即从进入绘图存储器中的写控制信号到显示帧同步信号的一段时间。保存周期的最长时间是显示帧的周期，它比一般使用的动态RAM单元的保存周期短。结果，刷新操作对于动态显示存储器是不必要的。
同样，从所有存储单元101并行地读出数据。可以集体地或以行为单位，将数据存储在存储单元102中。
而且，即使绘图存储器规模增大了以用于多功能，也可以使用动态显示存储器，在该动态显示存储器中对于刷新操作不必要的动态RAM单元以矩阵形式排列。进一步，对从绘图存储器到动态显示存储器的数据传输的控制是容易的，并且通过最小电路规模来实现该控制。因而，可以抑制显示存储电路的芯片面积的增大。
同样，在视频图像显示的情况下，在动态显示存储器中，只有与进入绘图存储器中的写字地址相对应的传输字线被设置为无效电平。其它的传输字线不变，并保持有效电平。因此，足以在与写字地址相对应的绘图存储器一部分中，执行绘图存储器与动态显示存储器之间的数据传输。因此，可以以低功耗来执行视频图像的显示。
进一步，在静止图像显示的情况下，因为到绘图存储器的写操作没有被执行，因此动态显示存储器的所有传输字线都不变，而是都保持为有效电平。动态显示存储器的每个存储单元102仅输出从绘图存储器的存储单元101传来的数据。因而，不需要刷新操作，并且以最低的功耗来执行静止图像的显示。
另外，与图3所示的常规显示系统不同，在本发明的显示存储电路中，不必在显示帧周期内为绘图存储器和动态显示存储器之间的传输数据设置非显示周期。同样，不需要计算电路或CPU的传输控制过程。因而，可以高速地执行处理，并且在恒定处理速度下可以以低功耗执行处理。
应该注意，假设绘图存储器的存储单元由静态RAM单元组成，来描述了实施例中的显示存储电路。然而，显示存储电路不限于该结构。显示存储电路可以由动态绘图存储器和动态显示存储器组成，在该动态绘图存储器中动态RAM单元以阵列形式排列。在该情况下，数据并行地从动态绘图存储器的所有存储单元被传送。动态显示存储器与刷新操作或访问动态绘图存储器同步，来保存传输数据。然后，动态显示存储器响应读字线上的读信号，与显示帧的扫描同步，从读端口输出保存的数据作为显示数据。结果，能够符合动态RAM单元的破坏性读出，并且进一步减小单元阵列的芯片面积。
而且，在本实施例的显示存储电路中，绘图存储器具有读/写(R/W)端口。然而，绘图存储器不限于读/写端口，绘图存储器可以具有专门供写之用的写端口。
图8所示框图显示了本发明的显示控制器的结构，上述的显示存储电路被应用于该显示控制器上。参考图8，本实施例中的显示控制器6相当于图1所示的常规显示控制器106。实施例中的显示控制器6包括：图4中所示的显示存储电路1、锁存电路62、数据线驱动电路63、存储器控制电路64、定时控制电路65以及绘图电路66。与图1所示的常规显示控制器106相比，锁存电路62、数据线驱动电路63和定时控制电路65具有与常规显示控制器106中的那些部件相同的功能。在实施例中，增加了用于显示存储电路1的绘图存储器和绘图电路66，并且在实施例中用显示存储电路1的动态显示存储器代替了常规显示控制器106中的显示存储器161。存储器控制电路64进一步包含控制显示存储电路1的绘图存储器的功能。
显示存储电路1的绘图存储器响应来自存储器控制电路64的存储器控制信号，存储从绘图电路66传来的绘图数据。绘图数据从绘图存储器的所有存储单元被并行地传送。在写入绘图存储器的操作之前，显示存储电路1的动态显示存储器继续保存从绘图存储器传来的绘图数据。响应读字线上的读信号，与显示帧的扫描同步，该保存的数据从读端口被输出作为显示数据。
绘图电路66执行针对与显示面板的高精度和视频图像到来自绘图单元7的绘图数据的多功能重现伴随的显示部分所特有的处理，并存储在显示存储电路1的绘图存储器中。
这样，显示控制器6和绘图单元7可以执行分布式处理。因而，减轻了绘图单元7中的帧处理的负荷。结果，进一步加速了以帧为单位处理大量数据的整个处理系统。
同样，例如，当绘图电路66能够将图像数据从矢量数据转换为位图数据时，有可能将矢量数据的图像数据从绘图单元7传送给显示控制器6。在该情况下，要传送的数据量显著地减少了，并且以低功耗和低EMI来执行绘图单元7和显示控制器6之间的数据传输。
如上所述，根据本发明的显示存储电路，不需要动态显示存储器的刷新操作。同样，即使在需要增大绘图存储器的存储容量的情况下，其中排列有不必刷新的动态RAM单元的动态RAM存储器也可以被用作显示存储器。而且，对从绘图存储器到显示存储器的数据传输控制是容易的，并且通过最小的电路结构来实现。结果，可以抑制显示存储电路的芯片面积的增大。

Claims (11)

1. 一种显示存储电路，包括：
绘图存储器，存储数据，并且在该绘图存储器中、在第三定时处所述数据的至少一部分可能被改写为新数据，所述第三定时是第一和第二定时之间的任选定时；以及
动态显示存储器，与所述绘图存储器相连，响应所述第一定时锁存所述数据，并在所述第一定时和所述第二定时之间继续保存所述数据，
其中在改写所述数据时，响应于所述新数据的所述绘图存储器的一部分选择性与所述动态显示存储器断开。
2. 根据权利要求1所述的显示存储电路，其特征在于，所述绘图存储器包括以矩阵形式排列的多个第一存储单元，
所述动态显示存储器包括：
多个第二存储单元，所述多个第二存储单元以矩阵形式排列；以及
传输晶体管，所述传输晶体管被供给所述多个第二存储单元的每一个，
所述多个传输晶体管在所述第一定时被接通，以便分别连接所述多个第一存储单元和所述多个第二存储单元，以及
当在所述第三定时处所述数据的所述至少一部分被改写时，与该改写部分相对应的所述多个传输晶体管在所述第三定时截止。
3. 根据权利要求2所述的显示存储电路，其特征在于，所述动态显示存储器进一步包括：
传输字线，该传输字线与所述多个第二存储单元的每一行中的所述多个传输晶体管的栅极相连，以及
所述显示存储电路进一步包括传输字控制电路，该传输字控制电路响应所述第一定时，将处于有效状态的传输信号输出到所有的所述传输字线上，以致所述多个传输晶体管导通。
4. 根据权利要求3所述的显示存储电路，其特征在于，以所述多个第一存储单元的行为单位来执行改写，以及
所述传输字控制电路响应所述第三定时，将与改写部分相对应的所述传输信号设置为无效状态，以致响应处于无效状态的所述传输信号，所述多个传输晶体管的每一个都截止。
5. 根据权利要求4所述的显示存储电路，其特征在于，所述传输字控制电路包括供给所述多个传输字线的每一个的触发器电路，以及
所述触发器电路响应所述第一定时，将所述传输字线上的所述传输信号设置为有效状态，并且响应所述第三定时，将所述传输字线上的所述传输信号设置为无效状态。
6. 根据权利要求2所述的显示存储电路，其特征在于，所述多个第二存储单元的每一个都包括：
所述传输晶体管；
存储电容器，该存储电容器与所述传输晶体管相连，以接收并保存所述数据的相应一位；
驱动晶体管，该驱动晶体管根据所述存储电容器中存储的位被驱动；以及
读晶体管，该读晶体管与所述驱动晶体管和读位线相连，以便将所述存储电容器中存储的位传送给所述读位线，以致所述保存的数据被显示在所述显示部分上。
7. 根据权利要求6所述的显示存储电路，其特征在于，所述多个第二存储单元的每一个进一步包括：
缓冲器，该缓冲器连接在所述传输晶体管和所述多个第一存储单元的相应之一之间。
8. 根据权利要求7所述的显示存储电路，其特征在于，所述缓冲器是反相器。
9. 根据权利要求1至8任何之一所述的显示存储电路，其特征在于，所述第一定时和所述第二定时的每一个都是显示帧的开始定时。
10. 一种显示控制器，包括：
根据权利要求1至8的任何之一的所述显示存储电路；以及
绘图电路，该绘图电路从外部单元接收所述新的数据，并将所述新数据写入所述绘图存储器中。
11. 根据权利要求10所述的显示控制器，其特征在于，所述第一定时和所述第二定时的每一个都是显示帧的开始定时。
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