JPH07211058A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH07211058A
JPH07211058A JP6013961A JP1396194A JPH07211058A JP H07211058 A JPH07211058 A JP H07211058A JP 6013961 A JP6013961 A JP 6013961A JP 1396194 A JP1396194 A JP 1396194A JP H07211058 A JPH07211058 A JP H07211058A
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JP
Japan
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serial
output
circuit
data
memory
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JP6013961A
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Riyouta Hamamoto
両太 浜本
Masayuki Nakamura
正行 中村
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【目的】 大記憶容量でマルチ・ポート機能を備えつ
つ、チップサイズの小型化を実現した半導体記憶装置を
提供する。 【構成】 情報記憶用キャパシタとアドレス選択用ＭＯ
ＳＦＥＴからなるメモリセルがマトリックス配置されて
なるメモリアレイと、それにランダムにデータの入出力
を行うアドレス選択回路及びデータ入出力回路とからな
るランダム入出力回路と、シリアル出力用の記憶回路と
して、情報記憶用キャパシタと、かかるキャパシタの記
憶情報がゲートに供給される増幅ＭＯＳＦＥＴ及びその
出力ノードをシリアル出力線に共通に接続されるアドレ
ス選択用ＭＯＳＦＥＴとを用いる。 【効果】 シリアル出力用の記憶部が実質的に２つのＭ
ＯＳＦＥＴにより構成され、それに応じて転送ゲートの
ＭＯＳＦＥＴも半分になりシリアル出力部の素子数が大
幅に低減されるでチップサイズを小型化できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
するもので、特にランダム入出力ポートとシリアル出力
ポートとを備えた画像メモリにに利用して有効な技術に
関するものである。
【０００２】
【従来の技術】ランダム・アクセス・ポートとシリアル
・アクセス・ポートとを合わせ持つマルチ・ポート・メ
モリについては、例えば日経マグロウヒル社１９８６年
３月２４日付『日経エレクトロニクス』頁２４３〜頁２
６４がある。
【０００３】
【発明が解決しようとする課題】コンピュータグラフィ
ック技術の進展に伴い高解像度のカラー表示のために、
大記憶容量のマルチ・ポート・メモリの開発が要求され
ている。従来のマルチ・ポート・メモリでは、図５に示
すように、シリアル・アクセス・メモリＳＡＭ部は、Ｃ
ＭＯＳラッチ回路を用いるものである。そのため、メモ
リ部自身が２つのＮチャンネル型ＭＯＳＦＥＴと２つの
Ｐチャンネル型ＭＯＳＦＥＴから構成されるとともに、
パラレル転送を行う転送ゲートＭＯＳＦＥＴも２個必要
となり、シリアル入出力用のスイッチＭＯＳＦＥＴも２
個設ける必要がある。このように、ＳＡＭ部の記憶容量
そのものは、ダイナミック型ＲＡＭにより構成されるメ
モリアレイの１ワード線分のように比較的小さな記憶容
量しか持たないのに係わらず大きな占有面積を必要す
る。この結果、従来のマルチ・ポート・メモリでは、必
然的にチップサイズが大型化してしまい、ウェハ当たり
から製造できる数が少なくなるため生産効率が悪く、コ
トス高が免れないという問題がある。
【０００４】この発明の目的は、大記憶容量でマルチ・
ポート機能を備えつつ、チップサイズの小型化を実現し
た半導体記憶装置を提供することにある。この発明の前
記ならびにそのほかの目的と新規な特徴は、本明細書の
記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、情報記憶用キャパシタとア
ドレス選択用ＭＯＳＦＥＴからなるメモリセルがマトリ
ックス配置されてなるメモリアレイと、それにランダム
にデータの入出力を行うアドレス選択回路及びデータ入
出力回路とからなるランダム入出力回路と、シリアル出
力用の記憶回路として、情報記憶用キャパシタと、かか
るキャパシタの記憶情報がゲートに供給される増幅ＭＯ
ＳＦＥＴ及びその出力ノードをシリアル出力線に共通に
接続されるアドレス選択用ＭＯＳＦＥＴとを用いる。
【０００６】
【作用】上記した手段によれば、シリアル出力用の記憶
部が実質的に２つのＭＯＳＦＥＴにより構成され、それ
に応じて転送ゲートのＭＯＳＦＥＴも半分になりシリア
ル出力部の素子数が大幅に低減されるでチップサイズを
小型化できる。
【０００７】
【実施例】図２には、この発明に係る半導体記憶装置の
一実施例のブロック図が示されている。同図の各回路ブ
ロックは、公知の半導体集積回路の製造技術によって、
単結晶シリコンのような１個の半導体基板上において形
成される。
【０００８】ロウアドレスバッファ（Row address buff
er) ６は、アドレス端子Ａ０〜Ａ８からロウアドレスス
トローブ信号ＲＡＳに同期して入力されたロウ系アドレ
ス信号を取り込み、内部アドレス信号をロウデコーダ
（Row decoder)４に供給する。ロウデコーダ４はそれを
解読して１つのワード線を選択する。
【０００９】カラムアドレスバッファ（Column address
buffer)７は、上記アドレス端子Ａ０〜 Ａ８からカラ
ムアドレスストローブ信号ＣＡＳに同期して入力された
カラム系アドレス信号を取り込み、内部アドレス信号を
上記ランダム用のカラムデコーダ（Column decoder) ５
及びシリアル用のアドレスカウンタ（Serial AddressCo
unter) １２に供給する。ランダム用のカラムデコーダ
５は、ランダムアクセスモードのとき、そのアドレス信
号を解読してビット線選択信号を形成する。シリアル用
のアドレスカウンタ１２は、シリアルアクセスモードの
とき、それを初期値として取り込む。
【００１０】メモリアレイ(Memory Array)２は、ワード
線とビット線（又はデータ線あるいはディジット線）の
交点にアドレス選択用ＭＯＳＦＥＴと情報記憶用キャパ
シタからなるダイナミック型メモリセルがマトリックス
配置される。ビット線は、次に説明するセンスアンプ１
に対して一対の相補のビット線が平行に延長されるよう
に配置されてなる折り返しビット線方式とされる。同図
においては、メモリアレイ２の横方向にビット線が延長
されるよう配置され、メモリアレイ２の縦方向に延長さ
れるようワード線が配置される。
【００１１】センスアンプ（Sense Amplifer) １と入出
力線(I/O Bus) ３は、上記メモリアレイ２のビット線に
対応して設けられる。センスアンプ１は、相補ビット線
に読み出された微小な信号レベル差を増幅して、相補ビ
ット線の電位を電源電圧と回路の接地電位に対応したハ
イレベルとロウレベルに増幅する。これにより、読み出
し信号の増幅と、読み出し動作によりメモリセルを構成
する情報記憶キャパシタの失われかかった情報電荷をも
とに回復させることができる。上記の入出力線(I/O Bu
s) ３の中には、上記ビット線を入出力線(I/O Bus) に
接続されるカラムスイッチＭＯＳＦＥＴも含まれる。カ
ラムデコーダ５により形成された選択信号は、上記カラ
ムスイッチＭＯＳＦＥＴのゲートに供給される。
【００１２】上記入出力線(I/O bus）３は、一方におい
てランダム・ポートを構成する出力バッファ（Output b
uffers) １６に接続される。この実施例では、４ビット
の単位のデータをランダムに入出力する。４ビットから
なるランダムデータは、上記出力バッファ１６を通して
端子Ｉ／Ｏ０〜３から出力される。
【００１３】ランダムデータの入力において、特に制限
されないが、画素データ処理機能が付加される。カラー
レジスタ（Color Register) １８は、予めプリセットさ
れたカラー画素データを記憶する。このカラーレジスタ
１８を用いることよって、入力データによりカラーレジ
スタ１８を選択するようにする。この構成では、データ
とカラーレジスタ１８との組み合わせによりカラー画素
変更修正が簡単に行える。
【００１４】マスクレジスタ（Mask Register)１９は、
４ビットからなる単位のデータのうち、任意のビットに
対してマスクを可能にする。つまり、外部端子Ｉ／Ｏ０
〜Ｉ／Ｏ３から入力される特定のビットに対して、その
データをマスクすることにより書き込みを阻止して、元
のビットを保持させるようにするものである。これによ
り、４ビットのうち特定のビットのみを書き替えするこ
とができる。上記のようなカラーレジスタ１８とマスク
レジスタ１９は、インプットデータコントロール（Inpu
t Data Register)２１を制御して、上記のような書き込
み動作やマスク動作を行うようにするものである。
【００１５】アドレスマスクレジスタ（Address Mask R
egister)２０は、次に説明する複数データ単位からなる
ブロックライト又はワード線単位でのフラッシュライト
に対するマスクを行う。ブロックライトコントロール
（Block Write Control)回路２２は、複数からなる単位
データを１つのブロックとして、同じデータを書き込む
動作を行う。フラッシュライトコントロール（Flash Wr
ite Control)回路２３は、ワード線単位での同じデータ
を書き込むようにするものである。これらの書き込み動
作は、具体的にはカラムデコーダ５に対してカラムスイ
ッチのブロック単位やワード線単位での多重選択を行う
ように指示することにより実現される。
【００１６】この実施例では、上記のようにブロックラ
イトやフラッシュライト機能が存在することから、シリ
アル入力機能を省略しても画像メモリとしての機能は実
質的に低下しないこと、シリアル入力は画像メモリとし
ては必ずしも必要でないことに着目し、次のような構成
によりチップサイズの小型化を図るようにするものであ
る。
【００１７】データレジスタ（Data Register)１０は、
従来のようなスタティック型のラッチ回路に代えて、後
述するように情報記憶キャパシタと、その保持情報を増
幅する増幅ＭＯＳＦＥＴ及び選択用のスイッチＭＯＳＦ
ＥＴから構成される。上記情報記憶キャパシタは、増幅
ＭＯＳＦＥＴのゲート入力容量をそのまま利用すること
ができるから、実質的に２つのＭＯＳＦＥＴにより１ビ
ットのデータを保持する記憶部が構成される。そして、
相補ビット線には相補の信号が供給されるものであり、
一方のビット線のみに対応して上記記憶部を構成する。
これにより、転送ゲート（Transer Gate）回路９も１ビ
ットの記憶部に対して１つのスイッチＭＯＳＦＥＴによ
り構成される。
【００１８】シリアル出力線（SAM I/O Bus)１３は、１
つの信号線により構成される。上記アドレスカウンタ１
２により形成されたアドレス信号は、シリアル用カラム
デコーダ（SAM Column Decoder）１１により解読され
て、上記記憶部の選択用のスイッチＭＯＳＦＥＴのゲー
トに供給される選択信号が形成される。上記シリアル出
力線（SAM I/O Bus)１３の信号は、シリアル出力回路(S
erial Output Buffer)１４を通して出力端子ＳＩ／Ｏ０
〜ＳＩ／Ｏ３から出力される。
【００１９】上記のように４ビット単位でのランダム入
出力又はシリアル出力を行うために、メモリアレイ２が
４個設けられ、それぞれに対応してデータの入出力経路
が４個設けられるものであると理解されたい。アドレス
選択用の周辺回路は、４個の回路に対して共通に設けら
れ、それぞれを同時にアクセスするものである。
【００２０】タイミング発生回路（Timing Generator)
１５は、外部から供給される信号ＲＡＳ、ＣＡＳ、ＤＴ
／ＯＥ、ＷＥ、ＤＳＦ、ＳＣ及びＳＥを受けて、内部回
路の動作に必要な各種制御信号やタイミング信号を発生
させる。ここで、ＲＡＳ、ＣＡＳ、ＷＥ等は、ロウレベ
ルがアクティブレベルにされる信号であり、通常は文字
の上に横線（バー）が付されるが、同図では省略されて
いる。
【００２１】上記信号のうち、ＲＡＳとＣＡＳは前述の
ようなアドレス信号を取り込むストーブ信号である。Ｗ
Ｅはライトイネーブル信号であり、ランダムアクセスの
ときにハイレベルとすると読み出し動作となり、ロウレ
ベルなら書き込み動作となる。ＤＴ／ＯＥは、動作モー
ドに応じて転送ゲート９の動作タイミングを設定するパ
ラレル転送タイミング制御と出力イネーブル制御との２
つの意味を持つようにされる。
【００２２】ＳＣはシリアルクロックであり、アドレス
カウンタ１２はこれを計数してシリアルアドレス信号を
発生させる。つまり、シリアルクロックＳＣに同期して
シリアル出力端子ＳＩ／Ｏ０〜ＳＩ／Ｏ３からデータが
出力される。ＳＥは、シリルアイネーブル信号であり、
これをロウレベルにするとシリアル出力動作のための各
回路が活性化されて、前記のようなシリアルデータ出力
が行われる。
【００２３】コントロールクロック発生回路は、出力イ
ネーブル信号ＯＥ、ロウアドレスストローブ信号ＲＡ
Ｓ、カラムアドレスストローブ信号ＣＡＳ及びライトイ
ネーブル信号ＷＥを受けて、内部動作モードの判定と、
それに応じてクロックパルスを発生する。上記シリアル
入力出力回路のシリアル転送用のクロックパルスもここ
から上記シフトレジスタに供給される。
【００２４】リフレッシュカウンタ（Refresh Counter)
８は、ＲＡＳがハイレベルときにＣＡＳをロウレベルに
することにより動作を開始し、ＲＡＳの変化をクロック
として計数動作を行い、リフレッシュ動作に必要なロウ
系のアドレス信号を発生させる。このリフレッシュアド
レス信号は、ロウアドレスバッファ６を通してロウデコ
ーダ４に供給され、ワード線の選択動作及びセンスアン
プ１の増幅動作によるメモリセルの読み出し増幅と、そ
れをもとのメモリセルに再書き込みするというリフレッ
シュ動作を行う。
【００２５】図１には、上記ＳＡＭ部とＲＡＭ部の一実
施例の概略回路図が示されている。同図において、ＲＡ
Ｍ部は従来の画像用メモリと同様に情報記憶用キャパシ
タとアドレス選択用ＭＯＳＦＥＴからなるメモリセル
が、代表として例示的に示されているビット線Ｂit Ｌ
ine （Ｔ）とビット線Ｂit Ｌine （Ｂ）とからなる相
補ビット線と２つのワード線ＷＬの交点にそれぞれ設け
られる。センスアンプ１は、選択されたワード線に接続
されてメモリセルからの記憶情報が出力される一方のビ
ット線の電位を変化を、他方のビット線のハーフプリチ
ャージ電圧を基準としてセンスし、それを増幅して相補
ビット線をハイレベルとロウレベルに増幅する。これに
より、上記選択されたメモリセルの情報記憶キャパシタ
には、その記憶情報に従ったハイレベル／ロウレベルが
リライトされる。
【００２６】ランダム入出力のために、選択された相補
ビット線の増幅された電圧は、カラムスイッチを介して
ランダム入出力線ＲＡＭ ＣＩ／Ｏに接続させる。ここ
でＣＩ／ＯはコモンＩ／Ｏを表している。書き込み動作
のときには、ランダム入出力線ＲＡＭ ＣＩ／Ｏから供
給された大振幅の書き込み信号がカラムスイッチを介し
て相補ビット線に伝えられ、それが選択されたメモリセ
ルの情報記憶用キャパシタに伝えられる。
【００２７】この実施例ではＳＡＭ（シリアル・アクセ
ス・メモリ）部として次の回路が用いられる。上記のよ
うな相補ビット線に対して、記憶回路は、キャパシタＣ
１と増幅ＭＯＳＦＥＴＭ１及びアドレス選択ＭＯＳＦＥ
ＴＭ３から構成される。上記キャパシタＣ１には、転送
ゲート９を構成するＭＯＳＦＥＴＭ１を介して、相補ビ
ット線の一方〔Ｂit Ｌine （Ｔ）〕と接続される。上
記記憶部は、基本的にはダイナミック型メモリセルであ
るが、シリアル出力動作のために短い時間内にデータが
パラレル転送されるから、メモリアレイ２のメモリセル
のような特別なリフレッシュ回路を設ける必要がない。
【００２８】この構成では、１ビット当たり転送ゲート
を含めて４つの素子により構成できる。このうち、記憶
用キャパシタＣ１は、増幅ＭＯＳＦＥＴＭ２のゲート容
量と転送用ＭＯＳＦＥＴＭ１の一方のソース，ドレイン
の接合容量及びその間の配線容量が利用でき、実質的に
は３つのＭＯＳＦＥＴＭ１〜Ｍ３により構成できる。そ
して、出力線は１本で済むことから、ＳＡＭを構成する
記憶部とＩ／Ｏバスは、ランダム入出力用のメモリアレ
イ２における数本のワード線分の占有面積により実現で
きるものとなる。上記出力線にはプルアップ負荷抵抗が
設けられ、上記アドレス選択動作に同期してスタティッ
クに信号出力が行われる。
【００２９】これにより、画像メモリとして有効なシリ
アル出力機能を備え、かつ表示装置側の画面の高精細化
に対応して大きな記憶容量化を持つマルチ・ポート・メ
モリのチップサイズを小さくできる。これにより、１つ
のウェハより製造できる半導体チップの数が増大し、生
産の高効率化が可能となって大幅なコスト低減を促進す
るものとなる。
【００３０】図３には、この発明に係る半導体記憶装置
の他の一実施例のブロック図が示されている。この実施
例では、シリアル出力を高速に行うために、転送ゲート
回路が９Ａと９Ｂのように２つに分割される。これに応
じて、データレジスタも１０Ａと１０Ｂのように分割さ
れる。ただし、このデータレジスタの分割は実質的な意
味を持たないと理解してもよい。
【００３１】上記のような転送ゲート回路９Ａと９Ｂの
ように２つに分けたことにより、次のようなワード線の
切り換えを伴うシリアル出力動作を切れ目なく高速に行
うようにすることができる。
【００３２】最初のワード線選択動作のときには、転送
ゲート回路９Ａと９Ｂを同時に動作させて１ワード線分
のデータをデータレジスタ１０Ａと１０Ｂに転送させ
る。そして、シルアルクロックＳＣに同期して、例えば
データレジスタ１０Ａから順にデータをシリアルに出力
させる。データレジスタ１０Ａのデータを全てシリアル
に出力させて、データレジスタ１０Ｂのデータのシリア
ル出力動作に移行すると、このシリルア出力動作を行っ
ている間を利用して、次に選択される２番目のワード線
の選択動作を行って転送ゲート回路９Ａのみを動作させ
て、上記切り換えられた２番目のワード線のうちの半分
のデータをデータレジスタ１０Ａに転送させる。
【００３３】上記データレジスタ１０Ｂからの全データ
をシリアルに出力させると、引き続いてデータレジスタ
１０Ａからのデータをシリアルに出力させるようにす
る。このようなデータレジスタ１０Ａからのシリアルデ
ータの出力動作と並行して、上記２番目のワード線を選
択して、転送ゲート回路９Ｂを動作させて２番目のワー
ド線の残り半分のデータをデータレジスタ１０Ｂに転送
させる。
【００３４】以下、同様なデータレジスタ１０Ａと１０
Ｂのシリアル転送動作と、転送ゲート回路９Ａと９Ｂに
よるメモリアレイ２からのパラレル転送動作とを交互に
行うたとにより、メモリアレイ２の全データを切れ目な
くシリアルに出力させることができる。
【００３５】このようなシリアル出力動作は、液晶ディ
スプレイ用の表示動作に向いている。すなわち、液晶デ
ィスプレイでは、ＣＲＴにおけるラスタスキャン動作の
ような水平帰線期間や垂直帰線期間が必要なく、ライン
毎や画面毎の帰線期間を省略して、切れ目なくデータを
入力することによりフレーム周波数を高くしてチラツキ
を低減させる上で上記の切れ目のないシリアル出力動作
が有効となるものである。
【００３６】他の構成は、前記図２の実施例と同様であ
るので、その説明を省略するものである。なお、図２及
び図３の実施例において、ランダム入出力回路のブロッ
クライト機能やフラッシュライト機能を省略するもので
あってもよい。つまり、画像メモリは、ディスプレイ装
置に画素データをシリアルに出力させる機能が重要であ
り、上記のようなブロックライトやフラッシュライト
は、画面クリアを高速に行うことができる程度の付属的
なものであるからである。
【００３７】図４には、本発明に係る画像メモリＶＲＡ
Ｍをコンピュータシステムに適用した場合の一実施例の
機能ブロック図が示されている。バスと中央処理装置Ｃ
ＰＵ、周辺装置制御部、主記憶メモリとしてのＤＲＡＭ
（ダイナミック型メモリ）及びその制御部、バックアッ
プメモリとしてのＳＲＡＭ（スタティック型メモリ）及
びバックアップパリティとその制御部、プログラムが格
納されたＲＯＭ（リード・オンリー・メモリ）、表示系
等によって本コンピュータシステムは構成される。
【００３８】上記周辺装置制御部は外部記憶装置および
キーボードＫＢ等と接続されている。また、表示系は本
発明のＶＲＡＭ等によって構成され、出力装置としての
ディスプレイと接続されることによって記憶情報の表示
を行なう。また、コンピュータシステム内部回路に電源
を供給するための電源供給部が設けられている。上記中
央処理装置ＣＰＵは各メモリを制御するための信号を形
成することによって上記各メモリの動作タイミング制御
を行なう。
【００３９】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 情報記憶用キャパシタとアドレス選択用ＭＯＳ
ＦＥＴからなるメモリセルがマトリックス配置されてな
るメモリアレイと、それにランダムにデータの入出力を
行うアドレス選択回路及びデータ入出力回路とからなる
ランダム入出力回路と、シリアル出力用の記憶回路とし
て、情報記憶用キャパシタと、かかるキャパシタの記憶
情報がゲートに供給される増幅ＭＯＳＦＥＴ及びその出
力ノードをシリアル出力線に共通に接続されるアドレス
選択用ＭＯＳＦＥＴとを用いることにより、シリアル出
力用の記憶部が実質的に２つのＭＯＳＦＥＴにより構成
され、それに応じて転送ゲートのＭＯＳＦＥＴも半分に
なりシリアル出力部の素子数が大幅に低減されるでチッ
プサイズを小型化できるという効果が得られる。
【００４０】（２） 上記（１）により、１つのウェハ
に形成できる半導体チップ数が増大し、効率よく製造で
きるからコストの低減を図ることができるという効果が
得られる。
【００４１】（３） 転送ゲート回路とシリアル記憶部
とを２つに分割し、分割された一方の記憶部からシリア
ル出力動作が行われている間に、他方の記憶部に対して
メモリアレイからのパラレル転送が行われるようにする
ことよって、シリアル出力の高速化が実現できるという
効果が得られる。
【００４２】（４） メモリアレイのビット線がセンス
アンプに対して折り返して平行に延長される相補ビット
線とし、転送ゲート回路は係る相補ビット線のうち一方
の信号をシリアル記憶部に転送させるようにすることに
より、記憶部及び転送部の簡素化を図ることができると
いう効果が得られる。
【００４３】（５） 上記ランダム入出力回路には、複
数データ単位での同じデータを書き込むブロックライト
又はワード線単位で同じデータを書き込むフラッシュラ
イト機能を設けることにより、シリアル入力機能を省略
しても画像メモリとしての実質的な機能低下を防ぐこと
ができるという効果が得られる。
【００４４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、シリ
アル入力機能も付加するものであってもよい。すなわ
ち、記憶部のキャパシタＣ１に共通データ線から信号を
入力できるようにしてもよい。この場合、読み出し動作
が増幅ＭＯＳＦＥＴを通して反転信号が出力されるか
ら、それと合わせるために書き込みデータはシリアル用
の入力バッファにより予め反転させたレベルを入力する
ようにするればよい。このようなシリアル入力を実現す
る回路としては、書き込み用の制御信号によってオン状
態にされるＭＯＳＦＥＴと、アドレス選択によってオン
状態にされる書き込み用ＭＯＳＦＥＴが追加される。ま
た、メモリアレイのデータ転送信号をセンスアンプによ
り増幅してた後に、ワード線を選択状態にしてメモリセ
ルへの書き込みを行うようにすればよい。
【００４５】ランダム入出力回路は、前記のようにブロ
ックライトやフラッシュライト機能の他にも、カラーレ
ジスタ１８やマスクレジスタ１９及び入力レジスタ２１
等を省略して回路を簡素化するものであってもよい。こ
の発明は、画像メモリ等のようなマルチ・ポート・メモ
リとして半導体記憶装置に広く利用できる。
【００４６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、情報記憶用キャパシタとア
ドレス選択用ＭＯＳＦＥＴからなるメモリセルがマトリ
ックス配置されてなるメモリアレイと、それにランダム
にデータの入出力を行うアドレス選択回路及びデータ入
出力回路とからなるランダム入出力回路と、シリアル出
力用の記憶回路として、情報記憶用キャパシタと、かか
るキャパシタの記憶情報がゲートに供給される増幅ＭＯ
ＳＦＥＴ及びその出力ノードをシリアル出力線に共通に
接続されるアドレス選択用ＭＯＳＦＥＴとを用いること
により、シリアル出力用の記憶部が実質的に２つのＭＯ
ＳＦＥＴにより構成され、それに応じて転送ゲートのＭ
ＯＳＦＥＴも半分になりシリアル出力部の素子数が大幅
に低減されるでチップサイズを小型化でき、１つのウェ
ハに形成できる半導体チップ数が増大し、効率よく製造
できるからコストの低減を図ることができる。
【００４７】転送ゲート回路とシリアル記憶部とを２つ
に分割し、分割された一方の記憶部からシリアル出力動
作が行われている間に、他方の記憶部に対してメモリア
レイからのパラレル転送が行われるようにすることよっ
て、シリアル出力の高速化が実現できる。
【００４８】メモリアレイのビット線がセンスアンプに
対して折り返して平行に延長される相補ビット線とし、
転送ゲート回路は係る相補ビット線のうち一方の信号を
シリアル記憶部に転送させるようにすることにより、記
憶部及び転送部の簡素化を図ることができる。
【００４９】上記ランダム入出力回路には、複数データ
単位での同じデータを書き込むブロックライト又はワー
ド線単位で同じデータを書き込むフラッシュライト機能
を設けることにより、シリアル入力機能を省略しても画
像メモリとしての実質的な機能低下を防ぐことができ
る。
【図面の簡単な説明】
【図１】この発明に係る半導体記憶装置におけるＳＡＭ
部とＲＡＭ部の一実施例を示す概略回路図である。
【図２】この発明に係る半導体記憶装置の一実施例を示
すブロック図である。
【図３】この発明に係る半導体記憶装置の他の一実施例
を示すブロック図である。
【図４】本発明に係る画像メモリＶＲＡＭをコンピュー
タシステムに適用した場合の一実施例を示す機能ブロッ
ク図である。
【図５】従来の画像メモリにＳＡＭ部とＲＡＭ部の一例
を示す概略回路図である。
【符号の説明】
Ｃ１…情報記憶キャパシタ、Ｍ１…転送ゲートＭＯＳＦ
ＥＴ、Ｍ２…増幅ＭＯＳＦＥＴ、Ｍ３…アドレス選択Ｍ
ＯＳＦＥＴ、１…センスアンプ、２…メモリアレイ、３
…入出力線、４…ロウデコーダ、５…カラムデコーダ、
６…ロウアドレスバッファ、７…カラムアドレスバッフ
ァ、８…リフレッシュアドレスカウンタ、９，９Ａ，９
Ｂ…転送ゲート回路、１０，１０Ａ，１０Ｂ…データレ
ジスタ（記憶部）、１１…シリアル用カラムデコーダ、
１２…シリアルアドレスカウンタ、１３…シリアル出力
線、１４…シリアル出力バッファ、１５…タイミング発
生回路、１６…出力バッファ、１７…入力バッファ、１
８…カラーレジスタ、１９…マスクレジスタ、２０…ア
ドレスマスクレジスタ、２１…入力データレジスタ、２
２…ブロックライトコントロール回路、２３…フラッシ
ュライトコントール回路、ＣＰＵ…中央処理装置、ＤＲ
ＡＭ…ダイナミック型メモリ（主メモリ）、ＳＲＡＭ…
スタティック型メモリ、ＲＯＭ…リード・オンリー・メ
モリ、ＫＢ…キーボート。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ワード線とビット線との交点に情報記憶
    用キャパシタとアドレス選択用ＭＯＳＦＥＴからなるメ
    モリセルがマトリックス配置されてなるメモリアレイ
    と、かかるメモリアレイに対してランダムにデータの入
    出力を行うアドレス選択回路及びデータ入出力回路とか
    らなるランダム入出力回路と、情報記憶用キャパシタ
    と、かかるキャパシタの記憶情報がゲートに供給される
    増幅ＭＯＳＦＥＴと、かかる増幅ＭＯＳＦＥＴの出力ノ
    ードをシリアル出力線に共通に接続されるアドレス選択
    用ＭＯＳＦＥＴとからなるシリアル記憶部と、内部で発
    生されたアドレス信号により上記アドレス選択用ＭＯＳ
    ＦＥＴを順次にスイッチ制御するシリアルアドレス選択
    回路とからなるシリアル出力回路と、上記メモリアレイ
    のビット線の信号をパラレルにシリアル記憶部の情報記
    憶キャパシタに転送させる転送ゲート回路とを備えてな
    ることを特徴とする半導体記憶装置。
  2. 【請求項２】 上記内部で発生されたアドレス信号は、
    カラムアドレスバッファを通して初期値が設定され、外
    部端子から入力されたシリアルクロックパルスを計数す
    るアドレスカウンタ回路により形成されるものであるこ
    とを特徴とする請求項１の半導体記憶装置。
  3. 【請求項３】 上記転送ゲート回路とシリアル記憶部は
    ２つに分割され、分割された一方の記憶部からシリアル
    出力動作が行われている間に、他方の記憶部に対してメ
    モリアレイからのパラレル転送が行われることが可能に
    されるものであることを特徴とする請求項１又は請求項
    ２の半導体記憶装置。
  4. 【請求項４】 上記メモリアレイは、ビット線がセンス
    アンプに対して折り返して平行に延長される相補ビット
    線とされ、転送ゲート回路は係る相補ビット線のうち一
    方の信号をシリアル記憶部に転送させるものであること
    を特徴とする請求項１、請求項２又は請求項３の半導体
    記憶装置。
  5. 【請求項５】 上記ランダム入出力回路には、複数デー
    タ単位での同じデータを書き込むブロックライト又はワ
    ード線単位で同じデータを書き込むフラッシュライト機
    能が設けられるものであることを特徴とする請求項４の
    半導体記憶装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003233986A (ja) * 2002-02-07 2003-08-22 Sony Corp 半導体記憶装置
JP2005166132A (ja) * 2003-12-01 2005-06-23 Nec Electronics Corp 表示メモリ回路および表示コントローラ

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