JPH07226076A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 大記憶容量と高性能化を実現する。 【構成】 １ＭＯＳ型メモリセルがマトリックス配置さ
れてなる蓄積用メモリアレイと、３ＭＯＳ型メモリセル
がマトリックス配置されてなる高速メモリアレイとを設
け、高速メモリアレイの書き込み用と読み出し用の選択
ＭＯＳＦＥＴのゲートがそれぞれ接続される、書き込み
用と読み出し用ワード線に割り当てられＸアドレスを記
憶するアドレス記憶回路及びアドレス記憶回路の記憶情
報と入力されたＸ系アドレス信号とを比較するアドレス
コンパレータにより高速用メモリアレイのＸ系の選択動
作を行うようにし、読み出し動作において高速メモリア
レイに記憶情報が存在するときには高速メモリアレイか
ら読み出し信号を出力させる。蓄積用メモリアレイのリ
フレッシュ動作において高速メモリアレイに同じ記憶情
報を持つワード線が存在するとき蓄積用メモリアレイで
のビット線増幅信号を高速メモリアレイに転送しリフレ
ッシュを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
するもので、高速動作が要求されるダイナミック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に利用して有効な技
術に関するものである。

【０００２】

【従来の技術】異なるメモリセルを持つ半導体記憶装置
として、ランダム・アクセス・ポートとシリアル・アク
セス・ポートとを合わせ持つマルチ・ポート・メモリが
ある。このようなマルチ・ポート・メモリに関しては、
例えば日経マグロウヒル社１９８６年３月２４日付『日
経エレクトロニクス』頁２４３〜頁２６４がある。

【０００３】従来のマルチ・ポート・メモリでは、専ら
ＣＲＴのような表示装置に出力させる画像データの記憶
を行うように機能に限定されている。つまり、ＣＲＴの
ような表示装置における１走査線分に対応した画素デー
タをパラレルにシリアル・アクセス用メモリ部に転送し
て、そこからシリアルクロックに同期して順次に出力さ
せる。上記シリアル・アクセス用メモリ部は、２つのＮ
チャンネル型ＭＯＳＦＥＴと２つのＰチャンネル型ＭＯ
ＳＦＥＴから構成されるＣＭＯＳラッチ回路と、パラレ
ル転送を行う転送ゲートＭＯＳＦＥＴ及びシリアル入出
力用のスイッチＭＯＳＦＥＴがそれぞれ２個必要とする
ものである。

【発明が解決しようとする課題】

【０００４】上記シリアル・アクセス用メモリ部の記憶
容量そのものは、ダイナミック型ＲＡＭにより構成され
るメモリアレイの１ワード線分のように比較的小さな記
憶容量しか持たないのにかかわらず、上記のように比較
的多くの素子を必要とすることから大きな占有面積を必
要する。この結果、従来のマルチ・ポート・メモリで
は、ＣＲＴの１走査線分に対応した画素データを出力を
行うことができる等の機能しか持たないにもかかわら
ず、チップサイズが大型化してしまい、ウェハ当たりか
ら製造できる数が少なくなるため生産効率が悪く、機能
又は性能に対するコトス高が免れない。

【０００５】本願発明者においては、１つの半導体チッ
プの中に大記憶容量に適した１ＭＯＳ型メモリセルによ
る蓄積用アレイと３ＭＯＳ型メモリセルからなる高速用
メモリアレイとを組み合わせてを設け、ダイナミック型
ＲＡＭの実質的な高性能化を図ることを考えた。

【０００６】この発明の目的は、大記憶容量と高性能化
を実現した半導体記憶装置を提供することにある。この
発明の前記ならびにそのほかの目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろ
う。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、情報記憶用キャパシタとア
ドレス選択用ＭＯＳＦＥＴからなる１ＭＯＳ型メモリセ
ルがマトリックス配置されてなる蓄積用メモリアレイ
と、書き込み用選択ＭＯＳＦＥＴを通して伝えられる情
報記憶用キャパシタ、上記キャパシタの保持電圧がゲー
トに伝えられる増幅ＭＯＳＦＥＴ、及び増幅ＭＯＳＦＥ
Ｔの出力信号を出力させる読み出し用選択ＭＯＳＦＥＴ
からなる３ＭＯＳ型メモリセルがマトリックス配置され
てなる高速メモリアレイとを設け、上記高速メモリアレ
イの書き込み用と読み出し用の選択ＭＯＳＦＥＴのゲー
トがそれぞれ接続される書き込み用と読み出し用ワード
線に割り当てられるＸアドレスを記憶するアドレス記憶
回路及びアドレス記憶回路の記憶情報と入力されたＸ系
アドレス信号とを比較するアドレスコンパレータにより
高速用メモリアレイのＸ系の選択動作を行うようにし、
読み出し動作において高速メモリアレイに記憶情報が存
在するときにはかかる高速メモリアレイから読み出し信
号を出力させ、蓄積用メモリアレイのリフレッシュ動作
において高速メモリアレイに同じ記憶情報を持つワード
線が存在するとき蓄積用メモリアレイでのビット線増幅
信号をワード線単位で高速メモリアレイに転送し高速メ
モリアレイのリフレッシュを行うようにする。

【０００８】

【作用】上記した手段によれば、３ＭＯＳ型メモリセル
では増幅ＭＯＳＦＥＴを持っているので、スタティック
型メモリセルと同様に高速に読み出し信号を得ることが
でき、簡単な構成によりダイナミック型ＲＡＭにキャッ
シュ機能を持たせることができることにより高速化が実
現できる。

【０００９】

【実施例】図１には、この発明に係る半導体記憶装置の
一実施例のブロック図が示されている。同図の各回路ブ
ロックは、公知の半導体集積回路の製造技術によって、
単結晶シリコンのような１個の半導体基板上において形
成される。

【００１０】蓄積用メモリアレイ（ストレージＭＡＴ）
１は、アドレス選択用ＭＯＳＦＥＴと情報記憶用キャパ
シタからなる１ＭＯＳ型メモリセルがワード線とビット
線の交点にマトリックス配置されて構成される。特に制
限されないが、相補のビット線は、センスアンプ（Ｓ
Ａ）２の一対の入出力ノードで対して折り返し方式によ
り構成される。つまり、センスアンプ２に対して反転と
非反転からなる相補のビット線が実質的に平行に延長さ
れる。

【００１１】ワード線は上記の相補ビット線と直交する
ように縦方向に配置される。このワード線と相補ビット
線のうちの一方のビット線との交点に上記１ＭＯＳ型メ
モリセルがマトリックス配置される。つまり、メモリセ
ルをアドレス選択用ＭＯＳＦＥＴのゲートはワード線に
接続され、アドレス選択用ＭＯＳＦＥＴの入出力ノード
である一方のドレイン，ソースは、上記一方のビット線
に接続される。このような蓄積用メモリアレイの構成
は、公知のダイナミック型ＲＡＭにおけるメモリアレイ
と同様である。

【００１２】上記蓄積用メモリアレイのワード線は、Ｘ
デコーダ兼ワードドライバ（ＷＤ／ＸＤＥＣ）５により
１つのワード線が選択される。Ｘアドレスバッファ６
は、外部端子から供給されたアドレス信号ＡＸを取り込
み、上記Ｘデコーダ兼ワードドライバと、次に説明する
高速用メモリアレイ３のワード線選択回路としてのアド
レスレジスタ及びアドレスコパレータ８に供給する。

【００１３】上記蓄積用メモリアレイ１に対応して設け
られたセンスアンプ２に隣接して、高速用メモリアレイ
（高速ＤＲＡＭ）３が設けられる。高速用メモリアレイ
３は、上記蓄積用メモリアレイ１とは異なり、３ＭＯＳ
型メモリセルにより構成される。後に詳細に説明する
が、この高速用メモリアレイ３の３ＭＯＳ型メモリセル
は、一対の相補ビット線に対して１個の割合で割り当て
られて配置される。そして、ワード線は後述するように
書き込み用と読み出し用の一対からなるワード線が複数
対設けられる。

【００１４】上記書き込み用と読み出し用からなる一対
のワード線は、ワードドライバ７により駆動される。こ
のワードドライバ７は、ワード線選択回路としてのアド
レスレジスタとアドレスコンパレータ８により選択信号
が形成される。すなわち、上記一対のワード線に割り当
てられたアドレスがアドレスレジスタに書き込まれてお
り、それと同じアドレス信号が入力されるとアドレスコ
ンパレータの一致検出信号をワード線選択信号としてワ
ードドライバ７に供給する。これにより、上記高速メモ
リアレイ３の複数からなるワード線にそれぞれ割り当て
られたアドレスのいずれか１つの同じアドレスが入力さ
れると、それに対応したアドレスコンパレータが一致検
出信号を形成するので、それに対応したワード線の選択
動作が行われる。

【００１５】この実施例では、上記高速メモリアレイ３
に対してＩ／Ｏバッファ４が設けられる。このＩ／Ｏバ
ッファ４は、カラムスイッチ回路と入出力バスから構成
される。Ｉ／Ｏバッファ４のカラムスイッチ回路には、
Ｙデコーダ（ＹＤＥＣ）９により形成されて選択信号が
供給されてＹ系の選択動作が行われる。すなわち、外部
端子から供給されたアドレス信号ＡＹは、Ｙアドレスバ
ッファ１０により取り込まれて、上記Ｙデコーダ９に供
給される。

【００１６】この実施例では、基本的にはダイナミック
型ＲＡＭであるにもかかわらず、アドレス信号は、Ｘア
ドレス信号とＹアドレス信号とがそれぞれ独立したアド
レス端子から供給される。つまり、従来のダイナミック
型ＲＡＭのようなＸアドレス信号とＹアドレス信号とを
同じ外部端子をから時系列的に入力するというアドレス
マルチプックス方式を採らない。

【００１７】タイマー回路１３は、蓄積用メモリアレイ
１の自動リフレッシュのためのタイミング信号を形成す
る。リフレッシュ制御回路１２は、上記タイマー回路１
３からの周期的なパルス信号を計数してＸ系のアドレス
信号を発生させるアドレスカウンタと、リフレッシュモ
ード制御信号を発生する。制御回路１１は、上記リフレ
ッシュモードのときには、Ｘアドレスバッファ６を制御
して、外部端子からのアドレス信号ＡＸに代えて、上記
リフレッシュ制御回路１２により形成されたアドレス信
号をＸデコーダ兼ワードドライバ５に供給する。制御回
路１１は、また、外部から制御信号Ｃを受けて、動作モ
ードの判定とそれ対応した各種タイミングパルスや制御
信号を形成する。そして、後述するような高速用メモリ
アレイのワード線の優先順位の管理等も行う。

【００１８】上記リフレッシュ用のアドレス信号は、上
記アドレスレジスタとアドレスコンパレータ８にも供給
され、アドレスレジスタに記憶されたアドレス信号によ
るリフレッシュ動作が行われるときには、高速用の書き
込みワード線を選択して蓄積用メモリアレイ１からの信
号が書き込まれることによって同時にリフレッシュされ
る。制御回路１１は、上記のようなリフレッシュモード
のときにはセンスアンプ２の活性化パルスを形成して、
上記ワード線の選択動作によって相補ビット線に読み出
された記憶情報を増幅し、もとのメモリセルにリライト
させるとともに、上記増幅された信号を高速メモリアレ
イ２に転送して３ＭＯＳ型メモリセルの情報記憶キャパ
シタのリフレッシュ動作も同時に行わせる。このよう
に、高速用メモリアレイを３ＭＯＳ型のダイナミック型
メモリセルを用いるのにもかかわらず、それについて特
別にリフレッシュ用の制御回路が不要にでき、実質的に
スタティック型ＲＡＭと同様に扱うことができる。

【００１９】読み出し動作のとき、高速メモリアレイの
ワード線選択回路としてのアドレスレジスタに記憶され
たアドレスと同じアドレス信号が入力されると、アドレ
スコンパレータが一致検出信号を形成して、それに対応
した読み出し用ワード線を選択状態にする。これによ
り、高速メモリアレイ３から情報記憶キャパシタに記憶
情報が、増幅ＭＯＳＦＥＴを通して出力される。これに
より、Ｙデコーダ９はラム選択動作を行い、Ｉ／Ｏバッ
ファ４を通してデータ端子Ｉ／Ｏから読み出し信号が直
ちに出力される。この結果、スタティック型ＲＡＭとほ
ぼ同様に高速な読み出しが可能にされる。

【００２０】ダイナミック型ＲＡＭにあっては、情報記
憶キャパシタに保持された電荷をビット線のプリチャー
ジ電荷とチャージシェアを生じさせて微小な読み出し電
圧を形成し、それを高感度のセンスアンプにより増幅す
るので読み出し動作に時間がかかる。これに対して、書
き込み動作のときには上記小さな容量値しか持たない情
報記憶キャパシタを充電又は放電させれば良いから極め
て単時間で行うことができる。この実施例では、上記の
ような高速メモリアレイ３に読み出すべきデータが存在
するときには、実質的にスタティック型ＲＡＭと同様な
読み出し動作によってデータの出力が行われるために高
速な読み出し動作が可能になる。

【００２１】読み出し動作のとき、高速メモリアレイの
ワード線選択回路としてのアドレスレジスタに記憶され
たアドレスと異なるアドレス信号が入力されると、アド
レスコンパレータが不一致検出信号を形成する。このと
きには、蓄積用メモリアレイのワード線が選択され、セ
ンスアンプ２によってその増幅動作が行われる。上記の
ようなセンスアンプ２の増幅時間を利用し、高速メモリ
アレイ３において最も優先順位の低い書き込みワード線
が選択され、上記センスアンプ２の増幅信号の書き込み
が行われ、次いで読み出し用のワード線も選択されて３
ＭＯＳ型メモリセルを増幅回路として動作させて、Ｙデ
コーダ９により選択されたカラムスイッチとＩ／Ｏバッ
ファ４を通してデータ端子Ｉ／Ｏから読み出し信号が出
力される。このようにして、蓄積用メモリアレイ１の読
み出し動作が行われる。

【００２２】この構成では、Ｙ系の出力経路を高速用メ
モリアレイ３と蓄積用メモリアレイ１と共通化すること
により回路の簡素化が可能になる。なお、上記のような
ワード線の選択動作に伴い、それに対応したアドレスレ
ジスタには上記蓄積用メモリアレイ１の選択ワード線に
対応したアドレス信号が書き込まれる。上記のような優
先順位の設定や判定は、制御回路により行うようにする
ことができる。

【００２３】上記のような優先順位の設定は、例えば次
のような構成により実現できる。高速メモリアレイの各
ワード線に対してレジスタ又はカウンタを設けておい
て、アドレスコンパレータにより一致検出信号が形成さ
れるとそのレジスタの内容を０にクリアし、不一致検出
信号により＋１のインクリメント動作行わせる。そし
て、全てが不一致のときには最も計数値の大きいものを
優先順位が低くなるようにする。計数値が同数のものが
複数存在するときには、物理的なワード線の位置情報に
より設定するようにすればよい。このように直前の使用
又は過去の使用頻度を考慮して高速メモリアレイ３のデ
ータを管理することにより、ヒット率を高めることがで
き、それに応じて実質的なメモリアクセスの高速化が可
能になる。

【００２４】図３には、この発明に係る半導体記憶装置
の一実施例の概略構成図が示されている。半導体チップ
の全体は、約１６Ｍビットのような記憶容量を持つメモ
リ部が１つの半導体チップに１６個設けられる。これに
より、半導体記憶装置全体では、１６Ｍビット×１６＝
２５６Ｍビットのような大記憶容量を持つようにされ
る。

【００２５】１つのメモリ部は、同図に代表として例示
的に示されているように、前記図１の実施例の蓄積用メ
モリアレイ１に対応した大容量メモリ部と、センスアン
プ部及び高速用メモリアレイ３に対応した３Ｔｒ（トラ
ンジスタ）ＤＲＡＭ部、Ｉ／Ｏバッファ部及びＹデコー
ダ部から構成される。

【００２６】大容量メモリ部は、１つのメモリセルが代
表として例示的に示されているように、一対の平行に延
長される相補データ線（相補ビット線）ＤＬ，／ＤＬの
一方とワード線ＷＬの交点にアドレス選択用ＭＯＳＦＥ
ＴＱ１と情報記憶用キャパシタＣＳからなる１ＭＯＳ型
メモリセルがマトリックス配置される。つまり、従来の
ダイナミック型ＲＡＭと同様なメモリアレイにより構成
される。

【００２７】上記一対の相補データ線ＤＬ，／ＤＬの微
小読み出し信号を増幅するセンスアンプＳＡに対して、
前記高速用メモリアレイ３を構成する書き込み用ＭＯＳ
ＦＥＴＱ２、情報記憶用キャパシタＣ１、読み出し用Ｍ
ＯＳＦＥＴＱ３及び増幅ＭＯＳＦＥＴＱ４からなる３Ｍ
ＯＳ型メモリセルが設けられる。

【００２８】この実施例では、大容量メモリ部からのデ
ータ書き込みと、３ＴｒＤＲＡＭ部の読み出しを同時に
可能にするために、データ線は書き込み用データ線ＷＤ
Ｌと読み出し用データ線ＲＤＬに分離される。すなわ
ち、大容量メモリ部のデータ線ＤＬと接続された書き込
み用データ線ＷＤＬは、書き込みワード線ＷＷにゲート
が接続された書き込みＭＯＳＦＥＴＱ２のドレインに接
続される。このＭＯＳＦＥＴＱ２のソースには、情報記
憶用キャパシタＣ１が設けられる。このキャパシタＣ１
の保持電圧は、増幅ＭＯＳＦＥＴＱ４のゲートに印加さ
れている。このＭＯＳＦＥＴＱ４のドレインは、読み出
しワード線ＲＷにゲートが接続された読み出しＭＯＳＦ
ＥＴＱ３が設けられて読み出しデータ線ＲＤＬに接続さ
れる。

【００２９】このようにデータ線ＷＤＬとＲＤＬの分離
によって、リフレッシュ動作と読み出し動作を同時並行
して行うようにすることができ、高速用メモリアレイに
データが存在することを条件にして、大容量メモリ部の
リフレッシュ動作に制限されることなく読み出し動作が
可能になる。

【００３０】上記高速用メモリアレイ３に対応した３Ｔ
ｒＤＲＡＭ部は、キャッシュメモリを構成する。例え
ば、１つのメモリ部において、２５６Ｋビットのような
記憶容量を持つようにされる。１つのメモリブロックが
約１６Ｍビットのような記憶容量を持つものであり、物
理的に１つのメモリアレイで１６Ｍビットもの記憶容量
を持つようにすると、１つのワード線に接続されるメモ
リセルの数が膨大となり、ワード線の選択動作を極端に
遅くする。そして、１本のデータ線又はビット線に接続
されるメモリセルの数も膨大となって、データ線又はビ
ット線の寄生容量がメモリセルの情報記憶キャパシタの
容量値に比べて膨大になり、実質的な情報読み出しが不
能にされる。

【００３１】そこで、物理的な１本のワード線に接続さ
れるメモリセルの数、データ線に接続されるメモリセル
の数は限られたものとなる。そのため、１６Ｍビットの
ような大記憶容量を持つ大容量メモリ部のメモリアレイ
は、実際には複数に分割されたメモリマット（又はメモ
リブロック）から構成される。

【００３２】したがって、同図に示されたセンスアンプ
ＳＡがそのまま高速用メモリアレイとしての３ＴｒＤＲ
ＡＭに接続されるのではなく、上記書き込みデータ線Ｗ
ＤＬが上記分割されたメモリマット又はメモリブロック
を接続するように構成され、センスアンプＳＡと同様な
増幅回路を通して３ＴｒＤＲＡＭに伝えられるのが実際
的である。

【００３３】図３において、１つの半導体チップ全体の
記憶容量が約１６Ｍビットのように比較的小さく、１つ
のメモリ部が約１Ｍビットのような記憶容量を持つ場合
等においては、大容量メモリ部のセンスアンプの信号を
そのまま３ＴｒＤＲＡＭの書き込みデータ線ＷＤＬに伝
えるようにすることがきる。このように、蓄積用メモリ
アレイとしての大容量メモリ部と高速用メモリアレイと
しての３ＴｒＤＲＡＭとの間のデータ転送は、その記憶
容量の規模に応じて種々の実施形態を採ることができる
ものである。

【００３４】図４には、この発明に係る半導体記憶装置
の一実施例の概略回路図が示されている。大容量メモリ
部のデータ線ＤＬと３ＴｒＤＲＡＭの書き込みデータ線
ＷＤＬと直結させると、大容量メモリ部の相補データ線
ＤＬと／ＤＬの容量バランスを崩したり、データ線ＤＬ
の寄生容量を増大させて大容量メモリ部のメモリセルか
らの読み出し信号を小さくしてしまう。この実施例で
は、容量カット用ＭＯＳＦＥＴＱ８とＱ９を設け、上記
大容量データ線ＤＬ，／ＤＬと、高速用メモリアレイと
しての３ＴｒＤＲＡＭの書き込み用データ線ＷＤＬ及び
／ＷＤＬを接続するようにしている。これらのＭＯＳＦ
ＥＴＱ８とＱ９のゲートは、転送信号ＴＲが供給され、
大容量メモリ部からのデータ転送と、書き込み動作とき
にオン状態にされる。

【００３５】高速用メモリアレイとしての３ＴｒＤＲＡ
Ｍでは、書き込み用データ線はＷＤＬ又は／ＷＤＬの一
方のみでよいが、同図の／ＷＤＬは書き込み経路用に設
けられている。すなわち、相補の入出力線ＩＯと／ＩＯ
に対して書き込み用のカラムスイッチＭＯＳＦＥＴＱ６
とＱ７を介して書き込み信号が書き込み用データ線ＷＤ
Ｌと／ＷＤＬに伝えられ、ＭＯＳＦＥＴＱ８とＱ９を介
して大容量メモリ部の相補データ線ＤＬと／ＤＬに伝え
られて書き込み動作が行われる。

【００３６】特に制限されないが、書き込み動作のとき
には、上記高速用メモリアレイとしての３ＴｒＤＲＡＭ
のワード線ＷＷ，ＲＷは共に非選択状態のままとされ
る。それ故、高速用メモリアレイをスルーして書き込み
信号が大容量メモリ部に伝えられるようにされる。ただ
し、アドレスレジスタに記憶されたワード線のアドレス
に書き込みが行われるときには、アドレスコンパレータ
が一致検出信号を形成して書き込み用ワード線ＷＷも選
択状態にすることによって、大容量メモリ部のメモリセ
ルへの書き込みデータと同じデータがキャパシタＣ１に
書き込まれる。

【００３７】読み出し動作のときには、読み出しデータ
線ＲＤＬが読み出し用のカラムスイッチＭＯＳＦＥＴＱ
６を通して反転の入出力線／ＩＯに伝えられる。この理
由は、前記のように増幅ＭＯＳＦＥＴＱ４によってキャ
パシタＣ１に蓄積された記憶レベルが反転させられて出
力させられることに対応している。

【００３８】この構成では、前記図１又は図３のＹデコ
ーダ９は、書き込み動作モードと読みは出し動作モード
に応じて、上記書き込み用カラムスイッチか読み出し用
のカラムスイッチかの選択信号を形成するようにされ
る。

【００３９】図２には、この発明に係る半導体記憶装置
の他の一実施例のブロック図が示されている。この実施
例では、蓄積用メモリアレイ１と高速用メモリアレイ３
のそれぞれに対応してＩ／Ｏバッファ４ａと４ｂと、Ｙ
デコーダ（ＹＤＥＣ）９ａと９ｂが設けられる。この構
成では、蓄積用メモリアレイに対する書き込みと読み出
しが専用のＩ／Ｏバッファ４ａを通して行われ、高速用
メモリアレイ３はＩ／Ｏバッファ４ｂを通して読み出し
専用に利用される。また、１４はアドレスバッファと前
記アドレスレジスタ及びアドレスコンパレータからなる
アドレス選択回路である。

【００４０】読み出し動作において、高速用メモリアレ
イに該当するデータが存在するときには、アドレスコン
パレータにより一致検出信号が形成されたワード線が選
択されて、高速用メモリアレイ３からの読み出し信号が
このときに活性化されるＹデコーダ９ｂにより形成され
る選択信号に従ってＩ／Ｏバッファ４ｂを通して出力さ
れる。高速用メモリアレイに該当するデータが存在しな
いときには、Ｙデコーダ９ａが活性化されて蓄積用メモ
リアレイ１から読み出し信号がＩ／Ｏバッファ４ａを通
して出力させられる。

【００４１】書き込み動作のときには、通常のＤＲＡＭ
と同様に蓄積用メモリアレイに書き込み動作が行われ
る。この場合、Ｙアドレス信号もＸアドレス信号と同時
に入力されているのでＹ系の選択動作も可能な限り早い
タイミングで行われるので蓄積用メモリアレイ１への書
き込み動作は極めて高速に行われる。

【００４２】上記書き込み動作において、蓄積用メモリ
アレイ１の書き込みが行われるワード線と同じアドレス
が高速用メモリアレイ３のワード線に割り当てられてい
る場合には、蓄積用メモリアレイのセンスアンプの増幅
動作をまって高速用メモリアレイ３側にデータの転送が
行われてることによって高速用メモリアレイ３に対する
書き込みが行われる。

【００４３】図５には、この発明に係る半導体記憶装置
の他の一実施例の概略回路図が示されている。この実施
例は、特に制限されないが、図４の実施例に対応した概
略回路図である。この実施例では、図４の実施例のよう
に大容量メモリ部に独自の入出力バッファを構成するカ
ラムスイッチや入出力線ＩＯと／ＩＯが設けられる。す
なわち、大容量メモリ部の例示的に示されている相補デ
ータ線ＤＬと／ＤＬは、カラムスイッチＭＯＳＦＥＴＱ
６とＱ７を介して入出力線ＩＯと／ＩＯに接続される。
これらのＭＯＳＦＥＴＱ６とＱ７のゲートには、図４の
Ｙデコーダ９ａにより形成されたＹ選択信号ＹＳが供給
される。

【００４４】上記のように蓄積用メモリアレイ１に対応
した大記憶容量メモリ部に独自の入出力回路が設けられ
ること対応して、高速用メモリアレイに対応した３Ｔｒ
ＤＲＡＭでは、書き込み用と読み出し用のデータ線がデ
ータ線ＲＷＤＬのように共通化することができる。ただ
し、大容量メモリ部のデータ線ＤＬの一方のみを３Ｔｒ
ＤＲＡＭの書き込みデータ線ＷＤＬと直結させると、大
容量メモリ部の相補データ線ＤＬと／ＤＬの容量バラン
スを崩したり、データ線ＤＬの寄生容量を増大させて大
容量メモリ部のメモリセルからの読み出し信号を小さく
してしまうので、この実施例では、容量カット用ＭＯＳ
ＦＥＴＱ８及びダミーのカットＭＯＳＦＥＴＱ９を設け
るようにしてる。これらのＭＯＳＦＥＴＱ８とＱ９のゲ
ートは、転送信号ＴＲが供給され、大容量メモリ部から
のデータ転送動作ときにオン状態にされる。

【００４５】上記のように３ＴｒＤＲＡＭにおいて、デ
ータ線ＲＷＤＬのように共通化すると、ワード線ＷＷと
ＲＷとは同時に選択しないような配慮が必要とされる。
すなわち、キャパシタＣ１への入力信号に対して、増幅
ＭＯＳＦＥＴＱ４のドレイン電圧が反転信号とされるか
ら、ワード線ＷＷとＲＷとを同時に選択すると、データ
破壊が生じてしまうからである。それ故、大容量メモリ
部のリフレッシュ動作を利用して、３ＴｒＤＲＡＭのリ
フレッシュを行うときには読み出し動作が許可されない
ようにする必要がある。

【００４６】前記のようにリフレッシュ動作のときにも
読み出し動作を行うようにするためには、図４と同様に
ＭＯＳＦＥＴＱ２とＱ３をそれぞれ書き込み用データ線
ＷＤＬと読み出し用データ線ＲＤＬに接続するようにす
ればよい。

【００４７】図６には、この発明に係る半導体記憶装置
の読み出し動作を説明するための概略タイミング図が示
されている。チップ選択信号／ＣＳをロウレベルにし
て、アドレス信号を入力して、目的のデータが高速用メ
モリアレイに存在するとき（ヒット）には、スタティッ
ク型ＲＡＭと同様にデータＤ１が直ちに出力される。例
えば、Ｙアドレスを代えて同じワード線が順次に読み出
すときには、図示しないＹアドレスの変化に対応してデ
ータＤ２、Ｄ３、Ｄ４・・・・のように最大１ワード線
分のデータを読み出すことができる。

【００４８】もしも、このような連続データの読み出し
の途中に、リフレッシュ制御回路により蓄積用メモリア
レイ側でリフレッシュが開始されたとしても、それに何
ら影響されることなく読み出し動作を継続することがで
きる。しかも、それと同時に現に読み出しを行っている
ワード線を含めて高速メモリアレイのリフレッシュ動作
も実施することができる。

【００４９】チップ選択信号／ＣＳをロウレベルにし
て、アドレス信号を入力して、目的のデータが高速用メ
モリアレイに存在しないとき（ミスヒット）には、通常
のダイナミック型ＲＡＭと同様に蓄積用メモリアレイの
選択動作が行われ、特に微小信号を増幅するセンスアン
プの増幅動作をまってデータＤ１が出力される。例え
ば、Ｙアドレスを代えて同じワード線が順次に読み出す
ときには、従来のカラムスタティックモードのように図
示しないＹアドレスの変化に対応してデータＤ２、Ｄ
３、Ｄ４・・・・の読み出しが可能にされる。

【００５０】図７には、この発明に係る半導体記憶装置
の書き込み動作を説明するための概略タイミング図が示
されている。チップ選択信号／ＣＳをロウレベルにし
て、アドレス信号を入力して、データを入力するとメモ
リセルの選択動作が行われて目的のメモリセルにデータ
の書き込みが行われる。ダイナミック型メモリセルでは
小さな容量のキャパシタを充電又は放電させるだけであ
るので、書き込み動作自体は極めて単時間で行うことが
できる。

【００５１】図８には、この発明に係る半導体記憶装置
を用いたコンピュータシステムにおけるメモリ（ＲＡ
Ｍ）部の一実施例の概略ブロック図が示されている。同
図（Ａ）は、ワークステーション等のような高性能のパ
ーソナルコンピュータシステムに向けられ、（Ｂ）には
一般的なパーソナルコンピュータシステムに向けられて
いる。

【００５２】（Ａ）においては、プロセッサは中央処理
装置ＣＰＵに第１（１st）のキャッシュメモリを内蔵し
たＲＩＳＣプロセッサが用いられる。これに対して、プ
ロセッサの外部に第２（２nd）キャッシュメモリが配置
され、Ｉ／Ｏコントローラを介してシステムバス上に設
けられた主メモリとして、前記実施例のように高速ＤＲ
ＡＭＭＡＴ（前記高速メモリアレイ）とストレージＭＡ
Ｔ（前記蓄積用メモリアレイ）からなるな高速ＤＲＡＭ
付ＤＲＡＭが用いられる。

【００５３】この構成では、まず内蔵キャッシュに目的
のアドレスのデータがあるときには、その読み出しが行
われる。上記内蔵キャッシュに目的のアドレスのデータ
が存在しないときには、外部に設けられた第２のキャッ
シュメモリがアクセスされてそこに上記のデータが存在
するときにはデータの読み出しが行われる。そして、第
２のキャッシュメモリにもデータが存在しないときに
は、Ｉ／Ｏコントローラを介してシステムバスをアクセ
スして主メモリとての高速ＤＲＡＭ付ＤＲＡＭをアクセ
スすることになる。

【００５４】高速ＤＲＡＭ付ＤＲＡＭは、前記のように
高速ＤＲＡＭＭＡＴに目的のデータがあるときにはそれ
を出力させ、目的のデータが無いときにはＤＲＡＭスト
レージＭＡＴのデータを出力させる。

【００５５】この構成では、みかけ上３階層にメモリが
構築されているが、主メモリとしてのＤＲＡＭに第３の
キャッシュメモリとなる高速ＤＲＡＭが設けられている
ので、実質的には４階層からなるメモリシステムにより
構成することができる。これにより、目的のデータの読
み出しを高速に行うようにすることができる。そして、
主メモリとしての高速ＤＲＡＭ付ＤＲＡＭは、リフレッ
シュ制御動作も含めて通常のＤＡＲＭと同様にメモリア
クセスすることができるのでシステムが複雑化されるこ
とはない。

【００５６】（Ｂ）では、プロセッサは中央処理装置Ｃ
ＰＵに第１（１st）のキャッシュメモリを内蔵したＲＩ
ＳＣプロセッサが用いられ、外部メモリとして前記実施
例のように高速ＤＲＡＭＭＡＴ（前記高速メモリアレ
イ）とストレージＭＡＴ（前記蓄積用メモリアレイ）か
らなるな高速ＤＲＡＭ付ＤＲＡＭが用いられる。この構
成により、前記同様に実質的に３階層のメモリシステム
が構築でき、高速なデータの読み出しが可能になり、簡
単なメモリシステムを用いたも、従来のワークステーシ
ョン並みの高性能が期待できる。

【００５７】なお、コンピュータシステムに必要なキー
ボードや、表示装置又はプリンタ等の入出力装置や、Ｒ
ＯＭ等の他の記憶装置や外部記憶装置は、この発明に直
接関係が無いので省略されている。

【００５８】図９には、この発明に係る半導体記憶装置
を用いたメモリシステムの他の一実施例のブロック図が
示されている。同図（Ｂ）には、前記実施例の半導体記
憶装置では、内部に制御回路ＣＮが設けられており、高
速用メモリアレイＭ１のアドレス管理を制御回路ＣＮが
行うので、プロセッサに直接接続してメモリシステムを
構成することができる。

【００５９】前記実施例において、高速メモリアレイＭ
１には固定のアドレスを割り当てるようにしてもよい。
この構成では、外部にアドレス変換を行う制御回路（Ｄ
ＲＡＭ ＣＯＮＴ）が設けられる。つまり、前記アドレ
スレジスタやアドレスコンパレータ及び優先順位を管理
する機能が上記制御回路に集約されて設けられる。これ
により、目的のデータが高速メモリアレイＭ１にあるか
否かを予め制御回路が判定する。

【００６０】制御回路において、高速メモリアレイに目
的のデータがあると判定されたなら、アドレス変換を行
って高速メモリアレイＭ１のみをアクセスして読み出し
を行うようにする。高速メモリアレイに目的のデータが
無いときには、そのアドレスにより蓄積メモリアレイＭ
２をアクセスして読み出しを行うようにするとともに、
そのときのデータをワード線単位で高速メモリアレイＭ
１側に転送し、制御回路側ではアドレスの書き替えを行
うようにする。

【００６１】（Ａ）の半導体記憶装置では、前記実施例
における蓄積用メモリアレイ１から高速用メモリアレイ
３へワード線単位でのデータ転送機能だけがそのまま生
かされ、アドレス選択動作は蓄積用メモリアレイと高速
用メモリアレイとが別々に行うようにされる。このよう
にすることによって、制御回路を半導体チップの外に置
く構成とすることによりチップサイズの小型化が可能に
なる。

【００６２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） １ＭＯＳ型メモリセルがマトリックス配置され
てなる蓄積用メモリアレイと、３ＭＯＳ型メモリセルが
マトリックス配置されてなる高速メモリアレイとを設
け、かかる高速メモリアレイの書き込み用と読み出し用
の選択ＭＯＳＦＥＴのゲートがそれぞれ接続される書き
込み用と読み出し用ワード線に割り当てられるＸアドレ
スを記憶するアドレス記憶回路及びアドレス記憶回路の
記憶情報と入力されたＸ系アドレス信号とを比較するア
ドレスコンパレータにより高速用メモリアレイのＸ系の
選択動作を行うようにし、読み出し動作において高速メ
モリアレイに記憶情報が存在するときにはかかる高速メ
モリアレイから読み出し信号を出力させ、蓄積用メモリ
アレイのリフレッシュ動作において高速メモリアレイに
同じ記憶情報を持つワード線が存在するとき蓄積用メモ
リアレイでのビット線増幅信号をワード線単位で高速メ
モリアレイに転送し高速メモリアレイのリフレッシュを
行うようにすることにより、簡単な構成によりダイナミ
ック型ＲＡＭにキャッシュ機能を持たせることができる
という効果が得られる。

【００６３】（２） 上記（１）により、キャッシュ機
能を実現するために３ＭＯＳ型メモリセルを用いている
ので高速用メモリアレイも高集積化でき、しかもそれに
対するリフレッシュを蓄積用メモリアレイのリフレッシ
ュ動作を利用することにより実質的に省略できるから、
キャッシュ機能を持つ半導体チップの高集積化が可能に
なるという効果が得られる。

【００６４】（３） 上記アドレスコンパレータの一致
信号により高速用メモリアレイの出力信号を出力回路を
通して出力させ、いずれも不一致のときに蓄積用メモリ
アレイからの出力信号を上記出力回路を通して出力させ
るとともに、予め決められて順位の書き込み用ワード線
を選択して上記出力信号をワード線単体で高速メモリア
レイに記憶させるとともに、それに対応したアドレス記
憶回路にそのアドレス信号を書き込むようにすることに
より、高速メモリアレイを効率的に使用できるという効
果が得られる。

【００６５】（４） 上記蓄積用メモリアレイと高速用
メモリアレイのＹ系選択回路は共通化し、高速用メモリ
アレイに目的のデータが存在しないとき上記予め決めら
れて順位の書き込み用ワード線を選択して上記蓄積用メ
モリアレイのセンスアンプの増幅信号をワード線単位で
高速用メモリアレイに記憶させた信号を、読み出し用ワ
ード線の選択動作によって増幅ＭＯＳＦＥＴを通して出
力させることにより、簡単な構成によりミスヒット時の
データ更新とデータ出力を同時に行わせることができる
という効果が得られる。

【００６６】（５） 上記蓄積用メモリアレイは、ビッ
ト線がセンスアンプに対して折り返して平行に延長され
る相補ビット線とされ、高速用メモリアレイにはかかる
相補ビット線のうち一方の信号を転送させることによっ
て、スタティック型メモリセルを用いた場合の約半分の
回路規模で高速用メモリアレイを構成することができる
という効果が得られる。

【００６７】（６） 上記高速用メモリアレイは、蓄積
用メモリアレイのビット線に対応した書き込み用ビット
線と、出力用ビット線とを分離して構成することによ
り、高速用メモリアレイの読み出し動作を、蓄積用メモ
リアレイのリフレッシュ動作に対応した高速用メモリア
レイのリフレッシュ動作に影響されずに行うようにする
ことができるという効果が得られる。

【００６８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、高速
用メモリアレイのワード線の選択動作は、アドレスレジ
スタとコンパレータによるものの他、アドレスデコーダ
とワードドライバからなる固定回路とし、入力されるア
ドレス信号をアドレス変換回路により変換して、高速用
メモリアレイのワード線のアドレスを実質的に変更させ
るようにしてもい。また、蓄積用メモリアレイの構成
は、その回路規模に応じて種々のメモリブロック又はメ
モリアレイに分割して構成することができる。

【００６９】シンクロナスＤＲＡＭのような機能を付加
するものであってもよい。すなわち、内部にアドレス発
生回路を設けておいて、連続したアドレスの読み出す動
作を行うときに、先頭アドレスを入力してシリアルクロ
ックを入力するだけで内部でアドレス信号を発生させて
連続アクセス動作を行うようにしてもよい。この発明
は、キャッシュ機能付の半導体記憶装置として広く利用
できる。

【００７０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、１ＭＯＳ型メモリセルがマ
トリックス配置されてなる蓄積用メモリアレイと、３Ｍ
ＯＳ型メモリセルがマトリックス配置されてなる高速メ
モリアレイとを設け、かかる高速メモリアレイの書き込
み用と読み出し用の選択ＭＯＳＦＥＴのゲートがそれぞ
れ接続される書き込み用と読み出し用ワード線に割り当
てられるＸアドレスを記憶するアドレス記憶回路及びア
ドレス記憶回路の記憶情報と入力されたＸ系アドレス信
号とを比較するアドレスコンパレータにより高速用メモ
リアレイのＸ系の選択動作を行うようにし、読み出し動
作において高速メモリアレイに記憶情報が存在するとき
にはかかる高速メモリアレイから読み出し信号を出力さ
せ、蓄積用メモリアレイのリフレッシュ動作において高
速メモリアレイに同じ記憶情報を持つワード線が存在す
るとき蓄積用メモリアレイでのビット線増幅信号をワー
ド線単位で高速メモリアレイに転送し高速メモリアレイ
のリフレッシュを行うようにすることにより、簡単な構
成によりダイナミック型ＲＡＭにキャッシュ機能を持た
せることができる。

【００７１】キャッシュ機能を実現するために３ＭＯＳ
型メモリセルを用いているので高速用メモリアレイも高
集積化でき、しかもそれに対するリフレッシュを蓄積用
メモリアレイのリフレッシュ動作を利用することにより
実質的に省略できるから、キャッシュ機能を持つ半導体
チップの高集積化が可能になる。

【００７２】上記アドレスコンパレータの一致信号によ
り高速用メモリアレイの出力信号を出力回路を通して出
力させ、いずれも不一致のときに蓄積用メモリアレイか
らの出力信号を上記出力回路を通して出力させるととも
に、予め決められて順位の書き込み用ワード線を選択し
て上記出力信号をワード線単体で高速メモリアレイに記
憶させるとともに、それに対応したアドレス記憶回路に
そのアドレス信号を書き込むようにすることにより、高
速メモリアレイを効率的に使用できる。

【００７３】上記蓄積用メモリアレイと高速用メモリア
レイのＹ系の選択回路は共通化し、高速用メモリアレイ
に目的のデータが存在しないとき上記予め決められて順
位の書き込み用ワード線を選択して上記蓄積用メモリア
レイのセンスアンプの増幅信号をワード線単位で高速用
メモリアレイに記憶させた信号を、読み出し用ワード線
の選択動作によって増幅ＭＯＳＦＥＴを通して出力させ
ることにより、簡単な構成によりミスヒット時のデータ
更新とデータ出力を同時に行わせることができる。

【００７４】上記蓄積用メモリアレイは、ビット線がセ
ンスアンプに対して折り返して平行に延長される相補ビ
ット線とされ、高速用メモリアレイにはかかる相補ビッ
ト線のうち一方の信号を転送させることによって、スタ
ティック型メモリセルを用いた場合の約半分の回路規模
で高速用メモリアレイを構成することができる。

【００７５】上記高速用メモリアレイは、蓄積用メモリ
アレイのビット線に対応した書き込み用ビット線と、出
力用ビット線とを分離して構成することにより、高速用
メモリアレイの読み出し動作を、蓄積用メモリアレイの
リフレッシュ動作に対応した高速用メモリアレイのリフ
レッシュ動作に影響されずに行うようにすることができ
る。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の一実施例を示
すブロック図である。

【図２】この発明に係る半導体記憶装置の他の一実施例
を示すブロック図である。

【図３】この発明に係る半導体記憶装置の一実施例を示
す概略構成図である。

【図４】この発明に係る半導体記憶装置の一実施例を示
す概略回路図である。

【図５】この発明に係る半導体記憶装置の他の一実施例
を示す概略回路図である。

【図６】この実施例の半導体記憶装置の読み出し動作を
説明するための概略タイミング図である。

【図７】この実施例の半導体記憶装置の書き込み動作を
説明するための概略タイミング図である。

【図８】この発明に係る半導体記憶装置を用いたコンピ
ュータシステムにおけるメモリ部の一実施例を示す概略
ブロック図である。

【図９】この発明に係る半導体記憶装置を用いたメモリ
システムの他の一実施例を示すブロック図である。

【符号の説明】

１…蓄積用メモリアレイ、２…センスアンプ、３…蓄積
用メモリアレイ、４，４ａ，４ｂ…入出力バッファ、５
…Ｘデコーダ兼ワードドライバ、６…Ｘアドレスバッフ
ァ、７…ワードドライバ、８…アドレスレジスタ／アド
レスコンパレータ、９，９ａ，９ｂ…Ｙデコーダ、１０
…Ｙアドレスバッファ、１１…制御回路、１２…リフレ
ッシュ制御回路、１３…タイマー回路、１４…アドレス
選択回路、Ｑ１〜Ｑ９…ＭＯＳＦＥＴ、ＣＳ，Ｃ１…キ
ャパシタ、ＤＬ，／ＤＬ…相補データ線（ビット線）Ｗ
ＤＬ…書き込みデータ線、ＲＷＬ…読み出しデータ線、
ＷＷ…書き込みワード線、ＲＷ…読み出しワード線。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ワード線とビット線との交点に情報記憶
   用キャパシタとアドレス選択用ＭＯＳＦＥＴからなるメ
   モリセルがマトリックス配置されてなる蓄積用メモリア
   レイと、かかる蓄積用メモリアレイに対応して設けられ
   たアドレス選択回路と、上記メモリアレイのデータ線の
   増幅信号が書き込み用ワード線にゲートが接続された選
   択ＭＯＳＦＥＴを通して伝えられる情報記憶用キャパシ
   タ、上記キャパシタの保持電圧がゲートに伝えられる増
   幅ＭＯＳＦＥＴ、上記増幅ＭＯＳＦＥＴの出力信号を出
   力させる読み出し用ワード線にゲートが接続された選択
   ＭＯＳＦＥＴからなるメモリセルがマトリックス配置さ
   れた高速メモリアレイと、上記高速メモリアレイのワー
   ド線に割り当てられるＸアドレスを記憶するアドレス記
   憶回路と、上記アドレス記憶回路の記憶情報と入力され
   たＸ系アドレス信号とを比較するアドレスコンパレータ
   と、上記アドレスコンパレータの一致信号により対応す
   るワード線の選択信号を形成するワード線選択回路とを
   含み、読み出し動作において高速メモリアレイに記憶情
   報が存在するとき高速メモリアレイから読み出し信号を
   出力させ、蓄積用メモリアレイのリフレッシュ動作にお
   いて高速メモリアレイに同じ記憶情報を持つワード線が
   存在するとき蓄積用メモリアレイでのビット線増幅信号
   をワード線単位で高速メモリアレイに転送し高速メモリ
   アレイのリフレッシュを行うことを特徴とする半導体記
   憶装置。
2. 【請求項２】 上記アドレスコンパレータの出力信号
   は、内部制御回路に伝えられ、一致信号により高速メモ
   リアレイの出力信号を出力回路を通して出力させ、いず
   れも不一致のときに蓄積用メモリアレイからの出力信号
   を上記出力回路を通して出力させるとともに、予め決め
   られて順位の書き込み用ワード線を選択して上記出力信
   号をワード線単位で高速用メモリアレイに記憶させると
   ともに、それに対応したアドレス記憶回路にそのアドレ
   ス信号を書き込むようにするものであることを特徴とす
   る請求項１の半導体記憶装置。
3. 【請求項３】 上記蓄積用メモリアレイと高速用メモリ
   アレイのＹ系選択回路は共通化され、上記高速用メモリ
   アレイに目的のデータが存在しないとき予め決められて
   順位の書き込み用ワード線を選択して上記蓄積用メモリ
   アレイのセンスアンプの増幅信号をワード線単位で高速
   用メモリアレイに書き込んだ信号が、読み出し用ワード
   線の選択動作によって増幅ＭＯＳＦＥＴを通して出力さ
   せられるものであることを特徴とする請求項２の半導体
   記憶装置。
4. 【請求項４】 上記蓄積用メモリアレイは、ビット線が
   センスアンプに対して折り返して平行に延長される相補
   ビット線とされ、高速用メモリアレイにはかかる相補ビ
   ット線のうち一方の信号が転送させられるものであるこ
   とを特徴とする請求項１、請求項２又は請求項３の半導
   体記憶装置。
5. 【請求項５】 上記高速用メモリアレイは、蓄積用メモ
   リアレイのビット線と一体的に構成された書き込み用ビ
   ット線と、出力用ビット線とが分離して構成されるもの
   であることを特徴とする請求項１、請求項２、請求項３
   又は請求項４の半導体記憶装置。