JP2009187658A - 半導体集積回路装置 - Google Patents

Abstract

【課題】相変化素子の特性の変化によるデータ信頼性の低下を防止し、データ書き込みの安定化を実現する。
【解決手段】メモリセルアレイ１７ａは、データを記憶しているメモリセル（第１メモリセル）ＭＣとリフレッシュ時に一旦データを保持するためのリフレッシュ時データ用退避メモリセル（第２メモリセル）ＲＭＣとが含まれる。第１メモリセルは複数の第１ワード線と、複数の第１ワード線と交差する複数の第１ビット線の交点に配置され、第２メモリセルは第１ワード線と平行して配置される第２ワード線と複数の第１ビット線との交点に配置される。
【選択図】図２１

Description

本発明は、半導体集積回路装置におけるデータ書き込み技術に関し、特に、相変化抵抗を利用した半導体メモリにおけるデータ書き込みの安定化に適用して有効な技術に関するものである。

高速で高集積な不揮発性メモリを目指して、相変化メモリの開発が進められている。

この相変化メモリでは、カルコゲナイド材料と呼ばれる相変化材料が、状態により抵抗が異なることを利用して、情報を記憶する。

相変化抵抗の書き換えは、電流を流して発熱させることにより、状態を変化させて行う。セット動作とも呼ばれる低抵抗化は、比較的低温に十分な期間保つことにより、相変化材料を読出し動作は、相変化抵抗の状態を変化させない範囲で電流を流して行う（非特許文献１参照）。

また、アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイシズ・ミーティング、テクニカル・ダイジェスト（非特許文献２参照）には、相変化抵抗の特性について述べられている。

さらに、ノンボラタイル・セミコンダクタ・メモリ・ワークショップ、ダイジェスト・オブ・テクニカル・ペーパーズ（非特許文献３参照）には、相変化抵抗とＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにより構成されたメモリセルについて述べられている。

これらの文献で、高速なＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に留まらず、不揮発性のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の可能性も述べられており、ＲＯＭとＲＡＭの機能を併せ持つ統合型メモリの実現も言及されている。

同様な高速不揮発性メモリとして、ＦｅＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）やＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）も開発されている。ＦｅＲＡＭは、強誘電体キャパシタの面積を小さくすることが難しく、セル面積を小さくすることが困難である。また、ＭＲＡＭは、磁気抵抗の変化率が小さいため、読み出し信号量が小さく高速読み出し動作が困難である。

一方、相変化メモリは、相変化抵抗の電極面積が小さい方が、小さな電力で相変化抵抗を相変化させられるため、スケーリングが容易である。また、相変化抵抗は、ＭＲＡＭの磁気抵抗に比べて、大きく変化するため、高速な読み出し動作が実現できる。これらの理由から、相変化メモリによる高速不揮発性メモリの実現が期待されている。

２００２ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．２０２−２０３． ２００２ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐｐ．９２３−９２６． ２００３ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ９１−９２．

ところが、上記のような相変化メモリでは、次のような問題点があることが本発明者により見い出された。

すなわち、相変化メモリでは、書き込み時間の確保が課題となっている。前述のように、相変化メモリでは、ジュール熱による発熱で起こる相変化を情報記憶に利用している。低抵抗化するためには、比較的長い時間、たとえば、２０ｎｓ程度、相変化抵抗に電流を流し続ける必要がある。また、高抵抗化した直後は、高温状態から定常状態に落ち着くまで十分長い時間、たとえば、２０ｎｓ程度、待機しておく必要がある。

一方、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ ＲＡＭ）のスペックでは、読み出し、書き込みサイクルに１０ｎｓ以下での動作が必要となる。そのため、一般的なＤＲＡＭメモリセルに相変化抵抗を用いたメモリセルアレイに置き換えただけでは、相変化メモリの動作上の課題を満足することはできないという問題がある。

本発明の目的は、短い動作サイクル時間で、相変化メモリの安定動作を可能とし、高集積な高速不揮発性メモリを実現することのできる技術を提供することにある。

また、本発明の他の目的は、高速動作を実現した場合に、相変化素子の特性の変化によるデータ信頼性の低下を防止することのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体集積回路装置は、複数のワード線と、該複数のワード線と交差する複数のビット線と、複数のワード線と複数のビット線との所望の交点に配置された多数のメモリセルと、複数のビット線のそれぞれに接続されたセンスアンプと、該センスアンプに接続され、複数のビット線のそれぞれに接続されたメモリセルに第１情報を書き込む第１ライトドライバとを有し、該複数の第１ライトドライバがセンスアンプへのデータ入力サイクル毎に活性化されるものである。

また、本願のその他の発明の概要を簡単に示す。

本発明による半導体集積回路装置は、複数の第１ワード線と、該複数の第１ワード線と交差する複数の第１ビット線と、複数の第１ワード線と複数の第１ビット線との所望の交点に配置された多数の第１メモリセルとを含むメモリセルアレイとを備え、該メモリセルアレイは、第１ワード線と平行して配置される第２ワード線と、該第２ワード線と複数の第１ビット線との所望の交点に配置された多数の第２メモリセルとを有し、第２メモリセルは、一時的に第１ワード線上の第１メモリセルのデータを保持するものである。

さらに、本発明による半導体集積回路装置は、複数の第１ワード線と、該複数の第１ワード線と交差する複数の第１ビット線と、複数の第１ワード線と複数の第１ビット線との所望の交点に配置された多数の第１メモリセルとを含むメモリセルアレイとを備え、該メモリセルアレイは、第１ビット線と平行して配置される第２ビット線と、複数の第１ワード線と複数の第２ビット線との所望の交点に配置された多数の第２メモリセルとを有し、該第２メモリセルには、複数の第１メモリセルのデータから生成される第１チェックビットデータが書き込まれているものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

相変化素子をメモリセルに用いた半導体集積回路装置において、安定した書き込み動作を実現しながら、既存のＳＤＲＡＭと同等程度のスペックを実現することができる。

本発明の実施の形態１による不揮発性メモリのブロック図である。 図１の不揮発性メモリに設けられたメモリセルアレイの構成例を示した回路図である。 図２のメモリセルアレイに設けられたメモリセルの構成図である。 図１の不揮発性メモリに設けられたカラムセレクタの回路図である。 図４のカラムセレクタに設けられたプリチャージ回路の一例を示す回路図である。 図４のカラムセレクタに設けられたセンスアンプの一例を示す回路図である。 図４のカラムセレクタに設けられたライトドライバの一例を示す回路図である。 図１の不揮発性メモリにおける書き込み動作のタイミングチャートである。 図１の不揮発性メモリにおける読み出し動作のタイミングチャートである。 図１の不揮発性メモリにおける書き込み動作の他の例を示すタイミングチャートである。 図１の不揮発性メモリにおける読み出し動作の他の例を示すタイミングチャートである。 本発明の実施の形態２による不揮発性メモリに設けられたカラムセレクタの回路図である。 図１２のカラムセレクタに設けられたライトドライバの回路図である。 本発明の実施の形態２による不揮発性メモリによる書き込み動作の一例を示すタイミングチャートである。 本発明の実施の形態２による不揮発性メモリによる書き込み動作の他の例を示すタイミングチャートである。 本発明の実施の形態３による不揮発性メモリに設けられたカラムセレクタの回路図である。 図１６のカラムセレクタに設けられたライトドライバの回路図である。 本発明の実施の形態３による不揮発性メモリにおける書き込み動作の一例を示すタイミングチャートである。 図１６のカラムセレクタにおける他の例を示す回路図である。 本発明の実施の形態３によるリフレッシュ動作機能がついた不揮発性メモリの一例を示すブロック図である。 図２０の不揮発性メモリにおけるメモリセルの一例を示す構成図である。 本発明の実施の形態３によるデータの修正機能が付加された不揮発性メモリの一例を示すブロック図である。 図２２の不揮発性メモリにおけるメモリセルアレイの一例を示す回路図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

また、実施の形態を説明するための図において、各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳ）トランジスタなどの集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。図面で、ＰチャネルＭＯＳトランジスタには、ボディに矢印の記号を付すことで、ＮチャネルＭＯＳトランジスタと区別することとする。図面には、ＭＯＳトランジスタの基板電位の接続は特に明記しないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。また、特に断りのない場合、信号のローレベルを’０’、ハイレベルを’１’とする。

（実施の形態１）
図１は、本発明の実施の形態１による不揮発性メモリのブロック図、図２は、図１の不揮発性メモリに設けられたメモリセルアレイの構成例を示した回路図、図３は、図２のメモリセルアレイに設けられたメモリセルの構成図、図４は、図１の不揮発性メモリに設けられたカラムセレクタの回路図、図５は、図４のカラムセレクタに設けられたプリチャージ回路の一例を示す回路図、図６は、図４のカラムセレクタに設けられたセンスアンプの一例を示す回路図、図７は、図４のカラムセレクタに設けられたライトドライバの一例を示す回路図、図８は、図１の不揮発性メモリにおける書き込み動作のタイミングチャート、図９は、図１の不揮発性メモリにおける読み出し動作のタイミングチャート、図１０は、図１の不揮発性メモリにおける書き込み動作の他の例を示すタイミングチャート、図１１は、図１の不揮発性メモリにおける読み出し動作の他の例を示すタイミングチャートである。

本実施の形態において、不揮発性メモリ（半導体集積回路装置）１は、相変化素子をメモリセルに用いたＳＤＲＡＭインターフェースを有するメモリである。

この不揮発性メモリ１は、カラムセレクタ１２内にメモリセルへの書き込み電圧と書き込み時間、および書き込みタイミングを制御するライトデータコントロール１３を含み、高抵抗化をカラムサイクル毎に、低抵抗化をプリチャージコマンドが入力された後に行うことが特徴である。

不揮発性メモリ１は、図１に示すように、アドレスバッファ２、タイミング生成回路３、バンクセレクタ４、ロウアドレスバッファ５、カラムアドレスバッファ６、モードレジスタ７は、カラムアドレスカウンタ８、ロウデコーダ９、ワードドライバ１０、カラムデコーダ１１、カラムセレクタ１２、ライトデータコントロール１３、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）コントロール１４、出力バッファ１５、入力バッファ１６、およびメモリセルアレイ１７から構成されている。この図１では、簡単化のため、欠陥救済回路や内部電源発生回路などは省略している。

アドレスバッファ２は、外部より入力されたアドレスを一時的に保持する。タイミング生成回路３は、外部よりコマンドピンや一部のアドレスピンに入力されたコマンドに従って、チップ全体に制御信号を送る。バンクセレクタ４は、入力されたアドレスＡｄｄにしたがって特定のバンクを選択する。

ロウアドレスバッファ５は、Ｘアドレスとして入力されたアドレスＡｄｄを一時的に保持する。カラムアドレスバッファ６は、Ｙアドレスとして入力されたアドレスＡｄｄを一時的に保持する。

モードレジスタ７は、カラムアクセスでリード・ライト・バースト動作を制御する。カラムアドレスカウンタ８は、バースト動作の時のアドレスを内部で生成する。ロウデコーダ９は、入力されたＸアドレスにしたがって、サブアレイ、ならびにワード線を選択するための選択信号を生成し、それらの信号に従ってセンスアンプなどの回路ブロックを制御する。

ワードドライバ１０は、ロウデコーダ９から出力された選択信号に従って、特定のワード線を選択する。カラムデコーダ１１は、入力されたＹアドレスにしたがって入出力するデータを選択するための信号や書き込みを制御するための信号を出力する。

カラムセレクタ１２は、カラムデコーダ１１から出力された選択信号に従って、メモリセルアレイ１７外部へと出力するデータを選択する。ライトデータコントロール１３は、カラムセレクタ１２内に配置され、外部から入力されたデータを該カラムセレクタ１２内の書き込みデータにしたがってメモリセルアレイ１７への書き込み動作を行う。

Ｉ／Ｏコントロール１４は、メモリセルアレイ１７から出力されたデータをチップ外部へ出力する順番や、チップ外部から入力されたデータをメモリセルアレイへ書きこむ動作を制御する。出力バッファ１５は、Ｉ／Ｏコントロール１４から送られてきたデータをチップ外部に出力する。

入力バッファ１６は、外部から入力されたデータを一時的に保持し、タイミング生成回路３によって制御されてメモリセルアレイ１７に書き込むＩ／Ｏコントロール１４に送る。メモリセルアレイ１７は、情報を記憶するメモリセルＭＣがアレイ状に配置されている。

図２は、メモリセルアレイ１７の構成例を示した図である。

メモリセルアレイ１７は、ワードドライバ１０に接続されたワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・と、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３・・・とそれぞれ所望の交点にあるメモリセルＭＣとを含む構成からなる。

また、ソース線ＳＬ０１，ＳＬ２３，・・・が設けられ、読み出し、書き込み、待機時で制御される制御線、もしくは、特定の電位たとえば、グランドレベル（基準電位）ＶＳＳに接続される。ソース線は、メモリセルアレイ１７で共通のプレートとすることで構造を簡素化できる。ここで、ビット線はデータ線とも呼ばれている。

各メモリセルＭＣは、図３に示すように、相変化抵抗ＰＣＲとメモリセルトランジスタＭＴとにより構成されている。相変化抵抗ＲＰＣの一端はビット線に接続され、他端はメモリセルトランジスタＭＴの一方の接続部に接続される。

相変化抵抗ＲＰＣは、たとえば、ゲルマニウム、アンチモン、テルルなどを含有したカルコゲナイド材料からなる。メモリセルトランジスタＭＴの他方の接続部には、ソース線に接続されており、該メモリセルトランジスタＭＴのゲートはワード線に接続される。

また、メモリセルＭＣ内の構成として、図３（ｂ）のように図３（ａ）のメモリセルトランジスタＭＴと相変化抵抗ＰＣＲとを入れ替えた構成でもあってもかまわない。

この構成では、ライト動作などでビット線を駆動しても、ワード線を非選択状態にしておくことでビット線から相変化抵抗にＡＣ（交流）的な電流が流れることを防止できる利点である。また、ビット線ＢＬから相変化素子を介さずに拡散層容量が見えるため、データパターン依存性がないのも利点である。

ここでは簡単のため示していないが、必要に応じて読み出し時の参照信号を発生させるためのダミーセルも設けられる。また、ここでは、メモリセルトランジスタとしてＮチャネルＭＯＳトランジスタを示しているが、ＰチャネルＭＯＳトランジスタやバイポーラトランジスタの使用も可能である。ただし、高集積化の観点からＭＯＳトランジスタが望ましく、ＰチャネルＭＯＳトランジスタに比べてオン状態でのチャネル抵抗の小さいＮチャネルＭＯＳトランジスタが好適である。

図４は、カラムセレクタ１２の一例を示す回路図である。この図４においては、カラムセレクタ１２の一部分を示したものである。

カラムセレクタ１２は、ビット線ＢＬ０，ＢＬ１，ＢＬ２，・・・にそれぞれに接続されるセンスアンプブロックＳＡＢとそれぞれのセンスアンプブロックＳＡＢにわたって配置されるライトデータコントロール１３とを含んでいる。

センスアンプブロックＳＡＢは、ビット線を所望の期間、所望のレベルに設定するプリチャージ回路ＰＣと、ライトデータコントロール１３に含まれ、ライトデータにしたがって、メモリセルＭＣにデータを書き込むためにビット線ＢＬ０，ＢＬ１，ＢＬ２，・・・を駆動するライトドライバ（第１ライトドライバ、第２ライトドライバ、第２データ保持回路）ＷＤと、メモリセルＭＣから読み出した微小信号を増幅するためのセンスアンプ（第１データ保持回路）ＳＡとからなる。

図５は、センスアンプブロックＳＡＢにおけるプリチャージ回路ＰＣの構成例を示す回路である。

プリチャージ回路ＰＣは、ビット線ＢＬをロウデコーダ９から出力されるプリチャージ信号ＲＰによってスタンバイ状態はプリチャージレベルＶＲに設定し、アクティブ状態で読み出し期間と書き込み期間以外のアクティブスタンバイ状態には、ロウデコーダ９から出力されるアクティブスタンバイプリチャージ信号ＲＰ２とカラムデコーダ１１から出力されるライトイネーブル信号Ｗによってメモリセルのソース線と同電位（図５では、グランドレベルＶＳＳ）に設定する。

ライトデータコントロール１３に配置されるライトドライバＷＤは、センスアンプブロックＳＡＢ毎に配置され、ライトデータに従ってメモリセルＭＣに書き込むために必要な電圧をビット線に印加する。

図６は、センスアンプＳＡの構成例を示した回路図である。

この図６では、センスアンプＳＡ内のビット線ＢＬＩ、および出力ノードＳＡＯｔ／ｂのプリチャージ回路は省略しているが、待機時に所望のレベルに設定するスイッチを接続している。

センスアンプＳＡでは、センスアンプブロックＳＡＢ内のビット線ＢＬＩをゲートに受けるトランジスタＴ１と、リファレンスレベルＶＲＥＦをゲートに受けるトランジスタＴ２が対となり、ＮチャネルＭＯＳのトランジスタＮＴ０，ＮＴ１のソースにそれぞれ入力される。

ＰチャネルＭＯＳのトランジスタＰＴ０，ＰＴ１とＮチャネルＭＯＳのトランジスタＮＴ０，ＮＴ１とはクロスカップル型のアンプを構成しており、トランジスタＮＴ１とトランジスタＰＴ１とのドレイン側が出力ノードＳＡＯｂにそれぞれ接続されている。

また、トランジスタＮＴ０とトランジスタＰＴ０とのドレイン側が出力ノードＳＡＯｔにそれぞれ接続されており、センスアンプソースノードＳＡＮをグランドレベルＶＳＳに駆動することで、ビット線ＢＬＩとリファレンスレベルＶＲＥＦとの間の微小信号をクロスカップルで増幅して出力ノードＳＡＯｔ／ｂに電源振幅を有する信号を出力する。

ここで、プリチャージ回路ＰＣ、ライトドライバＷＤ、センスアンプＳＡの回路構成は、本構成に限定されるものではなく、同様の機能を有する回路構成であれば異なる構成でもかまわない。

たとえば、本構成ではリファレンスレベルＶＲＥＦを複数のセンスアンプで共通にしているが、それぞれのリファレンスレベルをそれぞれ別のダミーセルなどで生成するようにしてもよい。

図７は、ライトドライバＷＤの一例を示す回路図である。

ＰチャネルＭＯＳのトランジスタＭＰＨは、センスアンプ出力ノードＳＡＯｂが’０’状態の時にオンし、ライトイネーブル信号ＷでＰチャネルＭＯＳのトランジスタＭＰＨ２が活性化状態になると高抵抗電圧ＶＷＨをビット線ＢＬに供給する。

また、ＰチャネルＭＯＳのトランジスタＭＰＬ１は、センスアンプ出力ノードＳＡＯｔが’０’状態の時にライトイネーブル信号Ｗによって、ゲートレベルをグランドレベルＶＳＳに設定され、アクティブスタンバイプリチャージ信号ＲＰ２によってＰチャネルＭＯＳのトランジスタＭＰＬ２が活性化状態になると低抵抗電圧ＶＷＬをビット線ＢＬに供給する。

２つのインバータＩＮＶ０，ＩＮＶ１はラッチを構成しており、書き込み選択が起こった際に、センスアンプ出力ノードＳＡＯｂのデータをラッチし、該センスアンプ出力ノードＳＡＯｂのデータに従って、低抵抗化電圧供給用であるＰチャネルＭＯＳのトランジスタＭＰＬのゲートレベルを設定する。このラッチは、プリチャージ信号ＲＰによって、初期化される。ライトドライバＷＤの回路構成は、本構成に限定されるものではなく、同様の機能を有する回路構成であれば異なる構成でもかまわない。

次に、本実施の形態１における不揮発性メモリ１の動作について説明する。

不揮発性メモリ１においては、アドレスＡｄｄとコマンド入力ピンに入力される信号の組み合わせにより、内部動作が決まる。通常、ＳＤＲＡＭでは、アドレスは、ロウアドレスとカラムアドレスに分割して入力される。

まず、アクティベートコマンドが、バンクアドレスとロウアドレスと一緒に入力される。バンクアドレスは、バンクセレクタ４に送られ、チップ内の特定のバンクを活性化する。同時に入力されるアドレスは、アドレスバッファ２からロウアドレスバッファ５、そして、ロウデコーダ９に送られ、特定のワード線を選択するための選択信号を生成する。

その後、ワードドライバ１０において、入力されたアドレスに対応したワード線が選択される。ワード線が選択されるとカラムセレクタ１２内のセンスアンプＳＡにメモリセルＭＣのデータが読み出される。

ロウアドレスが入力されてからスペックで規定される期間以上を経た後、リード・ライトなどのコマンドと一緒に、カラムアドレスがアドレスバッファ２に入力される。入力されたアドレスは、アドレスバッファ２からカラムアドレスバッファ６に送られ、カラムデコーダ１１にて、特定のアドレスのセンスアンプを選択するためのカラム選択線を出力する。

カラム動作では、１回のアドレス入力に対して、複数回のデータの入出力を行う場合がある。そのためにカラムアドレスカウンタ８において、モードレジスタ７によって規定された順番で初期入力アドレスから順々にアドレスを生成し、生成したアドレスは、カラムデコーダ１１に送られる。

リードのコマンドと一緒にカラムアドレスが入力された場合、カラムデコーダ１１の出力したカラム選択線によって選択されるアドレスのセンスアンプＳＡのデータは、カラムセレクタ１２からＩ／Ｏコントロール１４に送られる。ここで、出力データの選択を行い出力バッファ１５から入出力ピンＤＱに出力される。

ライトのコマンドと一緒にカラムアドレスが入力された場合、コマンド・アドレスと同時、あるいは、特定の期間経過後に入出力ピンＤＱにデータが入力される。入力されたデータは、入力バッファ１６からＩ／Ｏコントロール１４に送られる。

Ｉ／Ｏコントロール１４では、書き込みデータの書き込み順やデータマスク処理などを行い、書き込みデータをカラムセレクタ１２に送る。ここで、カラムセレクタ１２から出力されたカラム選択信号により、データを書き込むセンスアンプＳＡが選択され、該センスアンプＳＡに書き込まれたデータにしたがって、ライトデータコントロールにおいて、メモリセルＭＣへの書き込み動作を行う。

ライトデータコントロール１３では、相変化素子を高抵抗化（第１情報）する場合と低抵抗化（第２情報）する場合でビット線に印加する電圧と印加している期間を制御する。

次に、プリチャージコマンドが入力されると、ライトデータコントロール１３での書き込み動作が完了するまで待った後、ワードドライバ１０では、ワード線の非活性化が行われ、メモリセルアレイ１７内のビット線がプリチャージされ、次のサイクルの準備が行われる。

次に、図８のタイミングチャートを用いて、ワードドライバ１０、メモリセルアレイ１７、およびカラムセレクタ１２の動作について説明する。

図８においては、上方から下方にかけて、クロック信号ＣＬＫ、コマンドＣＭＤ、ロウデコーダ９から出力されるプリチャージ信号ＲＰ、ワード線ＷＬ、ビット線分離信号ＲＴＧ、カラム選択線Ｃ０１，Ｃ２３、ライトイネーブル信号Ｗ０１，Ｗ２３、アクティブスタンバイプリチャージ信号ＲＰ２、センスアンプソースノードＳＡＮ、ビット線ＢＬ１〜ＢＬ３、出力ノードＳＡＯｔ０，ＳＡＯｂ０，ＳＡＯｔ１，ＳＡＯｂ１、およびデータ入出力ピンＤＱにおけるそれぞれの信号タイミングを示している。また、図８は、主なアレイ制御信号のみ表示し、そのほかの信号については、省略する。

まず、クロック信号ＣＬＫに同期して、コマンドピンの組み合わせによってアクトコマンドＡＣＴが入力される。これに従って、メモリセルアレイ１７では、ビット線ＢＬ０，ＢＬ１，・・・のプリチャージが終了する。

続いて、コマンドと一緒に入力されるアドレスをロウアドレスデコーダ９によってデコードされ、ワードドライバ１０により複数のワード線から対応したワード線ＷＬが選択される。

所望のプリチャージレベルＶＲにプリチャージされていたビット線ＢＬ０，ＢＬ１，・・・は、選択されたメモリセルＭＣ内の相変化抵抗ＰＣＲの抵抗の大きさに従って流れる電流により、放電され電位が低下する。

このとき、相変化抵抗ＰＣＲの抵抗が高いときつまり、相変化素子がアモルファス状態では、ビット線ＢＬレベルがあまり低下しない。一方、相変化抵抗ＰＣＲが低抵抗状態、つまり、相変化素子が結晶化状態では、ビット線ＢＬレベルが急激に低下する。

ビット線分離信号ＲＴＧをゲートに受けるトランジスタは、メモリセルアレイ１７側のビット線ＢＬへの電荷注入量を制限し、電荷転送アンプを構成している。これによって、メモリセルアレイ１７側のビット線ＢＬで微小な信号でもセンスアンプＳＡ内のビット線ＢＬＩには大きな信号量が発生する。

一定時間の後、ビット線ＢＬ０，ＢＬ１，・・・とセンスアンプＳＡ内ビット線ＢＬＩ０，ＢＬＩ１，・・・がビット線分離信号ＲＴＧによって分離される。その後、センスアンプソースノードＳＡＮをグランドレベルＶＳＳに駆動することで、センスアンプＳＡが活性化され、微小な読み出し信号を電源電圧振幅まで増幅して出力ノードＳＡＯｔ／ｂ１に出力する。

この後、アクティブ期間のアクティブスタンバイプリチャージ信号ＲＰ２を活性化レベルに遷移させて、ビット線ＢＬ０，ＢＬ１・・・をメモリセルＭＣのソース線ＳＬと同電位、ここでは、グランドレベルＶＳＳに設定する。ここまでが、カラムアクセス前に行われる一連のシーケンスである。

次に、カラムアクセスで書き込み動作が行われる場合について説明する。図８では、カラムアクセスで、たとえば書き込みコマンドＷＲＩＴが入力された場合を示している。

アクトコマンドから所定の期間、図では、期間ｔＲＣＤ経たのち、ライトコマンドＷＲＩＴが入力されている。コマンドと同時、あるいは、あらかじめ決められたクロック後に書き込みデータがデータ入出力ピンＤＱに入力される。

本図では、外部入出力方式として、外部クロック信号ＣＬＫの立ち上がりにあわせて出力するシングルデータレート（ＳＤＲ）方式で示しているが、外部クロック信号ＣＬＫの立ち上がりと立ち下りにあわせて出力するダブルデータレート（ＤＤＲ）にも適用することができる。

コマンドと同時に入力される書き込みアドレスに従って、カラム選択線、たとえばカラム選択線Ｃ０１が活性化され、Ｉ／Ｏコントロール部１４からＩ／Ｏ線を通って、センスアンプ出力ノードＳＡＯｔ／ｂにデータが書き込まれる。

図では、出力ノードＳＡＯｔ０，ＳＡＯｂ１に’０’、出力ノードＳＡＯｂ０，ＳＡＯｔ１に’１’がそれぞれ書き込まれる。書き込みが終了するとカラム選択線Ｃ０１が非活性化状態に遷移し、センスアンプで新たなデータがラッチされる。

その後、カラム選択線Ｃ０１・・・と平行して配線されるライトイネーブル信号Ｗ０１，Ｗ２３，・・・のうち、書き込みの行われたカラム選択線に対応したライトイネーブル信号Ｗ０１がグランドレベルＶＳＳに遷移する。

これによって、ライトドライバＷＤでは、ビット線ＢＬ１には、高抵抗化電圧ＶＷＨが印加され、選択メモリセルＭＣの相変化素子には、高抵抗化に必要な電流が流れ、発熱する。

一方、ビット線ＢＬ０に接続されているライトドライバＷＤでは、インバータＩＮＶ０，ＩＮＶ１によって、選択トランジスタＭＰＬのゲートレベルがグランドレベルＶＳＳに設定される。

ライトイネーブル信号Ｗ０１は、高抵抗化に必要な期間だけ活性化される。非活性化されると同時に、ビット線ＢＬ０，ＢＬ１は、スタンバイレベルのビット線レベルＶＳに設定し、高抵抗化書き込みを行っていたメモリセルＭＣでは、この動作によって電流が急激に減少し、冷却され高抵抗化する。図６では、さらに、ビット線ＢＬ０，ＢＬ１への書き込み動作に続いてビット線ＢＬ２，ＢＬ３への書き込み動作を行っている。

これらのビット線ＢＬ２，ＢＬ３に接続されているメモリセルＭＣへの書き込み動作は、前述のビット線ＢＬ０，ＢＬ１の場合と同様である。

次に、連続したカラムサイクルで同一のアドレスへの書き込みコマンドが入力された場合について説明する。

この場合、メモリセルＭＣへ書き込み中のセンスアンプＳＡへ新規データを書き込む場合が生ずる。そこで、カラムアドレスバッファ６もしくは、カラムアドレスカウンタ８のいずれかで、同一アドレスへのアクセスかどうかを判定して、同一アドレスの場合には、カラムデコーダ１１からライトデータコントロール１３へのライトイネーブル信号Ｗを非活性化して、メモリセルＭＣへの書き込み動作を中止し、センスアンプＳＡへの書き込み動作を行い、その後セルへの書き込み動作を行う。

これによって、異なるデータをメモリセルＭＣへ書き込むことを防ぐとともに、センスアンプＳＡに書き込まれたデータを確実にメモリセルＭＣに書き込むことができる。

次に、カラム動作が終了し、プリチャージコマンドＰＲＥが入力された後の動作について説明する。

プリチャージコマンドＰＲＥが入力されると、アクティブスタンバイプリチャージ信号ＰＲ２が非活性化する。アクティブスタンバイプリチャージ信号ＰＲ２がグランドレベルＶＳＳに遷移すると、ビット線ＢＬ１に接続されたライトドライバＷＤでは、トランジスタＭＰＬのゲートがグランドレベルＶＳＳになっており、直列して接続されているトランジスタＭＰＬ１のゲートがグランドレベルになるため、ビット線ＢＬ１には、低抵抗化に必要な電圧ＶＷＬが印加され、選択メモリセルＭＣには、低抵抗化に必要な電流が流れ、発熱する。

その後、低抵抗化に必要な時間たった後、選択されていたワード線ＷＬが非活性化され、メモリセルに流れていた電流が遮断され、相変化素子は冷却され低抵抗化する。これと前後して、センスアンプ活性化信号ＳＡＮがセンスアンプＳＡを非活性化する。

最後に、プリチャージ信号ＲＰが活性化され、プリチャージ回路ＰＣにおいて、ビット線をプリチャージレベルＶＲに設定する。同時に、ライトドライバＷＤ内のインバータＩＮＶ０，ＩＮＶ１で構成されるラッチも初期化され、トランジスタＭＰＬのゲートを高電位状態に設定する。

これによって、プリチャージ動作が完了とともに、一連のロウサイクルでの読み出し・低抵抗化・高抵抗化が完了する。

次に、不揮発性メモリ１における読み出し動作について、図９のタイミングチャートを用いて説明する。

この図９では、主なアレイ制御信号のみ表示し、そのほかの信号については、省略する。また、図９においては、上方から下方にかけて、クロック信号ＣＬＫ、コマンドＣＭＤ、プリチャージ信号ＲＰ、ワード線ＷＬ、ビット線分離信号ＲＴＧ、カラム選択線Ｃ０１，Ｃ２３、アクティブスタンバイプリチャージ信号ＲＰ２、センスアンプソースノードＳＡＮ、ビット線ＢＬ０，ＢＬ１、センスアンプＳＡ内のビット線ＢＬＩ０，ＢＬＩ１、出力ノードＳＡＯｔ０，ＳＡＯｂ０，ＳＡＯｔ１，ＳＡＯｂ１、およびデータ入出力ピンＤＱにおけるそれぞれの信号タイミングを示している。

カラムアクセス前に行われる一連のシーケンスでは、前述のとおりである。リードコマンドと一緒に入力されたカラムアドレスに対応したカラム選択信号Ｃ０１が選択され、出力ノードＳＡＯｔ０／ｔ０，ＳＡＯｔ１／ｂ１のデータがＩ／Ｏ線ＩＯ０ｔ／ｂ，ＩＯ１ｔ／ｂにそれぞれ出力され、外部に送られる。

さらに、動作モードがバーストモードの場合、連続したアドレスに対応してカラム選択信号Ｃ２３が選択され、出力ノードＳＡＯｔ２／ｂ２，ＳＡＯｔ３／ｂ３がＩ／Ｏ線にそれぞれ出力される。

その後、読み出されたデータは、Ｉ／Ｏコントロール１４、出力バッファ１５を経由してリードコマンドが入力されてから所定のクロック数経た後、入出力ピンＤＱに出力される。

図では、外部データの入出力方式として、外部クロックの立ち上がりにあわせて出力するシングルデータレート（ＳＤＲ）方式で示しているが、外部クロックの立ち上がりと立ち下りにあわせて出力するダブルデータレート（ＤＤＲ）にも適用することができる。

プリチャージ動作は、一連のカラムサイクルで書き込み動作がある場合でも、そうでない場合でも同様である。

このように、ライトデータコントロール１３で、書き込み用のラッチを設けて、比較的書き込み時間の要する低抵抗化動作を、カラムサイクルごとではなくプリチャージコマンドが入力されてから行うことで、高速なカラムサイクル動作を実現することができる。

一方、高抵抗化後のメモリセルＭＣは、書き込み動作の直後に読み出し動作を行うことがなく、プリチャージ後に再度ワード線を選択するまで読み出し動作を行わないため、十分な冷却期間をおくことができ、安定動作を実現することができる。

また、書き込みサイクル時間を大きく確保した動作について、図１０のタイミングチャートを用いて説明する。図８の動作では、出力ピンＤＱの１回分の入出力データを同時にセンスアンプＳＡから読み出し、センスアンプＳＡに書き込んでいる。本図では、出力ピンＤＱの複数回分の入出力データを同時にセンスアンプＳＡからＩ／Ｏコントロール１４に読み出し、また、Ｉ／Ｏコントロール１４からセンスアンプＳＡに書き込んでいる。

本図では、主なアレイ制御信号のみ表示し、そのほかの信号については、省略する。また、図１０の信号変化の項目においては、図８と同様であるので省略する。

カラムアクセス前に行われる一連のシーケンスでは、前述のとおりである。次に、カラムアクセスで書き込み動作が行われる場合について説明する。図９では、ビット線ＢＬ１、およびカラムアクセスで書き込みコマンドＷＲＩＴが入力されると、コマンドと同時、あるいは、あらかじめ決められたクロック信号ＣＬＫ後に書き込みデータＤ０がデータ入出力ピンＤＱに入力される。

このときのデータは、次のデータＤ１が入力されるまでＩ／Ｏコントロール１４に保持される。ここで、図１０では、外部入出力方式として、外部クロックの立ち上がりにあわせて出力するシングルデータレート（ＳＤＲ）方式で示しているが、外部クロックの立ち上がりと立ち下りにあわせて出力するダブルデータレート（ＤＤＲ）にも適用することができる。

書き込みデータＤ０に続いて書き込みデータＤ１が入力される。コマンドと同時に入力される書き込みアドレスにしたがって、カラム選択線、たとえばカラム選択線Ｃ０１が活性化され、データＤ０，Ｄ１がそれぞれＩ／Ｏコントロール１４からＩ／Ｏ線を通って、センスアンプ出力ノードＳＡＯｔ０／ｔ０，ＳＡＯｔ１／ｔ０にそれぞれが書き込まれる。

図では、センスアンプ出力ノードＳＡＯｔ０，ＳＡＯｂ１に’０’、センスアンプ出力ノードＳＡＯｂ０，ＳＡＯｔ１に’１’がそれぞれ書き込まれる。書き込みが終了するとカラム選択線Ｃ０１が非活性化状態に遷移し、センスアンプＳＡで新たなデータがラッチされる。

その後、カラム選択線Ｃ０１，Ｃ２３，・・・と平行して配線されるライトイネーブル信号Ｗ０１，Ｗ２３，・・・のうち、書き込みの行われたカラム選択線に対応したライトイネーブル信号Ｗ０１がグランドレベルＶＳＳに遷移する。

これによって、ライトドライバＷＤにおいて、ビット線ＢＬ１には、高抵抗化電圧ＶＷＨが印加され、選択メモリセルＭＣの相変化素子には、高抵抗化に必要な電流が流れ、発熱する。

一方、ビット線ＢＬ０に接続されているライトドライバＷＤでは、インバータＩＮＶ０，ＩＮＶ１によって、トランジスタＭＰＬのゲートレベルがグランドレベルＶＳＳに設定される。

ライトイネーブル信号Ｗ０１は、高抵抗化に必要な期間だけ活性化される。非活性化されると同時に、ビット線ＢＬ０，ＢＬ１は、スタンバイレベルのビット線レベルＶＳに設定し、高抵抗化書き込みを行っていたメモリセルＭＣでは、この動作によって電流が急激に減少し、冷却され高抵抗化する。

図１０では、さらに、ビット線ＢＬ０，ＢＬ１への書き込み動作に続いてビット線ＢＬ２，ＢＬ３への書き込み動作を行っている。これらのビット線に接続されているメモリセルＭＣへの書き込み動作は、前述のビット線ＢＬ０，ＢＬ１の場合と同様である。

連続したカラムサイクルで同一のアドレスへの書き込みコマンドが入力された場合には、前述と同様に、カラムアドレスバッファ６、もしくはカラムアドレスカウンタ８のいずれかで、同一アドレスへのアクセスかどうかを判定して、同一アドレスの場合には、カラムデコーダ１１からライトデータコントロール１３へのライトイネーブル信号Ｗを非活性化して、メモリセルＭＣへの書き込み動作を中止する。それと平行して、センスアンプＳＡへの書き込み動作を行い、その後、メモリセルＭＣへの書き込み動作を行う。

これによって、異なるデータをメモリセルＭＣへ書き込むことを防ぐとともに、センスアンプＳＡに書き込まれたデータを確実にメモリセルＭＣに書き込むことが可能となる。

このように、比較的書き込み時間の要する低抵抗化動作をカラムサイクルごとではなくプリチャージコマンドが入力されてから行うことで、高速なカラムサイクル動作を実現できる。一方、高抵抗化後のメモリセルＭＣは、プリチャージ後に再度ワード線を選択するまで読み出し動作を行わないため、十分な冷却期間をおくことができ、安定動作を実現できる。データ入力サイクルに比べて、センスアンプＳＡ、相変化素子への書き込みサイクル時間を長く確保できるため、安定した書き込み動作が実現できる。

さらに、高抵抗化に割り当てられる時間が長くでき、確実な書き込み動作を実現することができるという利点がある。

本実施の形態１では、外部から書き込みデータ１回分を単位としてメモリセルへ書き込みを行っているが、たとえば、図１１のタイミングチャートに示すように、書き込みデータ４回分を単位としてメモリセルＭＣに書き込むようにしてもよい。

この図１１では、ビット線ＢＬ０，ＢＬ２は、高抵抗状態から低抵抗状態へ書き込み動作を行っている。また、ビット線ＢＬ１，ＢＬ３は、低抵抗状態から高抵抗状態へと書き込み動作を行っている例である。詳細な動作については、前述した実施の形態１と同様である。

このように、書き込みデータ４回分を単位としてメモリセルＭＣに書き込み動作を行うために、外部データ書き込みサイクルの４倍の時間でメモリセルアレイ１７を動作させればよく、高抵抗化に十分な書き込み時間を割り当てることができ、安定した書き込み動作を実現することができる。

（実施の形態２）
図１２は、本発明の実施の形態２による不揮発性メモリに設けられたカラムセレクタの回路図、図１３は、図１２のカラムセレクタに設けられたライトドライバの回路図、図１４は、本発明の実施の形態２による不揮発性メモリによる書き込み動作の一例を示すタイミングチャート、図１５は、本発明の実施の形態２による不揮発性メモリによる書き込み動作の他の例を示すタイミングチャートである。

本実施の形態２において、不揮発性メモリは、前記実施の形態１と同様の構成からなり、異なる点は、カラムセレクタ１２ａの回路構成である。

図１２は、カラムセレクタ１２ａの一部を示した回路図である。

カラムセレクタ１２ａは、カラムサイクル毎に高抵抗化と低抵抗化を同じ期間で同時に行うものである。

カラムセレクタ１２ａは、ビット線ＢＬ０，ＢＬ１，ＢＬ２・・・のそれぞれに接続されるセンスアンプブロックＳＡＢとそれぞれのセンスアンプブロックＳＡＢにわたって配置されるライトデータコントロール１３などから構成されている。

センスアンプブロックＳＡＢは、ビット線を所望の期間、所望のレベルに設定するプリチャージ回路ＰＣと、ライトデータコントロール１３に含まれ、ライトデータにしたがって、メモリセルＭＣにデータを書き込むためにビット線ＢＬ０，・・・を駆動するライトドライバＷＤと、メモリセルから読み出した微小信号を増幅するためのセンスアンプＳＡを備える。センスアンプＳＡ、およびプリチャージ回路ＰＣは前記実施の形態１と同じ構成でかまわない。

また、図１３は、ライトドライバＷＤの構成例を示す回路図である。

図１３（ａ）では、ＰチャネルＭＯＳのトランジスタＭＰＨは、センスアンプ出力ノードＳＡＯｂが’０’状態の時にオンし、ビット線書き込みトランジスタＭＰＷＥに高抵抗化のための電流を流すために必要な高抵抗化電圧ＶＷＨを供給する。

一方、ＰチャネルＭＯＳのトランジスタＭＰＬは、センスアンプ出力ノードＳＡＯｔが’０’状態の時にオンし、ビット線書き込みトランジスタＭＰＷＥに低抵抗化のための電流を流すために必要な低抵抗化電圧ＶＷＬを供給する。

ビット線書き込みトランジスタＭＰＷＥは、ライトイネーブル信号Ｗで活性化され、書き込みデータにしたがってビット線ＢＬに電圧を印加する。ビット線ＢＬに電圧の印加される時間は、ライトイネーブル信号Ｗのパルス幅により設定され、高抵抗化、ならびに低抵抗化がするのに必要な時間に設定される。

また、図１３（ｂ）では、ＰチャネルＭＯＳのトランジスタＭＰＨは、センスアンプ出力ノードＳＡＯｂが’０’状態の時にオンし、ビット線書き込みトランジスタＭＰＷＥに高抵抗化のための電流を流すために必要な高抵抗化電圧ＶＷＨを供給する。

一方、ＰチャネルＭＯＳのトランジスタＭＰＬは、センスアンプ出力ノードＳＡＯｔが’０’状態の時にオンし、ビット線書き込みトランジスタＭＰＷＥに高抵抗化電圧ＶＷＨを供給する。

ここで、ＰチャネルＭＯＳのトランジスタＭＰＬは、オン抵抗がトランジスタＭＰＨに比べて高く、ビット線書き込みトランジスタＭＰＷＥを介して低抵抗化に必要な電流に制限する。

ビット線書き込みトランジスタＭＰＷＥは、ライトイネーブル信号Ｗで活性化され、書き込みデータにしたがってビット線ＢＬに電流を流す。ビット線ＢＬに電流を流す時間は、ライトイネーブル信号Ｗのパルス幅により設定され、高抵抗化、および低抵抗化がともに完了するのに必要な時間に設定される。

ライトドライバＷＤの回路構成は、本構成に限定されるものではなく、同様の機能を有する回路構成であれば異なる構成でもあってもかまわない。

次に、カラムセレクタ１２ａでの書き込み動作について、図１４のタイミングチャートを用いて説明する。この図１４では、書き込みサイクルがカラムサイクル時間以下の場合を示している。

アクトコマンドＡＣＴが入力されてから、カラムアクセス前に行われる一連のシーケンスでは、前記実施の形態１と同様である。さらに、カラムアクセスで書き込みコマンドＷＲＩＴが入力されてから、センスアンプ書き込みデータが書き込まれるまでの動作においても、前記実施の形態１と同様であるので省略する。

図１４では、センスアンプ出力ノードＳＡＯｔ０，ＳＡＯｂ１に’０’、センスアンプ出力ノードＳＡＯｂ０，ＳＡＯｔ１に’１’がそれぞれ書き込まれた場合を示している。

センスアンプＳＡで新たなデータがラッチした後、次のカラムサイクルにおいて、カラム選択線Ｃ０１，Ｃ２３，・・・と平行して配線されるライトイネーブル信号Ｗ０１，Ｗ２３，・・・のうち、書き込みの行われたカラム選択線に対応したライトイネーブル信号Ｗ０１がグランドレベルＶＳＳに遷移する。

このとき、ビット線ＢＬ１に接続されたライトドライバＷＤでは、トランジスタＭＰＨにより、ビット線書き込みトランジスタＭＰＷＥに高抵抗化電圧ＶＷＨが印加される。さらに、ビット線書き込みトランジスタＭＰＷＥのゲート信号であるライトイネーブル信号が活性化状態になることで、ビット線ＢＬ１には、高抵抗化電圧ＶＷＨが印加され、選択メモリセルＭＣの相変化素子には、高抵抗化に必要な電流が流れ、発熱する。

一方、ビット線ＢＬ０に接続されたライトドライバＷＤでは、トランジスタＭＰＬが活性化され、ビット線書き込みトランジスタＭＰＷＥに低抵抗化電圧ＶＷＬが印加される。ビット線書き込みトランジスタＭＰＷＥのゲート信号であるライトイネーブル信号が活性化状態になることで、ビット線ＢＬ１には、低抵抗化電圧ＶＷＬが印加され、選択メモリセルＭＣの相変化素子には、低抵抗化に必要な電流が流れ、発熱する。

これらの書き込み動作は、ライトイネーブル信号Ｗが活性化状態の期間行われる。図１４では、カラムサイクル時間と同じ期間だけライトイネーブル信号が活性化されている。ライトイネーブル信号Ｗが非活性化状態になると、プリチャージ回路ＰＣにおいて、ビット線ＢＬ０，ＢＬ１は、スタンバイレベルのビット線レベルＶＳに設定し、書き込みを行っていたメモリセルＭＣでは、電流が減少し、冷却される。

本図では、さらに、ビット線ＢＬ０，ＢＬ１への書き込み動作に続いてビット線ＢＬ２，ＢＬ３への書き込み動作を行っている。これらのビット線に接続されているメモリセルＭＣへの書き込み動作は、前述のビット線ＢＬ０，ＢＬ１の場合と同様である。

本構成において、連続したカラムサイクルで同一のアドレスへの書き込みコマンドが入力された場合についての動作は、前記実施の形態１と同様にアドレス比較を行って、メモリセルＭＣへの書き込み動作を中止するとともに、新しい書き込みデータをセンスアンプＳＡに書き込み、その後、メモリセルＭＣへの書き込み動作を行う。

次に、低抵抗化あるいは、高抵抗化にカラムサイクル以上の時間が要する場合の動作について図１５のタイミングチャートを用いて説明する。

アクトコマンドＡＣＴが入力されてから、カラムアクセス前に行われる一連のシーケンス、およびカラムアクセスで書き込みコマンドＷＲＩＴが入力されてから、センスアンプ書き込みデータが書き込まれるまでの動作は、前記実施の形態１と同様であるので省略する。

図１５では、センスアンプ出力ノードＳＡＯｔ０，ＳＡＯｂ１に’０’、センスアンプ出力ノードＳＡＯｂ０，ＳＡＯｔ１に’１’がそれぞれ書き込まれた場合を示している。

センスアンプＳＡで新たなデータがラッチした後、次のカラムサイクルにおいて、カラム選択線Ｃ０１，Ｃ０３，・・・と平行して配線されるライトイネーブル信号Ｗ０１，Ｗ２３，・・・のうち、書き込みの行われたカラム選択線に対応したライトイネーブル信号Ｗ０１がグランドレベルＶＳＳに遷移する。

このとき、ビット線ＢＬ１に接続されたライトドライバＷＤでは、トランジスタＭＰＨによりビット線書き込みトランジスタＭＰＷＥに高抵抗化電圧ＶＷＨが印加される。さらに、ビット線書き込みトランジスタＭＰＷＥのゲート信号であるライトイネーブル信号が活性化状態になることで、ビット線ＢＬ１には、高抵抗化電圧ＶＷＨが印加され、選択メモリセルＭＣの相変化素子には、高抵抗化に必要な電流が流れ、発熱する。

一方、ビット線ＢＬ０に接続されたライトドライバＷＤでは、トランジスタＭＰＬが活性化され、ビット線書き込みトランジスタＭＰＷＥに低抵抗化電圧ＶＷＬが印加される。さらに、ビット線書き込みトランジスタＭＰＷＥのゲート信号であるライトイネーブル信号が活性化状態になることで、ビット線ＢＬ１には、低抵抗化電圧ＶＷＬが印加され、選択メモリセルＭＣの相変化素子には、低抵抗化に必要な電流が流れ、発熱する。

これらの書き込み動作は、ライトイネーブル信号Ｗが活性化状態の期間行われる。図１５では、カラムサイクル時間よりも長い期間ライトイネーブル信号が活性化されている。ライトイネーブル信号Ｗが非活性化状態になると、プリチャージ回路ＰＣにおいて、ビット線ＢＬ０，ＢＬ１は、スタンバイレベルのビット線レベルＶＳに設定し、書き込みを行っていたメモリセルＭＣでは、電流が減少し、冷却される。

図１５では、さらに、ビット線ＢＬ０，ＢＬ１への書き込み動作に続いて、ビット線ＢＬ２，ＢＬ３への書き込み動作を行っている。これらのビット線に接続されているメモリセルＭＣへの書き込み動作は、前述のビット線ＢＬ０，ＢＬ１の場合と同様である。

連続したカラムサイクルで同一のアドレスへの書き込みコマンドが入力された場合についての動作は、前記実施の形態１と同様にアドレス比較を行って、メモリセルへの書き込み動作を中止するとともに、新しい書き込みデータをセンスアンプＳＡに書き込み、その後、メモリセルＭＣへの書き込み動作を行う。

このように、メモリセルＭＣへの書き込み動作をカラムサイクル毎に行うことにより、ロウサイクルにおいて特別な期間をおかずに書き込み動作を行うことができる。

また、センスアンプＳＡへの書き込み動作とメモリセルＭＣへの書き込み動作を別タイミングで行うことにより、メモリセルＳＡへの書き込み時間がカラムサイクル時間を制限することがなくなり、高速なカラムサイクル動作と確実なメモリセルへの書き込み動作を両立することができる。

さらに、低抵抗化・高抵抗化の後にメモリセルＭＣのデータを読み出す動作がプリチャージ後に再度同じアドレスをアクセスした場合になるため、十分な冷却期間をとることができる。

（実施の形態３）
図１６は、本発明の実施の形態３による不揮発性メモリに設けられたカラムセレクタの回路図、図１７は、図１６のカラムセレクタに設けられたライトドライバの回路図、図１８は、本発明の実施の形態３による不揮発性メモリにおける書き込み動作の一例を示すタイミングチャート、図１９は、図１６のカラムセレクタにおける他の例を示す回路図、図２０は、本発明の実施の形態３によるリフレッシュ動作機能がついた不揮発性メモリの一例を示すブロック図、図２１は、図２０の不揮発性メモリにおけるメモリセルの一例を示す構成図、図２２は、本発明の実施の形態３によるデータの修正機能が付加された不揮発性メモリの一例を示すブロック図、図２３は、図２２の不揮発性メモリにおけるメモリセルアレイの一例を示す回路図である。

本実施の形態３において、不揮発性メモリは、前記実施の形態１，２と同様の構成からなり、異なる点は、カラムセレクタ１２ｂの回路構成である。

図１６は、カラムセレクタ１２ｂの一部を示した回路図である。

カラムセレクタ１２ｂは、カラムサイクル毎に高抵抗化と低抵抗化をそれぞれ必要な期間で行う。カラムセレクタ１２ｂは、ビット線ＢＬ０，ＢＬ１，ＢＬ２，・・・のそれぞれに接続されるセンスアンプブロックＳＡＢとそれぞれのセンスアンプブロックＳＡＢわたって配置されるライトデータコントロールＷＤＣなどから構成されている。

センスアンプブロックＳＡＢは、ビット線を所望の期間、所望のレベルに設定するプリチャージ回路ＰＣと、ライトデータコントロール１３に含まれ、ライトデータにしたがって、ライトイネーブル信号（第１書き込み信号）ＷＲ、およびライトイネーブル信号（第２書き込み信号）ＲＳで決まる書き込み時間の間、メモリセルにデータを書き込むためにビット線ＢＬ０，・・・を駆動するライトドライバＷＤと、メモリセルＭＣから読み出した微小信号を増幅するためのセンスアンプＳＡを含む。センスアンプＳＡ、ならびにプリチャージ回路ＰＣは前記実施の形態１，２と同じ構成でかまわない。

図１７は、ライトドライバＷＤの構成例を示す回路図である。

図１７（ａ）は、ＰチャネルＭＯＳのトランジスタＭＰＨは、センスアンプ出力ノードＳＡＯｂが’０’状態の時にオンし、高抵抗化書き込みトランジスタＭＰＷＲに高抵抗化電圧ＶＷＨを供給する。

一方、ＰチャネルＭＯＳのトランジスタＭＰＬは、センスアンプ出力ノードＳＡＯｔが’０’状態の時にオンし、低抵抗化書き込みトランジスタＭＰＷＳに低抵抗化電圧ＶＷＬを供給する。

高抵抗化書き込みトランジスタＭＰＷＲは、高抵抗化ライトイネーブル信号ＷＲにより制御され、高抵抗化ライトイネーブル信号ＷＰが活性化の間、ビット線ＢＬに高抵抗化電圧ＶＷＨを印加する。

低抵抗化書き込みトランジスタＭＰＷＳは、低抵抗化ライトイネーブル信号ＷＳにより制御され、該低抵抗化ライトイネーブル信号ＷＳが活性化の間、ビット線ＢＬに高抵抗化電圧ＶＷＬを印加する。

ビット線に電圧の印加される時間は、高抵抗化・低抵抗化それぞれ、高抵抗化ライトイネーブル信号ＷＲ、低抵抗化ライトイネーブル信号ＷＳのパルス幅により設定され、高抵抗化、ならびに低抵抗化するのに必要な時間に設定される。

また、図１７（ｂ）は、図１７（ａ）の変形例である。

ＰチャネルＭＯＳのトランジスタＭＰＨは、センスアンプ出力ノードＳＡＯｂが’０’状態の時にオンし、高抵抗化書き込みトランジスタＭＰＷＲに高抵抗化電圧ＶＷＨを供給する。

一方、ＰチャネルＭＯＳのトランジスタＭＰＬは、センスアンプ出力ノードＳＡＯｔが’０’状態の時にオンし、低抵抗化書き込みトランジスタＭＰＷＲに高抵抗化電圧ＶＷＨを接続する。

ここで、トランジスタＭＰＷＲとトランジスタＭＰＨの少なくとも一方のオン抵抗が高い。これにより、ビット線に流れる電流を低抵抗化に必要な電流に抑制している。高抵抗化書き込みトランジスタＭＰＷＲは、高抵抗化ライトイネーブル信号ＷＲにより制御され、高抵抗化ライトイネーブル信号ＷＲが活性化の間、ビット線ＢＬに高抵抗化電圧ＶＷＨを印加する。

低抵抗化書き込みトランジスタＭＰＷＳは、低抵抗化ライトイネーブル信号ＷＳにより制御され、該低抵抗化ライトイネーブル信号ＷＳが活性化の間、ビット線ＢＬに低抵抗化に必要な電流を供給する。

ビット線ＢＬに電圧の印加される時間は、高抵抗化・低抵抗化それぞれ、高抵抗化ライトイネーブル信号ＷＲ、低抵抗化ライトイネーブル信号ＷＳのパルス幅により設定され、高抵抗化、および低抵抗化するのに必要な時間に設定される。

ライトドライバＷＤの回路構成は、本構成に限定されるものではなく、同様の機能を有する回路構成であれば異なる構成でもかまわない。

次に、カラムセレクタ１２ｂでの書き込み動作について、図１８のタイミングチャートを用いて説明する。

この図１８では、高抵抗化はカラムサイクル時間、低抵抗化はカラムサイクル時間の２倍に設定されている場合を示している。アクトコマンドＡＣＴが入力されてから、カラムアクセス前に行われる一連のシーケンスでは、前記実施の形態１と同様である。

さらに、カラムアクセスで書き込みコマンドＷＲＩＴが入力されてから、センスアンプ書き込みデータが書き込まれるまでの動作は、前記実施の形態１と同様であるので省略する。

本図では、センスアンプ出力ノードＳＡＯｔ０，ＳＡＯｂ１に’０’、センスアンプ出力ノードＳＡＯｂ０，ＳＡＯｔ１に’１’がそれぞれ書き込まれた場合を示している。

センスアンプＳＡで新たなデータがラッチした後、次のカラムサイクルにおいて、カラム選択線Ｃ０１，Ｃ２３，・・・と平行して配線されるライトイネーブル信号Ｗ０１，Ｗ２３，・・・のうち、書き込みの行われたカラム選択線に対応したライトイネーブル信号Ｗ０１がグランドレベルＶＳＳに遷移する。

このとき、ビット線ＢＬ１に接続されたライトドライバＷＤでは、トランジスタＭＰＨにより、高抵抗化書き込みトランジスタＭＰＷＲに高抵抗化電圧ＶＷＨが印加される。さらに、高抵抗化書き込みトランジスタＭＰＷＲのゲート信号である高抵抗化ライトイネーブル信号ＷＲが活性化状態になることで、ビット線ＢＬ１には、高抵抗化電圧ＶＷＨが印加され、選択メモリセルＭＣの相変化素子には、高抵抗化に必要な電流が流れ、発熱する。

高抵抗化の書き込み動作は、高抵抗化ライトイネーブル信号ＷＲが活性化状態の期間行われる。一方、ビット線ＢＬ０に接続されたライトドライバＷＤでは、トランジスタＭＰＬが活性化され、低抵抗化書き込みトランジスタＭＰＷＳに低抵抗化電圧ＶＷＬが印加される。

さらに、低抵抗化書き込みトランジスタＭＰＷＳのゲート信号である低抵抗化ライトイネーブル信号ＷＳが活性化状態になることで、ビット線ＢＬ１には、低抵抗化電圧ＶＷＬが印加され、選択メモリセルＭＣの相変化素子には、低抵抗化に必要な電流が流れ、発熱する。低抵抗化書き込み動作は、低抵抗化ライトイネーブル信号ＷＳが活性化状態の期間行われる。図１８においては、高抵抗化動作はカラムサイクル時間と同じ期間だけ行われ、低抵抗化動作は、カラムサイクルの２倍の期間をもって行われる。

本構成では、メモリセルＭＣへの書き込み特性として、低抵抗化の書き込み時間が長いことを想定しているため、低抵抗化ライトイネーブル信号ＷＳが非活性化状態になると、プリチャージ回路ＰＣにおいて、ビット線ＢＬ０，ＢＬ１は、スタンバイレベルのビット線レベルＶＳに設定し、書き込みを行っていたメモリセルＭＣでは、電流が減少し、冷却される。

図１７では、さらに、ビット線ＢＬ０，ＢＬ１への書き込み動作に続いて、ビット線ＢＬ２，ＢＬ３への書き込み動作を行っている。これらのビット線に接続されているメモリセルＭＣへの書き込み動作は、前述のビット線ＢＬ０，ＢＬ１の場合と同様である。

本構成において、連続したカラムサイクルで同一のアドレスへの書き込みコマンドが入力された場合についての動作は、前記実施の形態１と同様にアドレス比較を行って、メモリセルへの書き込み動作を中止するとともに、新しい書き込みデータをセンスアンプＳＡに書き込み、その後、メモリセルＭＣへの書き込み動作を行う。

このように、相変化素子の高抵抗化および低抵抗化の書き込み動作をカラムサイクル毎に行うことにより、ロウサイクルにおいて特別な期間をおかずに書き込み動作を行うことができる。

また、センスアンプＳＡへの書き込み動作とメモリセルＭＣへの書き込み動作を別タイミングで行うことにより、メモリセルＭＣへの書き込み時間がカラムサイクル時間を制限することがなくなり、高速なカラムサイクル動作と確実なメモリセルＭＣへの書き込み動作を両立できる。

さらに、低抵抗化・高抵抗化の後にメモリセルＭＣのデータを読み出し動作は、一旦、プリチャージ動作が入り再度同じアドレスをアクセスした場合になるため、十分な冷却期間をとることができる。

図１９は、カラムセレクタ１２の他の構成例を示す回路図である。

図１９においては、２本のビット線、たとえばビット線ＢＬ０，ＢＬ１に対してセンスアンプブロックＳＡＢが１つ配置されている。

相変化素子を用いたメモリセルＭＣでは、非破壊読み出しのため、読み出したデータを再書き込みする必要がなく、ビット線毎にセンスアンプＳＡ、およびライトドライバＷＤを配置する必要がない。

そのため、同時に読み出されるメモリセルＭＣが接続された２本以上のビット線でひとつのセンスアンプブロックＳＡＢを共有してもかまわない。センスアンプブロックＳＡＢ、ならびにプリチャージ回路ＰＣ、ライトドライバＷＤ、センスアンプＳＡの構成は、前記実施の形態１，２と同様である。

それにより、複数のビット線でセンスアンプブロックＳＡＢを共有化することで、カラムセレクタ１２のレイアウト面積を低減することができ、小チップ面積化を実現することが可能となる。

さらに、本構成は、前記実施の形態１，２のいずれとも組み合わせることが可能である。その場合、センスアンプ面積の低減、およびライトドラバＷＤ、センスアンプＳＡのレイアウトピッチを緩和することが可能となり、余裕のあるレイアウトを実現することができ、トランジスタのしきい値、電流駆動力などのばらつきを低減するレイアウトを実現することができる。

ここで、相変化素子は、素子の抵抗値を変化させて情報を記憶している。書き込みを繰り返すと、抵抗値の変化量、つまり書き込み抵抗値が変化する可能性がある。抵抗値の変化率が変化し、高抵抗が初期設定抵抗値よりも高くなると、低抵抗化に必要な電流が流せなくなるため、書き込み動作ができなくなる。

逆に、高抵抗値が低下してくると、低抵抗状態との区別がつきにくくなり、誤読み出しの可能性が出てくる。また、低抵抗地が初期想定抵抗値よりも高くなると、高抵抗状態との区別がつきにくくなり、語読み出しの可能性が出てくる。

さらに、逆に低抵抗状態の抵抗値が低下すると、高抵抗状態にするための発熱量が得られなくなり、書き込みができなる。そのため、初期の高抵抗・低抵抗値から大きく変化することを防止する必要がある。

図２０は、抵抗値の変化率が変わってしまうのを防止するための相変化膜リフレッシュ動作機能がついた不揮発性メモリ（半導体集積回路装置）１ａの一例を示すブロック図である。

不揮発性メモリ１ａは、アドレスバッファ２、タイミング生成回路３、バンクセレクタ４、ロウアドレスバッファ５、カラムアドレスバッファ６、モードレジスタ７は、カラムアドレスカウンタ８、ロウデコーダ９、ワードドライバ１０、カラムデコーダ１１、カラムセレクタ１２、ライトデータコントロール１３、Ｉ／Ｏコントロール１４、出力バッファ１５、入力バッファ１６、およびメモリセルアレイ１７ａからなる前記実施の形態１（図１）と同様の構成に、リフレッシュアドレスバッファ１８とリフレッシュカウンタ１９とが新たに追加されている。

リフレッシュアドレスバッファ１８、およびリフレッシュカウンタ１９は、相変化メモリの相変化膜をリフレッシュする際のアドレスの制御をする。

図２１は、メモリセルアレイ１７ａの構成例を示している。

メモリセルアレイ１７ａには、データを記憶しているメモリセル（第１メモリセル）ＭＣとリフレッシュ時に一旦データを保持するためのリフレッシュ時データ用退避メモリセル（第２メモリセル）ＲＭＣとが含まれる。メモリセルＭＣの構成は、前記実施の形態１と同様相変化素子と選択トランジスタとが入れ替わった形でもよい。

次に、不揮発性メモリ１ａにおけるリフレッシュコマンドが入力された際の動作について説明する。

リフレッシュコマンドは、コマンドピン（／ＲＡＳ，／ＣＡＳ，／ＷＥ）、およびアドレスピンへの特定入力パターンで構成される。もしくは、リフレッシュ専用入力ピンによる制御でもかまわない。

リフレッシュコマンドが入力されると、リフレッシュカウンタ１９でリフレッシュするアドレスがロウデコーダ９に送られる。これと同時に、リフレッシュしているアドレスはリフレッシュアドレスバッファ１８に送られる。

ロウデコーダ９では、送られたアドレスがデコードされ、ワードドライバ１０で特定のワード線（第１ワード線）ＷＬが選択される。選択ワード線ＷＬに接続されている相変化素子に記憶された情報がセンスアンプに読み出される。

ここで、選択ワード線ＷＬは非活性化される。その一方で、リフレッシュカウンタ１９から、リフレッシュデータ退避用のワード線（第２ワード線）ＲＷＬのアドレスがロウデコーダ９に送られ、リフレッシュデータ退避用ワード線ＲＷＬが活性化される。

その後、リフレッシュデータ退避用ワード線ＲＷＬ上のメモリセルＲＭＣにセンスアンプブロックＳＡＢ（図４）に退避したデータを書き込む動作を行う。書き込み方式は、前記実施の形態１と同様か、もしくは、同様の機能を持つ別の回路構成で構成してもかまわない。

メモリセルＭＣへの書き込み動作が終了した後、リフレッシュデータ退避用ワード線ＲＷＬは非活性化され、リフレッシュデータ退避用メモリセルＲＭＣには、リフレッシュアドレスバッファ１８に保持されたデータが記憶される。

以上が、リフレッシュを行うメモリセルＭＣ内のデータをリフレッシュデータ退避用メモリセルに転送する一連のシーケンスである。

次に、データがリフレッシュ退避用メモリセルＲＭＣに移されている間に、リフレッシュ選択アドレスにアクセスがきた場合について説明する。

外部より入力されたアドレスは、ロウアドレスバッファ５に設けられたアドレス比較器により、常にリフレッシュアドレスバッファ１８に保管されているアドレスと比較される。リフレッシュアドレスバッファ１８に保管されているアドレスと、入力アドレスが不一致の場合には、入力アドレスを活性化する。

一方、リフレッシュアドレスバッファ１８に保管されているアドレスと、入力アドレスとが一致した場合には、入力アドレスのデータが退避されているリフレッシュデータ退避用ワード線ＲＷＬを選択し、データの読み出し、書き込みを行う。

次に、リフレッシュ動作のシーケンスについて説明する。

同一のリフレッシュサイクルあるいは、次のリフレッシュコマンドが入力されると、リフレッシュアドレスバッファ１８に保持されたアドレスがロウデコーダ９に送られる。ロウデコーダ９では、リフレッシュするアドレスがデコードされ、対応したワード線ＷＬが選択される。

その後、相変化素子に対してリフレッシュ動作を行う。リフレッシュ動作としてあげられる動作は、書き込み動作で高抵抗化、あるいは、低抵抗化、もしくは低抵抗化および高抵抗化を繰り返す。

これにより、頻繁にアクセスしたメモリセルＭＣとアクセスのなかったメモリセルＭＣとの間での素子の抵抗値のばらつきを低減する。膜のリフレッシュ動作が終了すると、今度は、逆に、リフレッシュデータ退避用メモリセルＲＭＣから、リフレッシュの終了したワード線ＷＬ上のメモリセルＭＣにデータを書き戻す。

この動作は、前述のリフレッシュを行うワード線ＷＬから、リフレッシュデータ退避用ワード線ＲＷＬにデータを移す動作と同様である。データが移されると同時に、リフレッシュアドレスバッファ１８に保持されていたアドレスも初期化される。

このような構成により、リフレッシュデータ退避用メモリセルＲＭＣ、およびリフレッシュアドレスカウンタ１８とリフレッシュアドレスバッファ１９とを付加することで、ある程度の書き換え回数を行ったメモリセルＭＣについて、リフレッシュ動作を行うことで、アクセス履歴の影響を取り除き、動作マージンの向上を図ることができる。また、繰り返し書き換えを行うことによる膜の特性の変化の影響を緩和することができ、データ信頼性を向上させることができる。

特定ビットへの書き込みによる相変化素子の劣化によって、十分な抵抗比が取れなくなる恐れがある。任意のメモリセルが動作中に不良になったとしても、外部への出力データが破壊されるのを防ぐことが必要である。

図２２は、エラー修正用のチェックビットを付加して、データの修正機能を追加していた不揮発性メモリ（半導体集積回路装置）１ｂのブロック図である。

不揮発性メモリ１ｂは、アドレスバッファ２、タイミング生成回路３、バンクセレクタ４、ロウアドレスバッファ５、カラムアドレスバッファ６、モードレジスタ７は、カラムアドレスカウンタ８、ロウデコーダ９、ワードドライバ１０、カラムデコーダ１１、カラムセレクタ１２、ライトデータコントロール１３、Ｉ／Ｏコントロール１４、出力バッファ１５、入力バッファ１６、およびメモリセルアレイ１７ｂからなる前記実施の形態１と同様の構成に、チェックビットエンコーダ／デコーダ２０を新たに追加した構成からなる。

チェックビットエンコーダ／デコーダ２０は、カラムセレクタ１２とＩ／Ｏコントロール１４との間に接続されている。チェックビットエンコーダ／デコーダ２０は、チェックビットデータの生成、および読み出したデータのエラーの検出を行う。

図２３にメモリセルアレイ１７ｂの構成を示す。

メモリセルアレイ１７ｂは、図示するように、ワード線ＷＬにデータ用のメモリセルＭＣとチェックビット用メモリセルＭＣＰとが付加されている構成からなる。メモリセルＭＣは、ワードドライバ１０に接続されたワード線ＷＬ１，ＷＬ２，ＷＬ３，・・・と、ビット線（第１ビット線）ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３・・・とそれぞれ所望の交点に接続されており、チェックビット用メモリセルＭＣＰは、ワード線ＷＬ１，ＷＬ２，ＷＬ３，・・・とビット線（第２ビット線）ＢＬＰ０，ＢＬＰ１・・・とそれぞれ所望の交点で接続されている。

チェックビットの数は、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）ブロックに含まれるデータビットの数から決定される。たとえば、データビットが６４ビットの場合には、１ビットの修正を行うには、少なくとも７ビット、１ビットの修正、あるいは２ビットのエラーを検出するためには、８ビットのチェックビットが必要である。

次に、図２２、および図２３を用いて動作説明をする。

アドレスとコマンド入力ピンに入力される信号の組み合わせにより、内部動作が決まる。通常、ＳＤＲＡＭインターフェースでは、アドレスは、ロウアドレスとカラムアドレスに分割して入力される。

まず、アクティベートコマンドが、バンクアドレスとロウアドレスと一緒に入力される。バンクアドレスは、バンクセレクタ４に送られ、チップ内の特定のバンクを活性化する。

同時に入力されるアドレスは、アドレスバッファ２からロウアドレスバッファ５、そして、ロウデコーダ９に送られ、特定のワード線を選択するための選択信号を生成する。その後、ワードドライバ１０において、入力されたアドレスに対応したワード線が選択される。ワード線が選択されるとカラムセレクタ１２内のセンスアンプにメモリセルＭＣのデータが読み出される。

ロウアドレスが入力されてからスペックで規定される期間を経た後、リード・ライトなどのコマンドと一緒に、カラムアドレスがアドレスバッファ２に入力される。入力されたアドレスは、アドレスバッファ２からカラムアドレスバッファ６に送られ、カラムデコーダ１１にて、特定のアドレスのセンスアンプを選択するためのカラム選択線を出力する。

カラム動作では、１回のアドレス入力に対して、複数回のデータの入出力を行う場合がある。そのためにカラムアドレスカウンタ８において、モードレジスタ７によって規定された順番で初期入力アドレスから順々にアドレスを生成し、生成したアドレスは、カラムデコーダ１１に送られる。

リードのコマンドと一緒にカラムアドレスが入力された場合、カラムデコーダ１１の出力したカラム選択線によって選択されるアドレスのセンスアンプのデータは、データビットとチェックビットとともにカラムセレクタ１２からチェックビットエンコーダ／デコーダ２０に送られる。ここで、チェックビットエンコーダ／デコーダ２０では、メモリセルアレイ１７から読み出され、カラムセレクタ１２から送られてきたデータビットと、チェックビットを用いて、データビット列のエラーを検出・修正を行う。

修正が済んだデータ列は、Ｉ／Ｏコントロール１４に送られる。ここで、出力データの選択を行い、出力バッファ１５から入出力ピンＤＱに出力される。

ライトのコマンドと一緒にカラムアドレスが入力された場合、コマンド・アドレスと同時、あるいは、特定の期間経過後に入出力ピンＤＱにデータが入力される。入力されたデータは、入力バッファ１６からＩ／Ｏコントロール１４に送られる。このＩ／Ｏコントロール１４では、書き込みデータの書き込み順やデータマスク処理などを行い、書き込みデータ列をチェックビットエンコーダ／デコーダ２０に送る。

チェックビットエンコーダ／デコーダ２０では、対応した書き込みを行うアドレスに書かれているデータと、書き込みデータを用いて新たにチェックビットを生成する。生成したチェックビットと書き込むデータビット列はカラムセレクタ１２に送られる。

ここで、カラムセレクタ１２から出力されたカラム選択信号により、データを書き込むセンスアンプが選択され、センスアンプに書き込まれたデータにしたがって、ライトデータコントロール１３において、メモリセルＭＣへの書き込み動作を行う。

ライトデータコントロール１３では、相変化素子を高抵抗化する場合と低抵抗化する場合でビット線に印加する電圧と印加している期間を制御する。

次に、プリチャージコマンドが入力されると、ライトデータコントロール１３での書き込み動作が完了するまで待った後、ライトドライバＷＤ（図４）では、ワード線の非活性化が行われ、メモリセルアレイ１７内のビット線がプリチャージされ、次のサイクルの準備が行われる。

それにより、データビットの他にチェックビットを追加することで、データのエラー修正機能を付加することができ、チェックビットを含む任意のメモリセルＭＣの抵抗値が、何らかの影響で動作中に不良になったとしても、外部への出力データが破壊されるのを防ぐことができる。

また、本実施の形態３に記載のいずれの回路構成も、一例であり、同様の効果のある回路構成でもかまわない。たとえば、ライトドライバＷＤのＰチャネルＭＯＳトランジスタをＮチャネルＭＯＳトランジスタで構成し、電源レベルを最適な値にすることで同様の効果が得られる。この場合、ＮチャンネルＭＯＳで構成することでライトドライバの電流駆動力がＰチャンネルＭＯＳにくらべて大きいため、ライトドライバのレイアウト面積を低減できる利点がある。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、相変化メモリなどの高集積な高速な不揮発性メモリに適している。

１ 不揮発性メモリ（半導体集積回路装置）
１ａ 不揮発性メモリ（半導体集積回路装置）
１ｂ 不揮発性メモリ（半導体集積回路装置）
２ アドレスバッファ
３ タイミング生成回路
４ バンクセレクタ
５ ロウアドレスバッファ
６ カラムアドレスバッファ
７ モードレジスタ
８ カラムアドレスカウンタ
９ ロウデコーダ
１０ ワードドライバ
１１ カラムデコーダ
１２ カラムセレクタ
１２ａ，１２ｂ カラムセレクタ
１３ ライトデータコントロール
１４ Ｉ／Ｏコントロール
１５ 出力バッファ
１６ 入力バッファ
１７ メモリセルアレイ
１７ａ メモリセルアレイ
１８ リフレッシュアドレスバッファ
１９ リフレッシュカウンタ
２０ チェックビットエンコーダ／デコーダ
ＷＬ ワード線（第１ワード線）
ＢＬ ビット線（第１ビット線）
ＭＣ メモリセル
ＳＬ ソース線
Ｃ０１，Ｃ２３ カラム選択線
ＰＣＲ 相変化抵抗
ＭＴ メモリセルトランジスタ
ＳＡＢ センスアンプブロック
ＰＣ プリチャージ回路
ＷＤ ライトドライバ（第１ライトドライバ、第２ライトドライバ、第２データ保持回路）
ＳＡ センスアンプ（第１データ保持回路）
ＷＤＣ ライトデータコントロール
ＭＣ メモリセル（第１メモリセル）
ＲＭＣ リフレッシュ時データ用退避メモリセル（第２メモリセル）
Ｔ１，Ｔ２ トランジスタ
ＮＴ０，ＮＴ１ トランジスタ
ＰＴ０，ＰＴ１ トランジスタ
ＭＰＬ２ トランジスタ
ＩＮＶ０，ＩＮＶ１ インバータ
ＭＰＬ，ＭＰＬ１ トランジスタ
ＭＰＨ トランジスタ
ＭＰＷＥ ビット線書き込みトランジスタ
ＤＱ データ入出力ピン
ＲＰ プリチャージ信号
ＲＰ２ アクティブスタンバイプリチャージ信号
ＣＬＫ クロック信号
ＲＴＧ ビット線分離信号
Ｗ ライトイネーブル信号
ＲＰ２ アクティブスタンバイプリチャージ信号
ＲＴＧ ビット線分離信号
ＷＲ ライトイネーブル信号（第１書き込み信号）
ＲＳ ライトイネーブル信号（第２書き込み信号）
ＷＬ ワード線（第１ワード線）
ＲＷＬ リフレッシュデータ退避用のワード線（第２ワード線）
ＭＣＰ チェックビット用メモリセル
ＢＬＰ ビット線（第２ビット線）

Claims (9)

1. 複数の第１ワード線と、
   前記複数の第１ワード線と交差する複数の第１ビット線と、
   前記複数の第１ワード線と前記複数の第１ビット線との所望の交点に配置された多数の第１メモリセルを含むメモリセルアレイとを備え、
   前記メモリセルアレイは、
   前記第１ワード線と平行して配置される第２ワード線と前記複数の第１ビット線との所望の交点に配置された多数の第２メモリセルとを有し、
   前記第２メモリセルは、一時的に前記第１ワード線上の前記第１メモリセルのデータを保持することを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   一定の間隔で、内部アドレスを生成するリフレッシュアドレスカウンタを有することを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   外部より入力される入力アドレスと前記リフレッシュアドレスカウンタとで生成される内部生成アドレスを保持するリフレッシュアドレスバッファと、
   ライト動作およびリード動作の際に、前記リフレッシュアドレスバッファが保持している前記内部生成アドレスと前記入力アドレスとを比較するアドレス比較器とを有することを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置において、
   前記メモリセルは、不揮発性であることを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記メモリセルは、相変化抵抗を含むことを特徴とする半導体集積回路装置。
6. 複数の第１ワード線と、
   前記複数の第１ワード線と交差する複数の第１ビット線と、
   前記複数の第１ワード線と前記複数の第１ビット線との所望の交点に配置された多数の第１メモリセルとを含むメモリセルアレイとを備え、
   前記メモリセルアレイは、前記第１ビット線と平行して配置される第２ビット線と、
   前記複数の第１ワード線と前記第２ビット線との所望の交点に配置された多数の第２メモリセルとを有し、
   前記第２メモリセルには、前記複数の第１メモリセルのデータから生成される第１チェックビットデータが書き込まれていることを特徴とする半導体集積回路装置。
7. 請求項６記載の半導体集積回路装置において、
   前記複数の第１メモリセルのデータから前記複数の第２メモリセルのデータを生成するエンコーダ回路と、
   前記複数の第１メモリセルのデータと前記複数の第２メモリセルのデータとを用いて、前記第１メモリセルのデータのエラーを検出し修正するデコーダ回路とを有することを特徴とする半導体集積回路装置。
8. 請求項６記載の半導体集積回路装置において、
   前記メモリセルは、不揮発性であることを特徴とする半導体集積回路装置。
9. 請求項８記載の半導体集積回路装置において、
   前記メモリセルは、相変化抵抗を含むことを特徴とする半導体集積回路装置。

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