JP5610232B2 - 磁気ランダムアクセスメモリ(mram)の制御回路、mram、及びその制御方法 - Google Patents

磁気ランダムアクセスメモリ(mram)の制御回路、mram、及びその制御方法 Download PDF

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Description

本発明は、磁気ランダムアクセスメモリ(MRAM)の制御回路、MRAM及びその制御方法に関し、特に磁気抵抗素子(MTJ素子)を利用したMRAMの制御方法、MRAM、及びその制御回路に関する。
磁気ランダムアクセスメモリ(MRAM:Magnetic Random Access Memory)は、読み書き回数が無制限、低電圧動作、高速動作が可能な不揮発メモリである。現在の電子機器にはSRAM(Static Random Access Memory)やDRAM(Dynamic Random Access Memory)が主メモリとして多用され、これらのメモリデバイスをMRAMに置き換えることが期待されている。よって、MRAMのインターフェースはSRAMやDRAMのインターフェースと互換であることが望ましい。
図1A及び図1Bは、汎用のSRAMインターフェースを図示している。すなわち、図1Aは汎用のSRAMインターフェースのリード・タイミング・チャートを示す。図1Bは汎用のSRAMインターフェースのライト・タイミング・チャートをそれぞれ示している。ただし、図1A及び図1Bにおいて、(a)はアドレス(アドレス信号)、(b)はチップセレクト信号(/CS)、(c)はライトイネーブル信号(/WE)、(d)は出力イネーブル信号(/OE)、(e)はデータ入力(I/O(input))又はデータ出力(I/O(output))をそれぞれ示している。
図1Aにおいて、t0〜t4ではアドレス制御によるリード・アクセス方法、t4〜t10ではチップセレクト信号(/CS)制御によるリード・アクセス方法がそれぞれ実行される。図1Aに示すように、ライトイネーブル信号(/WE)がHレベルの状態で、チップセレクト信号(/CS)がLレベルに遷移した時(t5)、あるいは、アドレス(Add)が変化した時(t0)、それに応答してリード動作(図中、「リード」で表示)が開始される(t6〜t8、t1〜t2)。この時、出力イネーブル信号(/OE)がLレベルであれば読み出し結果が外部データバス(I/O)に出力される(図中、「データ出力」で表示)。
図1Bにおいて、t0〜t3ではチップセレクト信号(/CS)制御によるライト・アクセス方法、t3〜t6ではライトイネーブル信号(/WE)制御によるライト・アクセス方法がそれぞれ実行される。図1Bに示すように、チップセレクト信号(/CS)がLレベルの状態で、ライトイネーブル信号(/WE)がHレベルに遷移した時(t4)、あるいは、ライトイネーブル信号(/WE)がLレベルの状態で、チップセレクト信号(/CS)がHレベルに遷移した時(t1)、それに応答してライト動作(図中、「ライト」で表示)が開始される(t1〜t2、t4〜t5)。この時、出力イネーブル信号(/OE)はHレベルであり、外部データバス(I/O)から書き込みデータが入力される(図中、「データ入力」で表示)。
発明者は、今回初めて以下のような事実を新たに発見した。
MRAMのインターフェースをSRAMのインターフェースと互換にする場合、MRAM特有の課題が存在する。すなわち、MRAMは書き込み動作中に書き込みデータを変更できないことが課題となる。MRAMの書き込み動作は、メモリセルに書き込み電流を流すことにより実行され、その電流の向きにより書き込みデータが書き換えられる。しかし、書き込み動作中にデータが変化すると、書き込み電流の向きを変更する必要がある。また、書き込みデータ変更後の電流パルス幅も不確定となり、書き込み動作の信頼性が著しく低下する。
一方、SRAMインターフェースにおいては、ライトコマンドを入力してから書き込みデータを確定すれば良い。即ち、チップセレクト信号(/CS)とライトイネーブル信号(/WE)が共にLレベルである時間(〜t1)は書き込みデータが確定しておらず(変化させても良く)、チップセレクト信号(/CS)かライトイネーブル信号(/WE)のいずれか一方がHレベルになる時間(t1)までに書き込みデータを確定していれば良い(図1B参照)。そのため、MRAMインターフェースをSRAMインターフェースと互換にする場合、MRAMにおいてもチップセレクト信号(/CS)かライトイネーブル信号(/WE)のいずれかがHレベルになってから書き込み動作を開始する必要がある。従って、次のサイクルを開始するには書き込み動作が終了するまで待つ必要がある。一般的なMRAMにおける書き込み時間は10ns程度であるから、チップセレクト信号(/CS)かライトイネーブル信号(/WE)がHレベルになってから次サイクルのアドレスを確定するまでのアドレス・ホールド時間(tAH)は10ns以上となる。よって、SRAMの場合の0ns程度と比較して、実質的にサイクル時間が長くなり、高速性が失われてしまう。
関連する技術として、特表2004−530240号公報(対応米国特許US6418046(B1))に磁気抵抗メモリが開示されている。この磁気抵抗メモリは、共通基板の上に形成される。この磁気抵抗メモリは、第1及び第2の磁気抵抗メモリアレイと、複数のワード/デジットラインと、スイッチング回路と、カレントソースとからなる。第1及び第2の磁気抵抗メモリアレイは、基板上で互いに離間して設けられ、それぞれが複数の行及び列に配置された複数の磁気抵抗メモリセルを有する。複数のワード/デジットラインは、それぞれが第1及び第2の磁気抵抗メモリアレイの各々における各行の磁気メモリセルに磁気的に結合する。スイッチング回路は、基板上の第1及び第2の磁気抵抗メモリアレイの間に設けられ、第1及び第2の磁気抵抗メモリアレイのいずれか一方のある行の磁気抵抗メモリセルのワード/デジットラインを選択するように設計された。カレントソースは、基板上の前記スイッチング回路に隣接して設けられ、行の磁気抵抗メモリセルの選択されたワード/デジットラインに書き込み電流を供給するためにスイッチング回路に接続されている。
特開2002−184174号公報(対応欧州出願EP1351250(A1))に半導体記憶装置が開示されている。この半導体記憶装置は、リフレッシュを必要とするメモリセルを有し、外部から供給されるアクセスアドレスの示すメモリセルにアクセスする。この半導体記憶装置は、リフレッシュアドレス生成手段と、リフレッシュ用クロック信号発生手段と、アドレス変化検出手段と、制御手段とを具備する。リフレッシュアドレス生成手段は、リフレッシュの対象となるメモリセルを示すリフレッシュアドレスを生成する。リフレッシュ用クロック信号発生手段は、リフレッシュ動作の時間間隔の基準となるリフレッシュ用クロック信号を発生する。アドレス変化検出手段は、アクセスアドレスの変化を検出してアクセスアドレス変化検出信号を発生する。制御手段は、リフレッシュ用クロック信号をトリガとして、アクセスアドレス変化検出信号の発生に基づくリフレッシュ動作を許可するためのリフレッシュ許可信号を活性化させ、アクセスアドレス変化検出信号の発生をトリガにしてリフレッシュアドレスに対応するメモリセルに対してリフレッシュを行ってからアクセスアドレスが示すメモリセルに対するアクセスを実行する。
特開2003−217277号公報(対応米国特許US6683807(B2))に薄膜磁性体記憶装置が開示されている。この薄膜磁性体記憶装置は、各々が磁気的にデータ記憶を実行する複数のメモリセルが行列状に配置されたメモリアレイを備える。各前記メモリセルは、磁気記憶部を有し、プログラム回路をさらに備える。磁気記憶部は、2通りの方向のいずれかに磁化されることによってデータ記憶を実行する。プログラム回路は、複数のメモリセルに対するデータ読出およびデータ書込の少なくとも一方に用いる情報を記憶する。プログラム回路は、各々が、情報を構成するプログラムデータをプログラム状態時に記憶する複数のプログラムユニットを含む。各前記プログラムユニットは、各々が2通りの方向のいずれかに磁化される2個のプログラムセルを有する。各前記プログラムユニットにおいて、プログラム状態時に、2個のプログラムセルのうちの一方のプログラムセルは、非プログラム状態時と異なる方向に磁化される。
特開平8−147980号公報(対応米国特許US5650978(A))に半導体記憶装置が開示されている。この半導体記憶装置は、メモリセルと、信号発生手段と、データ書込手段とを備える。信号発生手段は、外部から供給される入力データの変化または外部から供給される書込制御信号のいずれかに応答して、所定期間の間データ遷移検出信号を発生する。データ書込手段は、書込制御信号およびデータ遷移検出信号がともに供給されるとき、入力データを前記メモリセルに書込む。
特表2004−530240号公報 特開2002−184174号公報 特開2003−217277号公報 特開平8−147980号公報
本発明の目的は、SRAMインターフェースと互換性を有するMRAMインターフェースを備えるMRAM、MRAMの制御回路、及びMRAMの制御方法を提供することにある。
本発明の磁気ランダムアクセスメモリの制御回路は、ライト命令検出部と、動作制御部とを具備する。ライト命令検出部は、ライト命令を検知して、磁気ランダムアクセスメモリマクロにおけるデータの読み出し動作又は書き込み動作を中止する第1信号を出力する。動作制御部は、第1信号に基づいて、磁気ランダムアクセスメモリマクロにおける読み出し動作又は書き込み動作を中止し、他のデータの書き込み動作を開始する第2信号を磁気ランダムアクセスメモリマクロに出力する。
本発明の磁気ランダムアクセスメモリは、上記段落に記載の磁気ランダムアクセスメモリの制御回路と、制御回路に接続された磁気ランダムアクセスメモリマクロとを具備する。
本発明の磁気ランダムアクセスメモリの制御方法は、ライト命令を検知して、磁気ランダムアクセスメモリマクロにおけるデータの読み出し動作又は書き込み動作を中止する第1信号を出力するステップと、第1信号に基づいて、磁気ランダムアクセスメモリマクロにおける読み出し動作又は書き込み動作を中止するステップと、他のデータの書き込み動作を開始する第2信号を磁気ランダムアクセスメモリマクロに出力するステップとを具備する。
本発明によれば、SRAMインターフェースと互換性を有するMRAMインターフェースを備えるMRAM、MRAMの制御回路、及びMRAMの制御方法を提供可能となる。
図1Aは汎用のSRAMインターフェースのリード・タイミング・チャートを示している。 図1Bは汎用のSRAMインターフェースのライト・タイミング・チャートを示している。 図2は、本発明の実施の形態に係るMRAMの構成を示すブロック図である。 図3は、本発明の実施の形態に係るMRAMコントローラによるライトイネーブル信号制御でのライト・アクセス方法を示すタイミング・チャートである。 図4は、本発明の実施の形態に係るMRAMコントローラによるチップセレクト信号制御でのライト・アクセス方法を示すタイミング・チャートである。
以下、本発明の磁気ランダムアクセスメモリ(MRAM)の制御回路、MRAM、及びその制御方法の実施の形態に関して、添付図面を参照して説明する。
まず、本発明の実施の形態に係るMRAM及びMRAMの制御回路について説明する。図2は、本発明の実施の形態に係るMRAMの構成を示すブロック図である。MRAM1は、MRAMマクロ2と制御回路3とを具備する。
MRAMマクロ2は、磁気抵抗素子(MTJ(Magnetic Tunneling Junction)素子)を用いた複数のメモリセルが行列に配置されたメモリアレイと、その周辺に配置されるロウ・デコーダ及びカラム・デコーダと、センスアンプと、書き込み回路と(以上、図示されず)を備えている。MRAMマクロ2の動作は、制御回路3により制御される。
制御回路3は、メモリセルのアドレス(アドレス信号)と、チップセレクト信号(/CS)と、ライトイネーブル信号(/WE)と、入力データDinとに基づいて、SAEN信号及び/又はWAEN信号を活性化させ、アドレス信号及び/又は入力データDinと共にMRAMマクロ2へ出力する。それにより、制御回路3は、MRAMマクロ2の動作を制御する。制御回路3は、ATD発生器5、DTD発生器6、OR回路7、リード/ライト制御回路8を備える。
ATD発生器5は、アドレスの変化、及び、チップセレクト信号(/CS)がイネーブル状態(Lレベル)になったことを検出し、ワン・パルスのATD(Address Transfer Detect)信号を出力する。
DTD発生器6は、データ入力(Din)の変化、及び、チップセレクト信号(/CS)とライトイネーブル信号(/WE)が共にLレベルになったことを検出し、ワン・パルスのDTD(Data Transfer Detect)信号を出力する。また、DTD発生器6は、内部のライトイネーブル信号(IWEB)を出力する。内部ライトイネーブル信号(IWEB)は、実質的にライトイネーブル信号(/WE)と同じ信号であり、内部クロック信号(ICLK:後述)に対してタイミング調整されている。
OR回路7は、ATD信号とDTD信号の論理和(OR)により、内部のクロック信号(ICLK)を生成して、出力する。ここで、ATD発生器5、DTD発生器6及びOR回路7を併せた回路は、リード/ライト制御回路8がリード/ライトの判断をするための制御信号を出力している制御信号出力回路と見ることもできる。
リード/ライト制御回路8は、内部クロック信号(ICLK)と内部ライトイネーブル信号(IWEB)を入力として、リード制御信号(SAEN)とライト制御信号(WAEN)を出力する。例えば、内部クロック信号(ICLK)がHレベルに遷移した時、内部ライトイネーブル信号(IWEB)がHレベルであればリード命令が入力されたと判断し、リード制御信号(SAEN)を活性化する。また、内部クロック信号(ICLK)がHレベルに遷移した時、内部ライトイネーブル信号(IWEB)がLレベルであればライト命令が入力されたと判断し、ライト制御信号(WAEN)を活性化する。
MRAMマクロ2は、アドレス信号と、チップセレクト信号(/CS)と、ライトイネーブル信号(/WE)と、入力データDinとに基づいて、リード制御信号(SAEN)が活性化されると、デコーダにより入力アドレスに対応した行列を選択状態にし、選択されたメモリセルの記憶状態をセンスアンプにより読み出す。一方、ライト制御信号(WAEN)が活性化されると、デコーダにより入力アドレスに対応した行列を選択状態にし、入力データを選択メモリセルに書き込む。
次に、本発明の実施の形態に係るMRAMの動作(読み出し動作及び書き込み動作)について説明する。
まず、本発明の実施の形態に係るMRAMコントローラによるMRAMでの読み出し動作について、図1Aを用いて説明する。このMRAMの読み出し動作は、基本的に従来のMRAMと同じ動作である。
図1Aの1サイクル目(t0〜t4)は、アドレス制御によるリード・アクセス方法を示している。チップセレクト信号(/CS)がイネーブル(Lレベル)状態、かつ、ライトイネーブル信号(/WE)がディセーブル(Hレベル)状態において、アドレスが変化した場合(t0)、ATD発生器5はワン・パルス波形のATD信号を出力する(図示されず)。それにより、OR回路7は、ワン・パルス波形の内部クロック信号(ICLK)を出力する(図示されず)。一方、DTD発生器6は、ライトイネーブル信号(/WE)がHレベル状態なので、Hレベルの状態の内部ライトイネーブル信号(IWEB)を出力する(図示されず)。すなわち、内部ライトイネーブル信号(IWEB)がHレベルの状態で内部クロック信号(ICLK)が立ち上がる。この時、リード/ライト制御回路8は、リード制御信号(SAEN)を活性化し、読み出し動作が開始される(t1〜t2)。読み出し結果は、出力イネーブル信号(/OE)がイネーブル(Lレベル)状態の時にデータバスへ出力される(t2〜t3)。
図1Aの2サイクル目(t4〜t10)は、チップセレクト信号(/CS)制御によるリード・アクセス方法を示している。ライトイネーブル信号(/WE)がディセーブル(Hレベル)状態において、アドレスが確定してからチップセレクト信号(/CS)をイネーブル(Lレベル)状態にした場合(t5)、ATD発生器5はワン・パルス波形のATD信号を出力する(図示されず)。それにより、OR回路7は、ワン・パルス波形の内部クロック信号(ICLK)を出力する(図示されず)。一方、DTD発生器6は、ライトイネーブル信号(/WE)がHレベル状態なので、Hレベルの状態の内部ライトイネーブル信号(IWEB)を出力する(図示されず)。すなわち、内部ライトイネーブル信号(IWEB)がHレベルの状態で内部クロック信号(ICLK)が立ち上がる。この時、リード/ライト制御回路8は、リード制御信号(SAEN)を活性化し、読み出し動作が開始される(t6〜t8)。読み出し結果は、出力イネーブル信号(/OE)がイネーブル(Lレベル)状態の時にデータバスへ出力される(t7〜t9)。
ここで、チップセレクト信号(/CS)がLレベル状態、かつ、ライトイネーブル信号(/WE)がHレベル状態において、アドレスが変化した場合、あるいは、ライトイネーブル信号(/WE)がHレベル状態において、アドレスが確定してからチップセレクト信号(/CS)をLレベル状態にした場合、それらはいずれもリード命令が入力された場合と考えることができる。
次に、本発明の実施の形態に係るMRAMコントローラによるMRAMでの書き込み動作について図3、図4を用いて説明する。
図3は、本発明の実施の形態に係るMRAMコントローラによるライトイネーブル信号(/WE)制御でのライト・アクセス方法を示すタイミング・チャートである。チップセレクト信号(/CS)がイネーブル(Lレベル)状態、かつ、ライトイネーブル信号(/WE)がディセーブル(Hレベル)状態において、アドレスが変化した場合(t0)、ATD発生器5はワン・パルス波形のATD信号を出力する(図示されず)。それにより、OR回路7は、ワン・パルス波形の内部クロック信号(ICLK)を出力する(t1)。一方、DTD発生器6は、ライトイネーブル信号(/WE)がHレベル状態なので、Hレベルの状態の内部ライトイネーブル信号(IWEB)を出力する(図示されず)。すなわち、内部ライトイネーブル信号(IWEB)がHレベルの状態で内部クロック信号(ICLK)が立ち上がる。この時、リード/ライト制御回路8はリード制御信号(SAEN)を活性化し、読み出し動作が開始される(t2〜)。
このサイクル内で、ライトイネーブル信号(/WE)がイネーブル(Lレベル)状態に変化した場合(t4)、DTD発生器6は、ワン・パルス波形のDTD信号を出力する(図示されず)。それにより、OR回路7は、再び、ワン・パルス波形の内部クロック信号(ICLK)を出力する(t5)。一方、DTD発生器6は、ライトイネーブル信号(/WE)がLレベル状態なので、Lレベルの状態の内部ライトイネーブル信号(IWEB)を出力する(図示されず)。すなわち、内部ライトイネーブル信号(IWEB)がLレベルの状態で内部クロック信号(ICLK)が立ち上がる。この時、リード/ライト制御回路8はライト制御信号(WAEN)を活性化し、書き込み動作が開始される(t6〜t7)。
もし、読み出し動作中のタイミングでライト命令が制御回路3に入力されたならば、以下の動作により読み出し動作を強制終了(中断)し、書き込み動作を開始してもよい。ただし、ライト命令は、チップセレクト信号(/CS)がLレベルの状態で、ライトイネーブル信号(/WE)がLレベルに遷移した場合、あるいは、ライトイネーブル信号(/WE)がLレベルの状態で、チップセレクト信号(/CS)がLレベルに遷移した場合をいう(以下の図4において同じ)。
その場合、ライトイネーブル信号(/WE)のLレベル状態への変化に対応して、内部ライトイネーブル信号(IWEB)がLレベル状態へ変化する。リード/ライト制御回路8は、DTD信号に基づく内部クロック信号(ICLK)に応答して、リード制御信号(SAEN)を非活性(Lレベル)にして、読み出し動作を強制終了する(t5)。すなわち、内部ライトイネーブル信号(IWEB)がLレベルの状態で内部クロック信号(ICLK)が立ち上ったタイミングで、リード制御信号(SAEN)を非活性(Lレベル)にして、読み出し動作を強制終了する。それと共に、ライト制御信号(WAEN)を活性化し、書き込み動作を開始する(t6〜t7)。
図4は、本発明の実施の形態に係るMRAMコントローラによるチップセレクト信号(/CS)制御でのライト・アクセス方法を示すタイミング・チャートである。ライトイネーブル信号(/WE)はイネーブル(Lレベル)状態、かつ、アドレスが確定(t0)後にチップセレクト信号(/CS)がイネーブル(Lレベル)状態に変化した場合(t1)、DTD発生器6はワン・パルス波形のDTD信号を出力する(図示されず)。それにより、OR回路7は、ワン・パルス波形の内部クロック信号(ICLK)を出力する(t2)。一方、DTD発生器6は、ライトイネーブル信号(/WE)がLレベル状態なので、Lレベルの状態の内部ライトイネーブル信号(IWEB)を出力する(図示されず)。すなわち、内部ライトイネーブル信号(IWEB)がLレベルの状態で内部クロック信号(ICLK)が立ち上がる。この時、リード/ライト制御回路8はライト制御信号(WAEN)を活性化し、書き込み動作が開始される(t2〜)。
ここで、SRAMインターフェースでは、このタイミングにおいて書き込みデータが確定する必要はない。そのため、不確定データをメモリセルに書き込む可能性もある。図4では、同じサイクル内でライト命令(t1)が確定してから(t2)しばらく経って書き込みデータが確定した(t3)場合を示している。すなわち、図4では、ライト命令(t1)が確定(t2)後は不確定データが入力され、サイクルの途中で書き込みデータが確定した(t3)場合を示している。書き込みデータ確定時(t3)、DTD発生器6はデータ入力(I/O;Din)の変化を検出した場合には、DTD発生器6は、再びワン・パルス波形のDTD信号を出力する(図示されず)。それにより、OR回路7は、ワン・パルス波形の内部クロック信号(ICLK)を出力する(t5)。その結果、再び、内部ライトイネーブル信号(IWEB)がLレベルの状態で内部クロック信号(ICLK)が立ち上がる。この時、リード/ライト制御回路8は、ライト制御信号(WAEN)を強制的に非活性にして先の書き込み動作を中断、あるいは、先の書き込み動作が終了するのを待ってからライト制御信号(WAEN)を非活性にする(t4)。その後、リード/ライト制御回路8は、ライト制御信号(WAEN)を活性化し、再度書き込み動作を開始する(t6)。このタイミング(t6〜)では、書き込みデータは確定しているので選択メモリセルに正しく書き込み動作が実行される。
なお、不確定データ入力後にデータが確定してデータ入力(I/O;Din)に変化がない場合、DTD発生器6は、DTD信号を出力しない。その結果、リード/ライト制御回路8は不確定データ(=確定データ)の書き込み動作をそのまま継続する。
以上説明したMRAMの制御回路3による書き込み動作によれば、ライト命令確定(図3:t5、図4:t2)後に直ぐに書き込み動作(図3:t6〜t7、図4:t6〜t7)を開始できる。すなわち、図1Bのようにチップセレクト信号(/CS)かライトイネーブル信号(/WE)のいずれかがHレベルになってから書き込み動作を開始する、という必要がない。そのため、書き込み動作が速く終わるので、ライトイネーブル信号(/WE)のディセーブル(Hレベル)後のアドレス・ホールド時間(図3:t’8〜t9、図4:t’8〜t9)をさほど確保する必要はない。つまり、サイクル時間内に書き込み動作を効率的に割り当てられるので、ライト・サイクル時間を短縮できる。
また、入力データ(Din)の変化を検出して(図3:t3、図4:t3)再度書き込み動作を実行することにより、任意のタイミングで書き込みデータが確定した場合においても正しく確定データをメモリセルに書き込むことが可能である。この時、ライトイネーブル信号(/WE)の立ち上がりに対するデータ・セット時間tDW(図3:t3〜t8、図4:t3〜t8)は、書き込み動作に必要な時間だけ確保する必要がある一般的なSRAMインターフェースでは、tDWは数ns〜10nsであり、MRAMの書き込み時間である数ns程度(1ns〜10ns)と同等以上である。よって、本発明の動作方法によれば、SRAM互換性を保ちつつ、且つ、SRAMと同等のリード/ライト・サイクル時間を達成することが可能となる。
本発明によれば、SRAM互換性を保ちつつ、且つ、SRAMと同等のリード/ライト・サイクル時間を達成することが可能となる。
以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
この出願は、2009年3月31日に出願された特許出願番号2009−086775号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。

Claims (7)

  1. ライト命令を検知して、磁気ランダムアクセスメモリマクロにおけるデータの読み出し動作又は書き込み動作を中止する第1信号を出力するライト命令検出部と、
    前記第1信号に基づいて、前記磁気ランダムアクセスメモリマクロにおける前記読み出し動作又は前記書き込み動作を中止し、書込み用として入力された他のデータの書き込み動作を開始する第2信号を前記磁気ランダムアクセスメモリマクロに出力する動作制御部と
    を具備する
    磁気ランダムアクセスメモリの制御回路。
  2. 請求項1に記載の磁気ランダムアクセスメモリの制御回路であって、
    前記ライト命令検出部は、ライトイネーブル状態のとき、前記データの入力が前記他のデータの入力に変化したことを検出して前記第1信号を出力する
    磁気ランダムアクセスメモリの制御回路。
  3. 請求項1又は2に記載の磁気ランダムアクセスメモリの制御回路であって、
    リード命令を検知して、前記磁気ランダムアクセスメモリマクロにおける前記データの前記読み出しを開始する第3信号を出力するリード命令検出部を更に具備し、
    前記動作制御部は、前記第3信号に基づいて、前記磁気ランダムアクセスメモリマクロにおける前記読み出し動作を開始する第4信号を前記磁気ランダムアクセスメモリマクロに出力する
    磁気ランダムアクセスメモリの制御回路。
  4. 請求項1乃至3のいずれか一項に記載の磁気ランダムアクセスメモリの制御回路と、
    前記制御回路に接続された前記磁気ランダムアクセスメモリマクロと
    を具備する
    磁気ランダムアクセスメモリ。
  5. 磁気ランダムアクセスメモリの制御方法であって、
    ライト命令を検知して、磁気ランダムアクセスメモリマクロにおけるデータの読み出し動作又は書き込み動作を中止する第1信号を出力するステップと、
    前記第1信号に基づいて、前記磁気ランダムアクセスメモリマクロにおける前記読み出し動作又は前記書き込み動作を中止するステップと、
    書込み用として入力された他のデータの書き込み動作を開始する第2信号を前記磁気ランダムアクセスメモリマクロに出力するステップと
    を具備する
    磁気ランダムアクセスメモリの制御方法。
  6. 請求項5に記載の磁気ランダムアクセスメモリの制御方法であって、
    前記第1信号を出力するステップは、
    ライトイネーブル状態のとき、前記データの入力が前記他のデータの入力に変化したことを検出して前記第1信号を出力するステップ
    を備える
    磁気ランダムアクセスメモリの制御方法。
  7. 請求項5又は6に記載の磁気ランダムアクセスメモリの制御方法であって、
    リード命令を検知して、前記磁気ランダムアクセスメモリマクロにおける前記データの前記読み出しを開始する第3信号を出力するリード命令検出部を更に具備し、
    前記動作制御部は、前記第3信号に基づいて、前記磁気ランダムアクセスメモリマクロにおける前記読み出し動作を開始する第4信号を前記磁気ランダムアクセスメモリマクロに出力する
    磁気ランダムアクセスメモリの制御方法。
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