TWI646542B - 半導體記憶體裝置 - Google Patents

Abstract

根據一實施例，一種半導體記憶體裝置包括一記憶體胞及一第一電路。該第一電路經組態以基於一寫入命令來產生一寫入脈衝且根據該寫入脈衝來將一寫入電流供應至該記憶體胞。當該第一電路接收一第一寫入命令時，該第一電路產生一第一寫入脈衝。當該第一電路在接收該第一寫入命令之後之一第一時間內接收一第二寫入命令時，該第一電路擴展該第一寫入脈衝。

Description

半導體記憶體裝置

本文中所描述之實施例大體上係關於一種半導體記憶體裝置。

此項技術中已知利用一磁阻效應之一半導體記憶體裝置。

根據一實施例，一種半導體記憶體裝置包括一記憶體胞及一第一電路。該第一電路經組態以基於一寫入命令來產生一寫入脈衝且根據該寫入脈衝來將一寫入電流供應至該記憶體胞。當該第一電路接收一第一寫入命令時，該第一電路產生一第一寫入脈衝。當該第一電路在接收該第一寫入命令之後之一第一時間內接收一第二寫入命令時，該第一電路擴展該第一寫入脈衝。 該實施例之半導體記憶體裝置之優點在於可擴展一寫入脈衝之脈衝寬度。

相關申請案之交叉参考 本申請案主張2016年3月8日申請之美國臨時申請案第62/305,476號及2016年9月14日申請之美國非臨時申請案第15/265,759號之權利，該等案之全部內容以引用的方式併入本文中。 將參考附圖來描述實施例。在以下描述中，具有相同功能及組態之結構元件將由相同參考符號標示。下文將描述之實施例之各者僅展示實施實施例之技術理念之一例示性設備及方法。技術理念不受限於下文將描述之元件材料、形狀、結構、配置等等。 功能區塊之各者可實施為硬體、電腦軟體或其等之一組合之形式。功能區塊無需為諸如下文將描述之區塊。例如，一例示性功能區塊之功能之部分可由另一功能區塊實施。另外，一例示性功能區塊可分成更多特定功能區塊。 一般而言，根據一實施例，一種半導體記憶體裝置包括一記憶體胞及一第一電路。該第一電路經組態以基於一寫入命令來產生一寫入脈衝且根據該寫入脈衝來將一寫入電流供應至該記憶體胞。當該第一電路接收一第一寫入命令時，該第一電路產生一第一寫入脈衝。當該第一電路在接收該第一寫入命令之後之一第一時間內接收一第二寫入命令時，該第一電路擴展該第一寫入脈衝。 [1] 第一實施例 將描述根據第一實施例之一半導體記憶體裝置。 [1-1] 半導體記憶體裝置之總體組態 圖1繪示根據第一實施例之一半導體記憶體裝置1及一記憶體控制器(或主機裝置) 2之功能區塊。半導體記憶體裝置1及記憶體控制器2構成一記憶體系統。例如，半導體記憶體裝置1可為一動態RAM (DRAM)、一磁阻RAM (MRAM)、一電阻式RAM (ReRaM)或一相變RAM (PCRAM)。在以下描述中，將參考半導體記憶體裝置係一MRAM之情況。 半導體記憶體裝置1藉由連接線5來連接至記憶體控制器2。透過連接線5，半導體記憶體裝置1接收一電力供應電壓、一命令/位址信號CA、資料DQ、一資料選通信號DQS及時脈CLK/CLKb。具有後綴「b」之一信號係不具有後綴「b」之一信號之一反相信號。位址信號包含一位址。半導體記憶體裝置1藉由連接線5來將資料DQ傳輸至記憶體控制器2。 記憶體控制器2包含(諸如)一中央處理單元(CPU)、一RAM、一唯讀記憶體(ROM)之元件，且藉由發出命令來控制半導體記憶體裝置1。 半導體記憶體裝置1包含記憶體庫10 (10＜0＞至10＜3＞)、一ECC電路14、一輸入及輸出電路15、一控制器16及一命令電路17。例如，半導體記憶體裝置1包含八個記憶體庫10，且圖1中展示其等之四者。 記憶體庫10＜BK＞包含一胞陣列11＜BK＞及一讀取及寫入電路12＜BK＞。BK之值係一記憶體庫之一識別符(位址)。在其中提供八個記憶體庫10之實例中，BK之值係0或不大於7之任何自然數。各胞陣列11包括複數個記憶體胞MC。記憶體胞MC以一非揮發性方式保存資料。各種信號線(圖中未展示)提供於記憶體胞陣列11之區域中。信號線包含稍後將描述之位元線BL、源極線SL及字線WL。 各讀取及寫入電路12控制對對應胞陣列11所執行之寫入及讀取操作。各讀取及寫入電路12包含一驅動器、一解碼器、一頁緩衝器、一感測放大器等等。解碼器選擇由自記憶體控制器2供應之一位址信號指定之一記憶體胞MC。解碼器包含一列解碼器及一行解碼器。頁緩衝器暫時儲存待供應至對應記憶體庫10之寫入資料或自該記憶體庫10供應之讀取資料。讀取及寫入電路12藉由將各種電壓施加至信號線或將各種電流供應至信號線來識別自一選定記憶體胞MC供應之資料或該選定記憶體胞中之寫入指定資料。 輸入及輸出電路15控制半導體記憶體裝置1與記憶體控制器2之間之信號傳輸。輸入及輸出電路15連接至命令電路17、讀取及寫入電路12、ECC電路14及控制器16。 輸入及輸出電路15自記憶體控制器2接收一命令及一位址信號且將其等供應至命令電路17。命令電路17接收時脈CLK及CLKb且可依基於時脈CLK及CLKb之時序輸出各種信號。命令電路17將基於一命令及一位址信號之信號供應至讀取及寫入電路12。 輸入及輸出電路15將一位址信號供應至讀取及寫入電路12。基於位址信號，讀取及寫入電路12控制自記憶體胞MC之資料讀取及至記憶體胞MC之資料寫入。 ECC電路14將一錯誤校正碼(ECC)新增至待寫入記憶體胞MC中之資料。ECC電路解碼包含於自一記憶體胞MC接收之資料中之ECC，校正接收資料中之一錯誤，且產生待讀取之資料。 此外，輸入及輸出電路15將各種控制信號供應至控制器16。控制器16包含諸如一電壓產生器之元件，且基於一接收控制信號來控制半導體記憶體裝置1之結構元件。 將參考圖2來詳細描述胞陣列11。圖2繪示胞陣列之元件及其連接方式。例如，記憶體胞MC配置成一矩陣圖案。胞陣列11包括i個字線WL (WL0至WLi-1)、j個位元線BL (BL0至BLj-1)及j個源極線SL (SL0至SLj-1)。i及j係不小於0之自然數。一列之記憶體胞MC連接至一個字線WL，且一行之記憶體胞MC連接至由一個位元線BL及一個源極線SL形成之一對。 各記憶體胞MC包含一磁性穿隧接面(MTJ)元件30及一選擇電晶體31。MTJ元件30包括一MTJ，且MTJ包含兩個磁性層(第一磁性層及第二磁性層)且安置於該兩個磁性層之間之一非磁性層。第一磁性層具有一固定磁化方向或磁各向異性。第二磁性層具有一可變磁化方向。具有一固定磁化方向之第一磁性層意謂：磁化方向不會因流動通過MTJ元件30之寫入電流而反轉。 MTJ元件在兩個磁性層之磁化方向彼此平行時具有一最小電阻，且在兩個磁性層之磁化方向彼此反平行時具有一最大電阻。展現此等不同電阻之兩個轉變狀態被賦予二進位資料。當一寫入電流自第一磁性層流動至第二磁性層時，兩個層之磁化方向變成彼此平行。相反地，當一寫入電流自第二磁性層流動至第一磁性層時，兩個層之磁化方向變成彼此反平行。 例如，選擇電晶體31係一n型金屬氧化物半導體場效電晶體(MOSFET)。 各MTJ元件30之一端連接至位元線BL，且另一端連接至一選擇電晶體31之汲極(或源極)。各選擇電晶體31之閘極連接至一字線WL，且其源極(或汲極)連接至一源極線SL。 當由讀取及寫入電路12啟動一字線WL時，接通連接至此字線WL之選擇電晶體31。當接通選擇電晶體31時，連接至選擇電晶體31之MTJ元件30連接至一對之位元線BL及源極線SL。連接至一字線WL之一組記憶體胞MC將指稱一「頁」。 複數對之位元線BL及源極線SL屬於一行。各記憶體庫10＜KB＞包含(m+1)個行(即，行0至行m)。對其執行讀取或寫入操作之一記憶體胞由一頁位址之指派(即，一字線WL及一行之指派)指定。就一讀取操作而言，連接至由讀取操作選擇之字線WL之所有記憶體胞MC中之資料被讀取且儲存於一頁緩衝器(圖中未展示)中。對應於一頁之資料之部分進一步由一行位址指定。因此，讀取為一頁資料之部分及由行位址指定之資料。同樣地，指派一目標頁及一行來開始寫入。一行位址與一讀取命令或一寫入命令一起被指派。 圖3展示命令電路17之元件之部分。命令電路17接收時脈CLK及CLKb且基於時脈CLK及CLKb來操作。命令電路17包含一移位暫存器SHR1、一多工器MUX1、「及」閘AD1及AD2、一「或」閘OR1及FIFO暫存器組FRS1及FRS2。 移位暫存器SHR1接收供應至命令電路17之一讀取命令或一寫入命令。基於外部時脈CLK及CLKb，移位暫存器SHR1在自接收讀取或寫入命令逝去時脈循環(其之數目係基於半導體記體憶裝置1中所設定之叢發長度)之後輸出信號BB＜1＞至BB＜4＞(BB＜4:1＞)之一者。叢發長度表示待讀取或寫入之資料回應於一讀取或寫入命令而輸出或輸入之次數。信號BB＜1＞至BB＜4＞對應於叢發長度之週期。例如，當叢發長度係4時，輸出高位準信號BB＜1＞。例如，當叢發長度係8及16時，分別輸出高位準信號BB＜2＞及BB＜4＞。 信號BB＜1＞至BB＜4＞由多輸入「或」閘OR1接收。「或」閘OR1之一輸出用作信號BL4_BEND。當具有等於叢發長度4之一長度之資料由半導體記憶體裝置1接收時，確證信號BL4_BEND (設定為高位準)。下文將給出之描述係基於其中叢發長度係4之實例。 信號BL4_BEND由「及」閘AD1接收。「及」閘AD1亦被供應一電力供應電位(即，一高位準信號)。「及」閘AD1之一輸出由FIFO暫存器組FRS1接收。信號BL4_BEND可直接供應至FIFO暫存器組FRS1。 FIFO暫存器組FRS1包含n個FIFO暫存器。數目n基於半導體記憶體裝置1之規格來判定且係(例如) RU (tWR/tCK/2)，其tWR係一寫入回復時間。為開始寫入，半導體記憶體裝置1需要自完成寫入資料之接收起之寫入回復時間。寫入回復時間係將讀取及寫入電路12之頁緩衝器(圖中未展示)中之資料寫入記憶體胞陣列11中所需之一時間。寫入回復時間根據半導體記憶體裝置1之寫入特性來預先判定。符號tCK代表時脈CLK及CLKb之1次循環時間(週期)。RU意謂捨入小數點之後之數字。 使用n個FIFO暫存器，FIFO暫存器組FRS1在基於值n及寫入回復所需之一時脈循環自轉變至信號BL4_BEND之高位準起逝去時輸出一高位準信號BNWR＜BK＞，且使輸出該高位準信號BNWR＜BK＞保持一特定時間長度。 用於產生信號BNWR＜BK＞之一電路之組態類似於用於產生信號APCG＜BK＞之一電路之組態。用於產生信號APCG＜BK＞之電路包含一多工器MUX1、一「及」閘AD2及一FIFO暫存器組FRS2。多工器MUX1接收信號BB＜1＞、BB＜2＞及BB＜4＞。多工器MUX1亦自控制器16接收信號BL4、BL8或BL16。信號BL4、BL8及BL16係基於針對半導體記憶體裝置1所設定之叢發長度。當叢發長度係4時，多工器MUX1接收信號BB＜1＞且將其輸出為信號BEND。當具有等於叢發長度之一長度之資料由半導體記憶體裝置1接收時，確證信號BEND (設定為高位準)。 信號BEND由「及」閘AD2接收。「及」閘AD2亦接收信號APEN。當由一讀取命令或一寫入命令指派自動預充電時，確證信號APEN (設定為高位準)。「及」閘AD2之一輸出由FIFO暫存器組FRS2接收。FIFO暫存器組FRS2在信號APEN處於高位準時開始接收高位準信號BEND，且在基於值k及寫入回復所需之一時脈循環逝去時開始輸出信號APCG＜BK＞。值k表示所提供之記憶體庫之數目且例如為8。 各讀取及寫入電路12具有諸如圖4中所描繪之元件及連接。圖4繪示一讀取及寫入電路12＜BK＞之功能區塊及半導體記憶體裝置1之相關元件。半導體記憶體裝置1包括一寫入啟用電路18。寫入啟用電路18自命令電路17接收信號CBANK＜BK＞。當記憶體庫10＜BK＞由一寫入命令或一讀取命令指派為待存取之一記憶體庫時，信號CBANK＜BK＞上升至高位準。每當指派記憶體庫10＜BK＞之寫入命令或讀取命令由半導體記憶體裝置1 (明確言之，命令電路17)接收時，信號CBANK＜BK＞上升至高位準。 寫入啟用電路18亦自命令電路17接收信號EACH_BL4。信號EACH_BL4與時脈信號CLK同步，且每當對應於叢發長度4之時脈循環逝去時，確證信號EACH_BL4 (設定為高位準)。寫入啟用電路18基於信號CBANK＜BK＞及EACH_BL4來產生信號BWENS＜BK＞，且輸出信號BWENS＜BK＞。 讀取及寫入電路12包括一解碼器121＜BK＞、一重設控制電路122、一FIN產生器124＜BK＞、一FOUT產生器125＜BK＞、(m+1)個FIFO電路127 (127＜0＞至127＜m＞)及(m+1)個脈衝產生器128 (128＜0＞至128＜m＞)。換言之，脈衝產生器128之數目相同於所提供之行數。 例如，解碼器121＜BK＞自命令電路17接收信號CA＜m:0＞，且亦接收信號BWEN2＜BK＞。一組信號CA＜0＞至CA＜m＞(CA＜m:0＞)共同指定一行。更明確言之，信號CA＜0＞至CA＜m＞(CA＜m:0＞)之各者具有用於指定待存取之一行之一值(「0」或「1」)。 解碼器121＜BK＞基於信號CA＜m:0＞及信號BWEN2＜BK＞來產生信號COLUMN＜CA＞及BWEN2_SUM＜CA＞，且輸出信號COLUMN＜CA＞及BWEN2_SUM＜CA＞。值「CA」係行之一識別符(位址)且係0或不大於m之一自然數。當指派各自行0至m時，使信號COLUMN＜0＞至COLUMN＜m＞保持確證達一特定時間(保持處於高位準)。在讀取及寫入電路12＜BK＞中，當確證信號COLUMN＜CA＞及信號BWEN2＜BK＞兩者時，使信號BWEN2_SUM＜CA＞保持確證(保持處於高位準)。 信號BWEN2_SUM＜CA＞由重設控制電路122接收。重設控制電路122亦自命令電路17接收信號RESET。為重設一操作，使信號RESET保持確證(保持處於高位準)達一預定時間。當接收確證信號RESET時，重設控制電路122保持確證信號RST＜CA＞ (其用於由信號BWEN2_SUM＜CA＞指派之行CA)達一特定時間。 FIN產生器124＜BK＞自寫入啟用電路18接收信號BWENS＜BK＞，且自命令電路17接收信號RESET。信號BWENS＜BK＞係信號BWEN2＜BK＞之一延遲信號。FIN產生器124＜BK＞自信號BWENS＜BK＞產生信號BWEN＜0＞至BWEN＜n＞且輸出信號BWEN＜0＞至BWEN＜n＞ (BWEN＜n:0＞)。n之值由上文所描述之RU (tWR/tCK/2)計算。 每當將信號BWENS＜BK＞設定為高位準時，FIN產生器124＜BK＞將信號BWEN＜0＞至BWEN＜n＞之一者設定為高位準。更明確言之，每當FIN產生器124＜BK＞接收高位準信號BWENS＜BK＞時，FIN產生器124＜BK＞依＜＞內之數目之遞增次序將信號BWEN＜0＞至BWEN＜n＞設定為高位準。 FOUT產生器125＜BK＞自命令電路17接收信號BNWR＜BK＞及信號RESET。FOUT產生器125＜BK＞自信號NWR＜BK＞產生信號NWR＜0＞至NWR＜n＞(NWR＜n:0＞)且輸出信號NWR＜n:0＞。每當將信號BNWR＜BK＞設定為高位準時，FOUT產生器125＜BK＞將信號NWR＜0＞至NWR＜n＞之一者設定為高位準。更明確言之，每當FOUT產生器125＜BK＞接收高位準信號BNWR＜BK＞時，FOUT產生器125＜BK＞依＜＞內之數目之遞增次序將信號NWR＜0＞至NWR＜n＞設定為高位準。 FIFO電路127＜CA＞包含複數個FIFO暫存器且接收信號BWEN＜n:0＞、信號NWR＜n:0＞及信號COLUMN＜CA＞。FIFO電路127＜CA＞基於信號BWEN＜n:0＞、信號NWR＜n:0＞及信號COLUMN＜CA＞來產生信號WAYTS＜CA＞及WAYTE＜CA＞，且輸出信號WAYTS＜CA＞及WAYTE＜CA＞。明確言之，當接收確證信號BWEN＜N＞(N係0或不大於n之一自然數)且接收確證(高位準)信號COLUMN＜CA＞時，FIFO電路127＜CA＞鎖存高位準信號且輸出確證(高位準)信號WAYTS＜CA＞。此外，當接收確證(高位準)信號NWR＜N＞時，FIFO電路127＜CA＞輸出確證(高位準)信號WAYTE＜CA＞。 脈衝產生器128＜CA＞接收信號WAYTS＜CA＞及信號WAYTE＜CA＞。基於信號WAYTS＜CA＞及信號WAYTE＜CA＞，脈衝產生器128＜CA＞產生信號WRITE_PULSE＜CA＞且輸出信號WRITE_PULSE＜CA＞。基於信號WAYTS＜CA＞及信號WAYTE＜CA＞來使信號WRITE_PULSE＜CA＞保持確證(保持處於高位準)達一預定時間。例如，脈衝產生器128＜CA＞係一設定/重設鎖存器(RS鎖存器)。RS鎖存器接收信號WAYTS＜CA＞作為一設定輸入且接收信號WAYTE＜CA＞作為一重設輸入。 各讀取及寫入電路12＜BK＞具有諸如圖5中所描繪之元件。一控制器CC基於高位準信號WRITE_PULSE＜CA＞來啟動信號GBL＜CA＞及信號GSL＜CA＞(圖中未展示)。信號GBL＜CA＞選擇屬於行CA之位元線BL，且信號GSL＜CA＞選擇屬於行CA之源極線SL。一電流源電路CSR＜BK＞及一電流槽電路CSK＜BK＞用作一電流供應電路，且共同容許一寫入電流流動至記憶體胞MC，該記憶體胞MC連接至連接至一選定字線WL之行CA中之位元線BL及源極線SL且接著被選擇。寫入電流沿基於待寫入記憶體胞MC中之資料之方向流動通過記憶體胞MC。當確證信號WRITE_PULSE＜CA＞時，電流源電路CSR＜BK＞及電路槽電路CSK＜BK＞保持供應寫入電流。 圖6繪示FIN產生器124＜BK＞之元件及其連接方式。FIN產生器124＜BK＞包括一移位暫存器。移位暫存器包含(n+1)個正反器1241＜0＞至1241＜n＞。正反器1241＜0＞至1241＜n＞分別提供輸出B0至Bn。正反器1241＜0＞至1241＜n＞分別接收輸出Bn至Bn-1。正反器1241在其時脈輸入端處接收信號ICLK1且在其反相時脈輸入端處接收信號ICLK1b。信號ICLK1具有相同於信號BWENS＜BK＞之邏輯。 輸出B0至Bn分別由「及」閘AD11＜0＞至AD11＜n＞接收。「及」閘AD11＜0＞至AD11＜n＞接收延遲信號BWENS＜BK＞。「及」閘AD11＜0＞至AD11＜n＞分別輸出信號BWEN＜0＞至BWEN＜n＞。 圖7繪示FOUT產生器125＜BK＞之元件及其連接方式。FOUT產生器125＜BK＞包括以相同於FIN產生器124＜BK＞之方式連接之元件。然而，應注意，各節點處之信號不同於FIN產生器124＜BK＞之對應節點處之信號。FIN產生器124＜BK＞中之信號BWENS＜BK＞對應於FOUT產生器125＜BK＞中之信號BNWR＜BK＞。信號ICLK2及ICLK2b分別對應於信號ICLK1及ICLK1b。信號NWR＜0＞至NWR＜n＞分別對應於信號BWEN＜0＞至BWEN＜n＞。輸出C0至Cn分別對應於輸出B0至Bn。 圖8繪示讀取及寫入電路12＜BK＞之FIFO電路127＜CA＞之元件及其連接方式。如圖8中所展示，各FIFO電路127＜CA＞包括(n+1)個FIFO暫存器FR＜0＞至FR＜n＞。各FIFO暫存器FR依基於端子PIN處所接收之高位準信號之時序鎖存端子PI處所接收之信號之邏輯。各FIFO暫存器FR依基於端子POUT處所接收之高位準信號之時序自端子PO輸出鎖存邏輯(資料)。 FIFO暫存器FR＜0＞至FR＜n＞在端子PI處接收信號COLUMN＜CA＞且在端子RST處接收信號RST＜CA＞。FIFO暫存器FR＜0＞至FR＜n＞在其各自端子PIN處接收信號BWEN＜0＞至BWEN＜n＞。FIFO暫存器FR＜0＞至FR＜n＞在其各自端子POUT處接收信號NWR＜0＞至NWR＜n＞。 各FIFO暫存器FR之端子PO連接至鎖存電路L之輸入端且亦藉由電晶體QN1來接地。例如，電晶體QN1係一n型MOSFET且其閘極接收自控制器16供應之信號PORB。電晶體QN1經接通以重設鎖存電路L中之資料。鎖存電路L之一輸出由反相器IV1反相且用作信號An。 FIFO電路127進一步包括「反及」閘ND1及ND2、反相器IV5及IV6、一多輸入「或」閘OR11及延遲電路D1及D2。「反及」閘ND1接收信號BWENS＜BK＞及COLUMN＜CA＞。「反及」閘ND1之一輸出供應至串聯連接之延遲電路D1及反相器IV5。反相器IV5之一輸出用作信號WAYTS＜CA＞。 「或」閘OR11接收信號NWR＜0＞至NWR＜n＞且藉由延遲電路D2來將其輸出供應至「反及」閘ND2。「反及」閘ND2進一步接收信號An，且將其輸出供應至反相器電路IV6。反相器IV6之一輸出用作信號WAYTE＜CA＞。 圖9繪示讀取及寫入電路12＜BK＞之脈衝產生器128＜CA＞之一組態。脈衝產生器128＜CA＞包括「反及」閘ND11、ND12及ND13、「反或」閘NR11及反相器IV11及IV12。「反及」閘ND11接收信號WAYTS＜CA＞及「反或」閘NR11之一輸出。「反或」閘NR11接收信號WAYTE＜CA＞及信號RESET，且被施加一參考電壓VSS (低位準)。「反及」閘ND11之一輸出供應至「反及」閘ND12。「反或」閘NR11之一輸出供應至「反及」閘ND11及ND13。「反及」閘ND12接收「反及」閘ND11之一輸出及「反及」閘ND13之一輸出。「反及」閘ND13接收「反或」閘NR11之一輸出及「反及」閘ND12之一輸出。「反及」閘ND12之一輸出供應至反相器IV11，且反相器IV11之一輸出供應至反相器IV12。反相器IV12輸出信號WRITE_PULSE＜CA＞。 當供應高位準信號WAYTS＜CA＞(此時，信號WAYTE＜CA＞及信號RESET處於低位準)時，信號WRITE_PULSE在脈衝產生器128＜CA＞中上升至高位準。當供應高位準信號WAYTE＜CA＞時，信號WRITE_PULSE＜CA＞下降至低位準。即，當供應高位準WAYTS＜CA＞時，信號WRITE_PULSE＜CA＞上升至高位準以容許一寫入電流流動至記憶體胞MC。當供應高位準WAYTE＜CA＞時，信號WRITE_PULSE＜CA＞下降至低位準以停止將寫入電流供應至記憶體胞MC。 例如，當將一寫入命令供應至命令電路17時，脈衝產生器128接收高位準信號WAYTS＜CA＞且引起信號WRITE_PULSE＜CA＞上升至高位準。使信號WRITE_PULSE＜CA＞保持高位準，直至接收高位準WAYTE＜CA＞。當接收高位準WAYTE＜CA＞時，信號WRITE_PULSE＜CA＞下降至低位準。因此，脈衝產生器128輸出具有一預定脈衝寬度之信號WRITE_PULSE＜CA＞。 基於信號BWEN2＜BK＞，將寫入資料轉移至頁緩衝器且重設FIFO電路127＜CA＞。隨後，產生信號WRITE_PULSE＜CA＞。 [1-2] 寫入操作 圖10係展示對第一實施例之半導體記憶體裝置1所執行之寫入的一時序圖，且繪示信號在寫入週期中之狀態。明確言之，圖10係關於對記憶體庫10＜BK＞之行0 (CA=0)所執行之寫入。不管對其執行寫入之記憶體庫如何，用於一寫入之信號以相同方式改變。 在圖10中所展示之操作之開始時間處，所指示之所有信號處於低位準(無效)。當將一寫入命令(下文中指稱一第一寫入命令)供應至半導體記憶體裝置1時，將第一寫入命令自輸入及輸出電路15傳輸至命令電路17。將第一寫入命令自命令電路17傳輸至解碼器121＜BK＞。 在接收第一寫入命令之後，解碼器121＜BK＞基於第一寫入命令來在時間t1處將信號BWEN2_SUM＜0＞(W1)設定為高位準。信號BWEN2_SUM＜0＞保持處於高位準達一預定時間長度且在時間t2處下降至低位準。信號BWEN2_SUM＜0＞(W1)係回應於輸入第一寫入命令所產生之一信號之一延遲信號。在輸入第一寫入命令之後，需要待命，直至輸入寫入資料且隨後將其重寫於頁緩衝器中。為此，產生信號BWEN2_SUM＜0＞(W1)，其延遲達自第一寫入命令之輸入至寫入資料記錄於頁緩衝器中之完成之時間長度。 在時間t2處將信號BWEN2_SUM＜0＞(W1)轉變至低位準引起FIFO電路127＜0＞將信號WAYTS＜0＞轉變至高位準。信號WAYTS＜0＞係回應於輸入第一寫入命令所產生之一信號(或信號BWEN2_SUM＜0＞(W1))之一延遲信號。在以下描述中，假定：信號WAYTS＜0＞至高位準之轉變與信號BWEN2_SUM＜0＞轉變至低位準之時間t2同時，但信號WAYTS＜0＞至高位準之轉變實際上可稍晚於時間t2。 在時間t2處將信號WAYTS＜0＞轉變至高位準引起脈衝產生器128＜0＞輸出高位準信號WRITE_PULSE＜0＞。由於將信號WRITE_PULSE＜0＞轉變至高位準，所以讀取及寫入電路12＜BK＞在時間t2處開始將一寫入電流供應至行0之記憶體胞MC。信號WAYTS＜0＞在時間t3處恢復至低位準。 在輸入第一寫入命令之後之一預定時間處，輸入下一寫入命令(下文中指稱一第二寫入命令)。當將第二寫入命令供應至半導體記憶體裝置1時，將第二寫入命令自輸入及輸出電路15傳輸至命令電路17。將第二寫入命令自命令電路17傳輸至解碼器121＜BK＞。 在接收第二寫入命令之後，解碼器121＜BK＞在時間t4處將信號BWEN2_SUM＜0＞(W2)設定為高位準。信號BWEN2_SUM＜0＞在時間t5處下降至低位準。上文所提及之預定時間係比回應於輸入一寫入命令所產生之信號WRITE_PULSE＜0＞之脈衝寬度之時間短之一時間。 在時間t5處將信號BWEN2_SUM＜0＞轉變至低位準引起FIFO電路127＜0＞將信號WAYTS＜0＞轉變至高位準。在時間t5處將信號WAYTS＜0＞轉變至高位準引起脈衝產生器128＜0＞在時間5處開始輸出高位準信號WRITE_PULSE＜0＞。因為信號WRITE_PULSE＜0＞已由於輸入第一寫入命令而設定為高位準，所以信號WRITE_PULSE＜0＞維持高位準。因為信號WRITE_PULSE＜0＞維持高位準，所以讀取及寫入電路12＜BK＞保持將寫入電流供應至行0之記憶體胞MC。信號WAYTS＜0＞在時間t6處恢復至低位準。 在時間t7 (將信號WAYTS＜0＞轉變至高位準之後之一預定時間)處，信號WAYTE＜0＞上升至高位準。信號WAYTE＜0＞係回應於輸入第二寫入命所產生之一信號(或信號BWEN2_SUM＜0＞(W2))之一延遲信號。更明確言之，信號WAYTE＜CA＞係藉由採用一移位暫存器、一計時器、一計數器或其類似者之一延遲電路使回應於輸入第二寫入命令所產生之一信號(或信號BWEN2_SUM＜0＞(W2))延遲來獲得之一信號。信號WAYTE＜CA＞在輸入信號BWEN2_SUM＜0＞(W2)之後之一預定時間處自低位準轉變至高位準。 在時間t7處將信號WAYTE＜CA＞轉變至高位準引起脈衝產生器128＜0＞輸出低位準信號WRITE_PULSE＜0＞。由於將信號WRITE_PULSE＜0＞轉變至低位準，所以讀取及寫入電路12＜BK＞在時間t7處停止將一寫入電流供應至行0之記憶體胞MC。 若未輸入第二寫入命令，則回應於輸入第一寫入命令而產生高位準信號WAYTE＜0＞(或信號BWEN2_SUM＜0＞(W1))。然而，在此實例中，在產生對應於第一寫入命令之高位準信號WAYTE＜0＞之前輸入第二寫入命令。因此，不產生對應於第一寫入命令之高位準信號WAYTE＜0＞。回應於輸入第二寫入命令而產生高位準信號WAYTS＜0＞，其後，產生高位準信號WAYTE＜0＞。 對行1至m所執行之寫入類似於對行0所執行之寫入。 圖11係繪示第一實施例之寫入中之一些信號的一時序圖。圖11中所展示之操作開始於半導體記憶體裝置1在其接收一作用中命令之後之第一時間內接收一寫入命令(一第一寫入命令)時。 將時脈CLK及CLKb、信號CA0至CA9、資料選通信號DQS及資料DQ自記憶體控制器2供應至輸入及輸出電路15。信號CA0至CA9包含一記憶體庫位址、一行位址及一命令。 首先，在時間T0處輸入一作用中命令。作用中命令指派一存取(寫入)目標記憶體庫10＜BK＞(在此實例中為記憶體庫A)。在輸入作用中命令之後，在時間T1處輸入一第一寫入命令。在接收第一寫入命令之後，使半導體記憶體裝置1保持待命達寫入延時WL (對應三個時脈)，且在時間T4處接收資料選通信號DQS及寫入資料DQ。在資料選通信號DQS上升或下降之時點接收寫入資料DQ。將所接收之寫入資料DQ供應至讀取及寫入電路12＜BK＞之一頁緩衝器(圖中未展示)。 在時間T3 (接收第一寫入資料之後之一預定時間)處接收下一寫入命令(一第二寫入命令)。在接收第二寫入命令之後，使半導體記憶體裝置1保持待命達寫入延時WL (對應三個時脈)，且開始接收資料選通信號DQS及寫入資料DQ。在此實例中，輸入相同於相對於第一寫入命令所輸入之寫入資料的寫入資料作為虛設資料。因此，可在不改變寫入資料之情況下擴展用於相同行之記憶體胞之寫入脈衝。 圖12係繪示根據第一實施例之一修改方案之寫入中之一些信號的一時序圖。根據此修改方案，未輸入相同於第一寫入命令之寫入資料的資料作為第二寫入命令之寫入資料。相反地，使用伴隨第二寫入命令之輸入寫入資料作為一資料遮罩。 如圖12中所展示，自時間T6a至時間T8a輸入伴隨第二寫入命令之寫入資料DQ。在此實例中，自時間T6a至T8a使資料遮罩信號DM保持高位準。據此，忽略自時間T6a至時間T8a所輸入之寫入資料，且時間T4a至時間T6a處所輸入之寫入資料DQ保存於頁緩衝器中。如同圖11中所展示之實例，可在不改變寫入資料之情況下擴展用於相同行之記憶體胞MC之寫入時脈。圖12中所展示之其他信號及操作類似於圖11中所展示之信號及操作。 [1-3] 第一實施例之優點 第一實施例之半導體記憶體裝置之優點在於：可在不受電路佈局限制之情況下(即，在無需採用諸如一移位暫存器、一計時器及一計數器之電路來擴展寫入脈衝之情況下)擴展一寫入脈衝之脈衝寬度。 例如，若使用一電路來擴展一寫入脈衝之一脈衝寬度，則此一電路之額外使用導致電路面積增大。本實施例之半導體記憶體裝置首先接收一第一寫入命令且接著在接收第一寫入命令之一預定時間內接收一第二寫入命令。可比僅接收一個寫入命令之情況更多地擴展寫入時脈之時脈寬度。接收第一寫入命令之後之預定時間短於對應於僅接收一個寫入命令之情況之寫入脈衝之脈衝寬度的時間。 在第一實施例中，一寫入時脈之時脈寬度之上升由信號WAYTS＜CA＞判定，如圖10中所展示。信號WAYTS＜CA＞係基於信號BWENS＜BK＞，且信號BWENS＜BK＞係基於信號CBANK＜BK＞及信號EACH_BL4。另外，信號CBANK＜BK＞及信號EACH_BL4係基於包含一寫入命令之信號CA。因此，信號WAYTS＜CA＞係基於寫入命令所產生之一信號。 此外，一寫入脈衝之脈衝寬度之下降由信號WAYTE＜CA＞判定。信號WAYTE＜CA＞係基於信號NWR＜n:0＞及信號An，且信號NWR＜n:0＞係基於信號BNWR＜BK＞。信號BNWR＜BK＞係基於信號BL4_BEND，且信號BL4_BEND係基於信號BB＜4:1＞。另外，信號BB＜4:1＞係基於包含一寫入命令之信號CA。因此，信號WAYTE＜CA＞係基於寫入命令所產生之一信號。 因為在產生基於第一寫入命令之信號WAYTE＜CA＞之前輸入第二寫入命令，所以取消產生基於第一寫入命令之信號WAYTE＜CA＞，且開始產生基於第二寫入命令之信號WAYTS＜CA＞及信號WAYTE＜CA＞。據此，基於第一寫入命令來產生信號WAYTS＜CA＞，且基於第二寫入命令來產生WAYTE＜CA＞。因此，可擴展信號WRITE_PULSE＜CA＞之寫入時脈之時脈寬度。 將一寫入脈衝之脈衝寬度之下降描述為基於信號WAYTE＜CA＞所執行。與此相反，可使用用於引起一寫入脈衝之脈衝寬度下降之一電路。明確言之，在輸入WAYTS＜CA＞之後由信號WAYTS＜CA上升寫入脈衝之脈衝寬度，且電路在無需產生信號WAYTE＜CA＞之情況下於一預定時間之後降低寫入脈衝之脈衝寬度。 [2] 第二實施例 根據第二實施例，藉由將一命令自一記憶體控制器2供應至一半導體記憶體裝置1來擴展一程式脈衝。第二實施例之一般組態及電路類似於第一實施例之一般組態及電路。在下文中，將主要給出使第二實施例與第一實施例相互區別之特徵之一描述。 [2-1] 寫入操作 圖13繪示根據第二實施例之用於寫入之命令輸入。如圖13中所展示，將一作用中命令(Active)、一第一寫入命令(Write)、一命令(VNOP：可變不作業)及一第二寫入命令(Write w/DM)(具有資料遮罩)自記憶體控制器2循序輸入至半導體記憶體裝置1。在下文中，將以記憶體庫位址BA[2:0]及行C[5:2](頁位址)為例。 回應於第一寫入命令及第二寫入命令，對相同記憶體庫位址0及相同行0執行寫入操作。因為伴隨第二寫入命令之寫入資料被資料遮罩，所以其不輸入至頁緩衝器，且伴隨第一寫入命令之寫入資料依舊保存於頁緩衝器中。 命令VNOP判定第一寫入命令之輸入與第二寫入命令之輸入之間之時間長度。命令VNOP之值根據一寫入脈衝之脈衝寬度擴展之時間長度來改變。 假定一寫入脈衝之脈衝寬度擴展之時間長度係X [ns]，則命令VNOP之值根據時脈CLK及CLKb (或時脈之週期tCK [ns])之時脈頻率[MHz]來改變。 圖14展示一寫入脈衝之脈衝寬度擴展之時間長度X係10或20 [ns]時之時脈之循環數。例如，若一寫入脈衝之脈衝寬度應在時脈頻率係533且時脈循環係1.875時擴展10 ns，則將命令VNOP設定為「5個循環」。若一寫入脈衝之脈衝寬度應在時脈頻率係400且時脈循環係2.5時擴展20 ns，則將命令VNOP設定為「7個循環」。命令VNOP之值由「VNOP=RU(X/tCK)-1」給出，其中RU意謂捨入小數點之後之數字，如上文所描述。 圖15展示圖14中所展示之實例應用於其之一寫入脈衝。寫入脈衝用於時脈頻率係400 MHz，時脈循環係2.5 ns，且命令VNOP係「3個循環」時。如圖15之(b)處所展示，寫入脈衝之脈衝寬度係(30+X) ns。如圖15之(a)處所展示，寫入脈衝之未擴展脈衝寬度(即，輸入一個寫入命令之情況之脈衝寬度)係30 ns。 當寫入目標行改變至另一寫入目標行時，在輸入第二寫入命令之後輸入命令NOP (不作業)，如圖13中所展示。接著，循序輸入一寫入命令(Write)、命令VNOP及一寫入命令(Write w/DM)。以此方式，寫入目標行自「0」改變至「1」，且可擴展一寫入脈衝之脈衝寬度。命令NOP意謂：在一個相關循環期間不執行操作。 應注意，根據第二實施例來輸入命令VNOP，可輸入命令NOP來代替命令VNOP。 [2-2] 第二實施例之優點 如上文所描述，可藉由在輸入第一寫入命令之後輸入命令VNOP來改變執行第二寫入命令之時序。因此，可控制一寫入脈衝之脈衝寬度擴展之時間長度。例如，若藉由程式化來循序輸入作用中命令(Active)、第一寫入命令(Write)、命令(VNOP)及第二寫入命令(Write w/DM)，則可容易地擴展一寫入脈衝之脈衝寬度。 例如，實施例可應用於包含一元件之類似於一MRAM之一電阻變化型記憶體(諸如一ReRAM (電阻式隨機存取記憶體)及一PCRAM (相變隨機存取記憶體))以使用該元件之電阻變化來儲存資料。 實施例可應用於包含一元件之一半導體記憶體裝置以藉由施加一所需電流或電壓來使用該元件之電阻變化儲存資料或藉由將取決於該元件之電阻變化之一電阻差轉換為一電流差或一電壓差來讀取儲存至該元件之資料。 雖然已描述特定實施例，但此等實施例僅供例示，且不意欲限制實施例之範疇。其實，本文中所描述之新穎方法及系統可以各種其他形式體現；此外，可在不背離實施例之精神之情況下對本文中所描述之方法及系統作出各種省略、替代及形式改變。隨附申請專利範圍及其等效物意欲涵蓋將落於實施例之範疇及精神內之此等形式或修改。

1‧‧‧半導體記憶體裝置

2‧‧‧記憶體控制器

5‧‧‧連接線

10＜BK＞‧‧‧記憶體庫

10＜0＞至10＜3＞‧‧‧記憶體庫

11＜BK＞‧‧‧胞陣列

11＜0＞至11＜3＞‧‧‧胞陣列

12＜BK＞‧‧‧讀取及寫入電路

12＜0＞至12＜3＞‧‧‧讀取及寫入電路

14‧‧‧錯誤校正碼(ECC)電路

15‧‧‧輸入及輸出電路

16‧‧‧控制器

17‧‧‧命令電路

18‧‧‧寫入啟用電路

30‧‧‧磁性穿隧接面(MTJ)元件

31‧‧‧選擇電晶體

121＜BK＞‧‧‧解碼器

122‧‧‧重設控制電路

124＜BK＞‧‧‧FIN產生器

125＜BK＞‧‧‧FOUT產生器

127＜CA＞‧‧‧FIFO電路

127＜0＞至127＜m＞‧‧‧FIFO電路

128＜CA＞‧‧‧脈衝產生器

128＜0＞至128＜m＞‧‧‧脈衝產生器

1241＜0＞至1241＜n＞‧‧‧正反器

AD1‧‧‧「及」閘

AD2‧‧‧「及」閘

AD11＜0＞至AD11＜n＞‧‧‧「及」閘

BL0至BLj-1‧‧‧位元線

CA‧‧‧命令/位址信號

CC‧‧‧控制器

CLK‧‧‧時脈

CLKb‧‧‧時脈

CSK＜BK＞‧‧‧電流槽電路

CSR＜BK＞‧‧‧電流源電路

D1‧‧‧延遲電路

D2‧‧‧延遲電路

DM‧‧‧資料遮罩信號

DQ‧‧‧資料

DQS‧‧‧資料選通信號

FR＜0＞至FR＜n＞‧‧‧FIFO暫存器

FRS1‧‧‧FIFO暫存器組

FRS2‧‧‧FIFO暫存器組

IV1‧‧‧反相器

IV5‧‧‧反相器

IV6‧‧‧反相器

IV11‧‧‧反相器

IV12‧‧‧反相器

L‧‧‧鎖存電路

MC‧‧‧記憶體胞

MUX1‧‧‧多工器

ND1‧‧‧「反及」閘

ND2‧‧‧「反及」閘

ND11‧‧‧「反及」閘

ND12‧‧‧「反及」閘

ND13‧‧‧「反及」閘

NR11‧‧‧「反或」閘

OR1‧‧‧「反或」閘

OR11‧‧‧「反或」閘

QN1‧‧‧電晶體

SHR1‧‧‧移位暫存器

SL0至SLj-1‧‧‧源極線

WL0至WLi-1‧‧‧字線

圖1係繪示根據一第一實施例之一半導體記憶體裝置及一記憶體控制器的一方塊圖。 圖2繪示一胞陣列之元件及其在第一實施例之半導體記憶體裝置中之連接方式。 圖3繪示一命令電路之元件之部分及其在第一實施例之半導體記憶體裝置中之連接方式。 圖4繪示第一實施例之半導體記憶體裝置中之一讀取及寫入電路之功能區塊，該等功能區塊與半導體記憶體裝置之相關元件一起被繪示。 圖5繪示第一實施例之半導體記憶體裝置中之讀取及寫入電路之功能區塊之其他元件，且亦繪示該等元件之連接方式。 圖6繪示一FIN產生器之元件及其在第一實施例之半導體記憶體裝置中之連接方式。 圖7繪示一FOUT產生器之元件及其在第一實施例之半導體記憶體裝置中之連接方式。 圖8繪示一FIFO電路之元件及其在第一實施例之半導體記憶體裝置中之連接方式。 圖9繪示一脈衝產生器之元件及其在第一實施例之半導體記憶體裝置中之連接方式。 圖10係繪示第一實施例之半導體記憶體裝置中之寫入中之信號的一時序圖； 圖11係繪示第一實施例之半導體記憶體裝置中之寫入中之命令及信號的一時序圖。 圖12係繪示第一實施例之半導體記憶體裝置中之寫入之一修改方案中之命令及信號的一時序圖。 圖13繪示用於一第二實施例之一半導體記憶體裝置中之寫入之命令。 圖14繪示用於第二實施例之半導體記憶體裝置中之寫入之一命令VNOP。 圖15繪示第二實施例之半導體記憶體裝置中之寫入中所產生之一寫入脈衝。

Claims (9)

1. 一種半導體記憶體裝置，其包括：一記憶體胞；及一第一電路，其經組態以基於一寫入命令來產生一寫入脈衝且根據該寫入脈衝來將一寫入電流供應至該記憶體胞；其中當該第一電路接收一第一寫入命令時，該第一電路在一第一週期期間將該寫入電流供應至該記憶體胞；當該第一電路在接收該第一寫入命令之後之一第一時間內接收一第二寫入命令時，該第一電路擴展將該寫入電流供應至該記憶體胞之該第一週期；且伴隨該第二寫入命令輸入之一位址及寫入資料相同於伴隨該第一寫入命令輸入之一位址及寫入資料。
2. 如請求項1之半導體記憶體裝置，其中該第一時間短於對應於該第一電路接收該第一寫入命令時所產生之該第一寫入脈衝之一脈衝寬度的一時間。
3. 如請求項1之半導體記憶體裝置，其進一步包括經組態以發出該第一寫入命令且在發出該第一寫入命令之後之該第一時間內發出該第二寫入命令的一控制器。
4. 如請求項1之半導體記憶體裝置，其中回應於基於該第一寫入命令所 產生之一第一信號而確證該第一寫入脈衝，且回應於基於該第二寫入命令所產生之一第二信號而否定該第一寫入脈衝。
5. 如請求項4之半導體記憶體裝置，其中該第一信號係回應於輸入該第一寫入命令所產生之一信號之一延遲信號；及該第二信號係回應於輸入該第二寫入命令所產生之一信號之一延遲信號。
6. 如請求項1之半導體記憶體裝置，其中若在輸入該第一寫入命令之後且在輸入該第二寫入命令之前將一第一命令輸入至該第一電路，則根據該第一命令來變動該第一寫入脈衝之一脈衝寬度。
7. 如請求項1之半導體記憶體裝置，其中該記憶體胞包含可變電阻元件。
8. 一種半導體記憶體裝置，其包括：一記憶體胞；及一第一電路，其經組態以基於一寫入命令來產生一寫入脈衝且根據該寫入脈衝來將一寫入電流供應至該記憶體胞；其中當該第一電路接收一第一寫入命令時，該第一電路在一第一週期期間將該寫入電流供應至該記憶體胞；當該第一電路在接收該第一寫入命令之後之一第一時間內接收一第二寫入命令時，該第一電路擴展將該寫入電流供應至該記憶體胞之該第一週期；且 將伴隨該第一寫入命令輸入之第一寫入資料儲存於一緩衝器中，且若伴隨該第二寫入命令輸入第二寫入資料，則該緩衝器經組態以保存該第一寫入資料。
9. 一種半導體記憶體裝置，其包括：一記憶體胞；及一第一電路，其經組態以基於一寫入命令來產生一寫入脈衝且根據該寫入脈衝來將一寫入電流供應至該記憶體胞；其中當該第一電路接收一第一寫入命令時，該第一電路在一第一週期期間將該寫入電流供應至該記憶體胞；當該第一電路在接收該第一寫入命令之後之一第一時間內接收一第二寫入命令時，該第一電路擴展將該寫入電流供應至該記憶體胞之該第一週期；且該第一電路包括：一解碼器，其解碼該第一寫入命令及該第二寫入命令，且選擇該記憶體胞作為將對其執行一寫入操作之一記憶體胞；一電路，其基於該第一寫入命令及該第二寫入命令來產生一寫入信號；一脈衝產生器，其基於該寫入信號來產生該第一寫入脈衝及該第二寫入脈衝；及一電流供應電路，其使將該寫入電流供應至該記憶體胞保持達對應於該寫入脈衝之一時間長度。