JP4090165B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、遅延書き込み(ディレイドライト:Delayed Write または Late Write と呼ばれる)方式を適用した半導体記憶装置に関する。
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、SDRAM(Synchronous Dynamic Random Access Memory)等の半導体記憶装置には、動作の高速化およびデータ転送レートの向上が求められている。データ転送レートを向上させるためには、バスの使用効率を上げることが重要であるが、その1つの手法としてディレイドライト(Delayed Write:遅延書き込み) 方式が提案されている。しかしながら、ディレイドライトを適用した半導体記憶装置は、書き込み用のデータを保持するレジスタが必要となるため、データ量の増大に伴ってチップ面積の増大およびコストアップ等の要因となっている。そこで、書き込み用のデータを保持するためのレジスタを新たに設けることなく、データ転送レートを向上させた半導体記憶装置の提供が要望されている。
【0002】
【従来の技術】
図1および図2は従来の半導体記憶装置の一構成例を示すブロック図であり、SDRAMの一例を概略的に示すものである。図1および図2において、参照符号111は入力バッファ、112はコマンドデコーダ、113はアドレスバッファ、114は入力バッファ・ラッチ、115はデータI/Oバッファ・レジスタ、116はコマンドラッチ、117および118はシリパラ変換器(シリアル−パラレル変換器)、119はパラシリ変換器(パラレル−シリアル変換器)、120はシフトレジスタ、そして、121は制御回路を示している。さらに、参照符号122はオシレータ(OSC)、123リフレッシュアドレスカウンタ、124はスイッチ、125はデータマスク回路、126はライトアンプ、127はセンスバッファ、128はアドレスレジスタ、そして、129はデータレジスタを示している。
【0003】
入力バッファ111は、外部から供給されるクロックCLKをバッファリングして各回路へ供給するものであり、また、コマンドデコーダ112は、外部からのコマンドをデコードし、コマンドラッチ116およびシフトレジスタ120を介して制御回路121、入力バッファ・ラッチ114およびデータI/Oバッファ・レジスタ115へデコードされたコマンドを供給する。なお、シフトレジスタ120は、例えば、書き込みレイテンシ(Write Latency)が2以上の場合(書き込みレイテンシ≧2:例えば、後述する図4の場合)には必要であるが、書き込みレイテンシが0,1の場合(書き込みレイテンシ=0,1)には不要である。
【0004】
制御回路121は、デコードされた読み出しおよび書き込みコマンド(READ, WRITE)に応じてメモリコア部の各メモリブロック103にイネーブル信号を供給して制御する。各メモリブロック103は、ロウアドレスに応じてメモリセル(メモリセルアレイ)132のワード線(WL)を制御するロウデコーダ131、コラムアドレスに応じてコラム(ビット線BL,/BL)を制御するコラムデコーダ133、および、読み出しおよび書き込み制御を行うセンスアンプ・ライトスイッチ134を備え、それぞれ制御回路121からのロウイネーブル、コラムイネーブル、および、リードイネーブル並びにライトイネーブルの各イネーブル信号により制御され、メモリセル132に対する読み出しおよび書き込み処理が行われる。
【0005】
制御回路121の出力(リフレッシュ制御信号)は、リフレッシュアドレスカウンタ123およびアドレス切り換えスイッチ124へ供給され、アドレスバッファを介して供給される外部アドレスとリフレッシュ動作時の内部アドレス(オシレータ122を用いて生成されるリフレッシュアドレス)とを切り換えて通常動作(読み出しおよび書き込み動作)およびリフレッシュ動作の制御を行うようになっている。ここで、書き込みデータは、ライトアンプ126を介してメモリコア部(メモリブロック103)へ入力され、また、読み出しデータは、メモリコア部からセンスバッファ127を介して出力される。
【0006】
データI/Oバッファ・レジスタ115は、外部から供給される書き込みデータおよびメモリセル132からの読み出しデータの入出力処理を行うものであり、書き込み時には、データのシリアル−パラレル変換を行うシリパラ変換器118を介して、書き込みデータDQ0〜DQnをライトアンプ126へ供給する。また、読み出し時には、データのパラレル−シリアル変換を行うパラシリ変換器119を介して、センスバッファ127からの読み出しデータがデータI/Oバッファ・レジスタ115に入力され、その読み出しデータが外部(外部データバス)へ出力される。ここで、マスク信号用のデータDMは、例えば、書き込み用データDQ0〜DQnと共に外部から供給され、入力バッファ・ラッチ114およびシリパラ変換器117を介してマスク信号MASKとしてデータマスク回路125へ供給される。これにより、対応する書き込みデータのマスク制御が行われる。なお、マスク信号MASKは、例えば、書き込みコマンド信号の一部としてアドレスコード等の手段により外部から与えられる場合もある。
【0007】
ここで、後述する図5のように、例えば、ディレイドライト方式を適用する場合には、図1および図2の半導体記憶装置においては、書き込みアドレスを保持するアドレスレジスタ128および書き込み用のデータを保持するデータレジスタ129が必要になる。
図3〜図5は従来の半導体記憶装置の動作を説明するためのタイミング図であり、図3は読み出しレイテンシ=2で書き込みレイテンシ=0の一般的なSDRAMの動作を示し、図4は読み出しレイテンシ=書き込みレイテンシ=2のSDRAMの動作を示し、図5はディレイドライト方式を適用したSDRAMの動作を示している。
【0008】
図3に示されるように、一般的なSDRAMは、例えば、読み出しレイテンシ=2、書き込みレイテンシ=0であるが、外部からの読み出しコマンド(COMMAND)であるREAD0およびREAD1が入力されると、それから2クロック後に読み出しデータQ00,Q01およびQ10,Q11が出力される。ここで、読み出しデータQ00,Q01は読み出しコマンドREAD0に対応し、また、読み出しデータQ10,Q11は読み出しコマンドREAD1に対応する。そして、読み出し処理(READ0,READ1)の後に、書き込み処理(WRITE A)を行う場合、書き込みレイテンシ=0なので、書き込みコマンド(WRITE A)と同時に書き込み用のデータDA0,DA1が供給される。
【0009】
この図3に示すような一般的なSDRAMにおいては、読み出しコマンドREAD0,READ1により読み出されたデータQ00,Q01;Q10,Q11が出力された後に、外部から書き込み用のデータDA0,DA1が与えられるために、直前の読み出しコマンドREAD1を入力してから時間WT1だけ経過した後でないと書き込みコマンドWRITE Aを入力することができず、この時間WT1が無駄な時間となってデータの転送レート(データバスの使用効率)が低下するとになる。なお、書き込みコマンドWRITE AによりデータDA0,DA1が実際にメモリセルに書き込まれるのは、例えば、コマンドWRITEAから2クロック後になる。
【0010】
図4に示されるように、読み出しレイテンシ=書き込みレイテンシ=2のSDRAMでは、書き込みコマンドWRITE Aを入力してから2クロック後に対応する書き込み用のデータDA0,DA1を供給すればよいため、すなわち、書き込み用のデータDA0から2クロック前に書き込みコマンドWRITE Aを入力することができるために、直前の読み出しコマンドREAD1と書き込みコマンドWRITE Aとの間の時間WT2を、図3のSDRAM(時間WT1)よりも大幅に短縮することができる。これは、例えば、書き込みコマンドが連続するような場合にはデータの転送レート(データバスの使用効率)を向上させることができるが、図4に示すように、書き込みコマンドWRITE Aの直後に、再び読み出しコマンドREAD2が入力する場合には、書き込みコマンドWRITE AによりデータDA0,DA1が取り込まれるのは図3の一般的なSDRAMと同じタイミングとなり、従って、次の読み出しコマンドREAD2により読み出したデータ(Q20,Q21)を出力するのも図3のSDRAMと同じタイミングとなって、データの転送レートの向上は望めない。
【0011】
ここで、図4のSDRAMように、書き込みレイテンシ=2の場合には、書き込みコマンド(WRITE)を1クロック分シフトさせるシフトレジスタ(120)が必要なのは前述した通りである。なお、図4のように、読み出しレイテンシ=書き込みレイテンシ=2の場合もディレイドライト(Delayed Write, Late write)と呼ぶこともあるが、この場合には、後述の図5に示すSDRAMのように、レジスタ(アドレスレジスタ128およびデータレジスタ129)を設ける必要は無いものの、条件(例えば、読み出し処理と書き込み処理を交互に行うような場合)によっては、データの転送レートを向上させることはできない。
【0012】
図5に示されるように、ディレイドライト方式を適用したSDRAMは、上述した図4と同様に、直前の読み出しコマンドREAD1と書き込みコマンドWRITE Aとの間を時間WT2とすることができる。このディレイドライト方式を適用したSDRAMは、書き込みコマンドWRITE Aに対応する書き込み用のデータDA0,DA1を次の書き込みコマンド(WRITE B)が入力するタイミングで書き込むものであり、従って、次の書き込みコマンド(WRITE B)が入力するまで、前の書き込みコマンドWRITE Aの書き込みデータDA0,DA1をレジスタ(データレジスタ129)に保持すると共に、その書き込みアドレスもレジスタ(アドレスレジスタ128)に保持しておく必要がある。
【0013】
すなわち、ディレイドライト方式を適用したSDRAMは、そのSDRAM内に書き込み用のデータとそれに対応するアドレスを保持(記憶)するレジスタ(129,128)を備え、書き込みコマンド(WRITE A)が入力されたら、書き込みデータ(DA0,DA1)とアドレスを一時的に記憶しておき、読み出しコマンドが途切れた場合や次ぎの書き込みコマンド(WRITE B)が入力された場合に、各レジスタから書き込みデータ(DA0,DA1)とそのアドレスを取り出して書き込み処理を行うものである。これにより、書き込みコマンド(WRITE A)の直後に読み出しコマンド(READ2)を入力することが可能となり、データバスの使用効率を大幅に向上させることができる。
【0014】
【発明が解決しようとする課題】
上述したように、図5に示すようなディレイドライト方式を適用した半導体記憶装置(SDRAM)は、データの転送レート(データバスの使用効率)を向上させることができて有効なものであるが、書き込みデータを保持するデータレジスタ(129)、および、この書き込みデータのアドレスを保持するアドレスレジスタ(128)を設ける必要がある。
【0015】
ところで、近年の半導体記憶装置は、データ転送レートの上昇に伴ってデータバス幅が増大し(例えば、64ビット等)、また、DDR(Double Data Late)方式のような連続的にシリアルにデータを入力し、内部でパラレルデータに変換して一度に書き込むといった一度の書き込み動作におけるデータ量は益々大きくなる一方である。そのため、上記のディレイドライト方式を適用した場合に必要となるレジスタ(特に、書き込み用のデータを一時的に保持しておくためのデータレジスタ129)を設けることは、チップ面積の増大につながるだけでなく、コストアップの要因にもなる。
【0016】
なお、上述した問題は、SDRAMやDDR方式のDRAMに限定されるものではなく、例えば、ダイレクトラムバスDRAM(Direct Rambus DRAM) やDRAM以外のSRAM(Static Random Access Memory)等の様々な半導体記憶装置における問題でもある。
本発明は、上述した従来の半導体記憶装置が有する課題に鑑み、書き込み用のデータを保持するためのレジスタを新たに設けることなく、データ転送レートを向上させた半導体記憶装置の提供を目的とする。
【0017】
【課題を解決するための手段】
本発明によれば、メモリセルに接続されたビット線と、ライトアンプと、センスバッファと、前記ライトアンプからの書き込みデータを前記ビット線に伝達する書き込み用データ線と、前記ビット線の読み出しデータを前記センスバッファに伝達する読み出し用データ線とを備え、前記ライトアンプは、第1の書き込みコマンドに応じて入力される第1の書き込みデータを保持するデータラッチ手段と、前記第1の書き込みデータの有効/無効を表すマスク情報を受け取りそれを保持するマスク情報保持手段と、前記データラッチ手段に保持された前記第1の書き込みデータ、および、前記マスク情報保持手段からのマスク信号を受け取って前記書き込み用データ線に出力する書き込みデータを制御する出力手段と、を備えた半導体記憶装置であって、該出力手段により、前記第1の書き込みデータが有効ならば、前記第1の書き込みコマンドの入力に応じて、前記第1の書き込みデータを前記書き込み用データ線に出力保持し、前記第1の書き込みデータが無効ならば、前記第1の書き込みコマンドの入力に対して、前記第1の書き込みデータを前記書き込み用データ線には出力しないようにするものであり、該半導体記憶装置は、前記第1の書き込みコマンドの次に入力される第2の書き込みコマンドの入力により、前記書き込み用データ線に出力保持されている前記第1の書き込みデータを前記メモリセルに書き込むことを特徴とする半導体記憶装置が提供される。
【0018】
[備 考]
1.読み出し用データ線および書き込み用データ線を有する半導体記憶装置であって、
データを前記書き込み用データ線に保持するデータ保持手段と、該書き込み用データ線に保持しているデータをメモリセルに書き込むデータ書き込み手段とを具備することを特徴とする半導体記憶装置。
【0019】
2.項目1に記載の半導体記憶装置において、該半導体記憶装置は、前記読み出し用データ線に接続され前記メモリセルからデータを読み出すセンスアンプ部と、前記書き込み用データ線に接続され該メモリセルにデータを書き込むライトスイッチ部とを有するセンスアンプ・ライトスイッチを備えていることを特徴とする半導体記憶装置。
【0020】
3.項目2に記載の半導体記憶装置において、前記センスアンプ・ライトスイッチはメモリコア部に設けられ、前記読み出し用データ線および前記書き込み用データ線は該メモリコア部において分離されていることを特徴とする半導体記憶装置。
4.項目2に記載の半導体記憶装置において、該半導体記憶装置は、前記書き込み用データ線を駆動するライトアンプを備え、該ライトアンプは、該書き込み用データ線に書き込みデータを出力しそれを保持することを特徴とする半導体記憶装置。
【0021】
5.項目1に記載の半導体記憶装置において、該半導体記憶装置は、前記書き込みデータの有効/無効を表すマスク情報を受け取りそれを保持するマスク情報保持手段を備えることを特徴とする半導体記憶装置。
6.項目5に記載の半導体記憶装置において、前記マスク情報は、前記書き込みデータと共に入力されることを特徴とする半導体記憶装置。
【0022】
7.項目5に記載の半導体記憶装置において、前記マスク情報保持手段は、前記書き込み用データ線を駆動するライトアンプに設けられていることを特徴とする半導体記憶装置。
8.項目5に記載の半導体記憶装置において、該半導体記憶装置は、前記書き込みデータを無効とする際に前記書き込み用データ線を開放状態に制御する開放制御手段を備えていることを特徴とする半導体記憶装置。
【0023】
9.項目5に記載の半導体記憶装置において、前記書き込み用データ線は相補の信号線であり、該半導体記憶装置は、前記書き込みデータを無効とする際に該相補の書き込み用データ線を同一電位に制御する同一電位制御手段を備えていることを特徴とする半導体記憶装置。
10.項目5に記載の半導体記憶装置において、前記マスク情報保持手段に保持されたマスク情報は、前記センスアンプ・ライトスイッチに供給され、該マスク情報に基づいたメモリセルに対する書き込み制御が行われることを特徴とする半導体記憶装置。
【0024】
11.項目5に記載の半導体記憶装置において、前記マスク情報保持手段に保持されたマスク情報は、前記メモリコア部に設けられたデコーダに供給され、該マスク情報に基づいたメモリセルに対する書き込み制御が行われることを特徴とする半導体記憶装置。
12.項目11に記載の半導体記憶装置において、前記マスク情報に基づいて書き込み制御が行われるデコーダは、コラムデコーダであることを特徴とする半導体記憶装置。
【0025】
13.項目5に記載の半導体記憶装置において、前記書き込み用データ線に書き込みデータを出力しそれを保持するライトアンプは、前記マスク情報およびデータ無効信号により当該ライトアンプが保持する書き込みデータの有効/無効を制御することを特徴とする半導体記憶装置。
14.項目13に記載の半導体記憶装置において、前記マスク情報保持手段は、前記書き込み用データ線に保持された書き込みデータが前記メモリセルに書き込まれたら、前記データ無効信号により前記ライトアンプが保持する書き込みデータを無効にすることを特徴とする半導体記憶装置。
【0026】
15.項目13に記載の半導体記憶装置において、該半導体記憶装置はダイナミック型メモリであり、前記データ無効信号は、該ダイナミック型メモリのリフレッシュ動作に関連して発行されることを特徴とする半導体記憶装置。
16.項目1〜15のいずれか1項に記載の半導体記憶装置において、
前記データは、書き込みコマンドに応じて入力された書き込みデータであり、前記データ保持手段は、第1の書き込みコマンドに対応した第1の書き込みデータを保持し、そして、
前記データ書き込み手段は、前記第1の書き込みコマンドの次に入力される第2の書き込みコマンドの入力により、前記第1の書き込みデータを前記メモリセルに書き込むことを特徴とする半導体記憶装置。
【0027】
17.読み出し用データ線および書き込み用データ線を有する半導体記憶装置であって、
書き込みデータに対応して入力されるアドレス情報を保持するアドレス情報保持手段とを備え、
該アドレス情報保持手段に保持しているアドレスにアクセスがあった場合には、当該アドレスに対応したメモリセルに対して書き込み用データ線に保持されたデータを書き込むことを特徴とする半導体記憶装置。
【0028】
18.項目17に記載の半導体記憶装置において、該半導体記憶装置は、
書き込み用データ線に書き込みデータを出力しそれを保持するライトアンプと、
受信したアドレス情報および前記アドレス情報保持手段に保持されたアドレス情報を比較するアドレス比較器と、
該アドレス比較器の比較結果に基づいて前記メモリセルからのデータまたは前記ライトアンプからのデータを選択するデータセレクタとを備えることを特徴とする半導体記憶装置。
【0029】
19.項目18に記載の半導体記憶装置において、前記データセレクタは、さらに、前記書き込みデータの有効/無効を表すマスク情報に基づいて前記メモリセルからのデータまたは前記ライトアンプからのデータを選択することを特徴とする半導体記憶装置。
20.項目17に記載の半導体記憶装置において、該半導体記憶装置は、
前記書き込み用データ線に書き込みデータを出力しそれを保持するライトアンプと、
受信したアドレス情報および前記アドレス情報保持手段に保持されたアドレス情報を比較するアドレス比較器とを備え、該アドレス比較器の比較結果に基づいて前記書き込み用データ線に保持されたデータを前記メモリセルに書き込む書むことを備えることを特徴とする半導体記憶装置。
【0030】
21.項目20に記載の半導体記憶装置において、前記アドレス比較器の比較結果に基づいて前記書き込み用データ線に保持されたデータを前記メモリセルに書き込む書き込むと共に、該データを前記読み出し用データ線にに伝達することを特徴とする半導体記憶装置。
【0031】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置の実施例を図面を参照して詳述する。
図6および図7は本発明に係る半導体記憶装置の第1実施例を示すブロック図であり、SDRAMの一例を概略的に示すものである。図6および図7において、参照符号11は入力バッファ、12はコマンドデコーダ、13はアドレスバッファ、14は入力バッファ・ラッチ、15はデータI/Oバッファ・レジスタ、17および18はシリパラ変換器(シリアル−パラレル変換器)、19はパラシリ変換器(パラレル−シリアル変換器)、20はシフトレジスタ、そして、21は制御回路を示している。また、参照符号22はオシレータ(OSC)、23リフレッシュアドレスカウンタ、24はスイッチ、27はセンスバッファ、29はデータレジスタ、41は読み出しコマンドラッチ、42は書き込みコマンドラッチ、43は遅延回路、44はアドレス比較器、そして、45はスイッチを示している。さらに、参照符号5はアドレスレジスタ、6はライトアンプ、7はデータセレケタ、3はメモリブロック(メモリコア部)、31はロウデコーダ、32はメモリセル(メモリセルアレイ)、33はコラムデコーダ、そして、34はセンスアンプ・ライトスイッチを示している。
【0032】
入力バッファ11は、外部から供給されるクロックCLKをバッファリングして各回路へ供給するものであり、また、コマンドデコーダ12は、外部からのコマンドをデコードして読み出しコマンドおよび書き込みコマンドをそれぞれ読み出しコマンドラッチ41および書き込みコマンドラッチ42へ供給する。ここで、読み出しコマンドラッチ41の出力は制御回路21へ供給され、また、書き込みコマンドラッチ42の出力は制御回路21、シフトレジスタ20およびアドレスエジスタ5へ供給される。シフトレジスタ20の出力は、入力イネーブル信号として入力バッファ・ラッチ14およびデータI/Oバッファ・レジスタ15へ供給される。
【0033】
制御回路21は、入力された読み出しおよび書き込みコマンドに応じてメモリコア部の各メモリブロックにイネーブル信号を供給して制御する。各メモリブロック3は、ロウアドレスに応じてメモリセル(メモリセルアレイ)32のワード線(WL)を制御するロウデコーダ31、コラムアドレスに応じてコラム(ビット線BL,/BL)を制御するコラムデコーダ33、および、読み出しおよび書き込み制御を行うセンスアンプ・ライトスイッチ34を備え、それぞれ制御回路21からのロウイネーブル、コラムイネーブル、および、リードイネーブル並びにライトイネーブルの各イネーブル信号により制御され、メモリセル32に対する読み出しおよび書き込み処理が行われる。
【0034】
制御回路21の出力(リフレッシュ制御信号)は、リフレッシュアドレスカウンタ23およびアドレス切り換えスイッチ24へ供給され、アドレスバッファ13を介して供給される外部アドレスとリフレッシュ動作時の内部アドレス(オシレータ22を用いて生成されるリフレッシュアドレスカウンタ23の出力:リフレッシュアドレス)とを切り換えて通常動作(読み出しおよび書き込み動作)およびリフレッシュ動作の制御を行うようになっている。ここで、書き込みデータは、ライトアンプ(ラッチ)6を介してメモリコア部(ブロック3)へ入力され、また、読み出しデータは、メモリコア部からセンスバッファ27およびデータセレクタ7を介して出力される。なお、本第1実施例の特徴であるライトアンプ6の動作等に関しては後に詳述する。
【0035】
データI/Oバッファ・レジスタ15は、外部から供給される書き込みデータおよびメモリセル32からの読み出しデータの入出力処理を行うものであり、書き込み時には、データのシリアル−パラレル変換を行うシリパラ変換器18を介して、書き込みデータDQ0〜DQnをライトアンプ6へ供給する。また、読み出し時には、データのパラレル−シリアル変換を行うパラシリ変換器19を介して、データセレクタ7からの読み出しデータがデータI/Oバッファ・レジスタ15に入力され、その読み出しデータが外部(外部データバス)へ出力される。ここで、マスク信号用のデータDMは、例えば、書き込み用データDQ0〜DQnと共に外部から供給され、入力バッファ・ラッチ14およびシリパラ変換器17を介してマスク信号MASKとしてライトアンプ6へ供給される。なお、マスク信号MASKは、例えば、書き込みコマンド信号の一部としてアドレスコード等の手段により外部から与えられる場合もある。
【0036】
図6および図7に示されるように、本第1実施例においては、書き込みコマンドに対応して入力されたアドレスはアドレスレジスタ5に保持され、また、書き込みコマンドに対応して入力されたデータ(書き込みデータ)はライトアンプ6に送られてライトデータバスに保持される。なお、アドレスレジスタ5の手前に設けられた遅延回路43は、書き込みレイテンシの分だけアドレスのタイミングを遅らせてレジスタ5に入るようにするためのものである。また、書き込みコマンドは、シフトレジスタ20を介さないで制御回路21に入力され、また、入力バッファ・ラッチ14およびデータI/Oバッファ・レジスタ15に供給される入力イネーブル信号は、シフトレジスタ20を介して発生される。これは、書き込みコマンドが入力したら、メモリセル32への書き込みを、アドレスレジスタ5のアドレスおよびライトデータバス(WRITE DB)に保持されたデータにより直ちにに実行し、その後に、次の書き込みデータの取り込みを行うためである。
【0037】
ここで、以下の説明で頻出するマスク関係の信号について簡単に説明しておく。まず、マスク信号MASKは、書き込みデータDQ0〜DQnと一緒に外部から供給される信号DMから生成されるものであるが、前述したように、例えば、書き込みコマンドの一部として外部から供給することもできる。データ無効信号DIS1,DIS2は、制御回路21がライトアンプ6に対して書き込みデータの無効化を指示するための信号である。データ無効状態信号MASKX,MASKZは、マスク信号MASKおよびデータ無効信号DIS1,DIS2に基づいて書き込みデータを無効化するための信号である。ここで、データ無効状態信号MASKXとMASKZは相補信号で、データを無効化する場合は、MASKXが低レベル“L”でMASKZが高レベル“H”となる。
【0038】
図8および図9は本発明の半導体記憶装置の第1実施例における動作の一例を説明するためのタイミング図であり、読み出し動作と書き込み動作が混在した場合の動作を示すものである。
図8および図9に示されるように、まず、外部から読み出しコマンドREAD0が入力されると、ビット線BL,/BLに対応するデータQ0が読み出され、この読み出しデータは、リードデータバスからセンスバッファ27およびデータセレクタ7を介して読み出しコモンデータバス(READ CDB)に伝えられ、パラシリ変換器19およびデータI/Oバッファ・レジスタ15を介して読み出しデータQ00,Q01として出力される。なお、本実施例では、読み出しレイテンシは2となっている。
【0039】
そして、外部から読み出しコマンドREAD0,READ1に続いて(時間WT2の後に)書き込みコマンドWRITE Bが入力されると、アドレスレジスタ(5)およびライトデータバス(WRITE DB)に保持された『ADDRESS−A』および『DA0〜DA1』の情報(直前の書き込みコマンド(WRITE A:図示しない)によるもの)により、メモリセル(32)への書き込み(ビット線BL,/BL:DA)が行われる。そして、今回入力した書き込みコマンドWRITE Bに対応する書き込みデータ(DB0〜DB1)とマスク信号MASK(DMB0,DMB1)がライトアンプ6に転送されて保持される。
【0040】
すなわち、外部からの書き込みデータ(DB0〜DB1)は、データI/Oバッファ・レジスタ15およびシリパラ変換器18を介して書き込みコモンデータバス(WRITE CDB)に伝えられてライトアンプ6へ供給される。また、外部からのマスク信号は、入力バッファ・ラッチ14およびシリパラ変換器17を介してマスクデータMASK(DMB0,DMB1)としてライトアンプ6に供給される。このとき、ライトアンプ6とコラムデコーダ33との間のライトデータバス(WRITE DB)にもそのデータが保持されることになる。なお、書き込みコマンドWRITE Bに対応するアドレス(ADDRESS−B)は、アドレスレジスタ5に格納される。
【0041】
その後、図8および図9に示されるように、読み出しコマンドREAD2,READ3,READ4と続き、次に書き込みコマンドWRITE Cが入力されると、アドレスレジスタ5に保持されている直前の書き込みコマンドWRITEBに対応するアドレスADDRESS−Bと、ライトデータバス(WRITEDB)に保持されている直前の書き込みコマンドWRITE Bに対応する情報(書き込みデータDB0〜DB1およびマスクデータDMB0,DMB1)によりメモリセル32への書き込み(ビット線BL,/BL:DB)が行われる。なお、アドレスレジスタ5およびライトアンプ6等の具体的な回路例は、後に、図面を参照して詳述する。
【0042】
図10および図11は本発明の半導体記憶装置の第1実施例における動作の他の例を説明するためのタイミング図であり、上述した図8および図9の動作において、書き込みコマンドWRITE Bにマスクがかかった場合を示すものである。
図10および図11に示されるように、書き込みコマンドWRITE Bにマスクがかかった場合には、例えば、マスク信号MASKが書き込みコマンドWRITE Bに対応する書き込みデータDB0,DB1が入力するタイミングで高レベル“H”となり、これを受けてデータ無効状態信号MASKZが高レベル“H”となり、書き込みデータDB0,DB1が無効化され、その結果、ライトデータバス(WRITE DB)は中間レベルを保持することになる。すなわち、次の書き込みコマンドWRITE Cが入力してもメモリセルに対する書き込みは行われず、ビット線BL,/BLには、アドレスADDRESS−Bに対応するメモリセル(32)が元々保持していたデータ(QB)が現れるだけで、書き込みデータDB0,DB1による書き替えは行われないことになる。なお、例えば、書き込みコマンドWRITE Bに対応する書き込みデータDB0およびDB1の場合に、各データDB0およびDB1に対してそれぞれマスク信号が与えられてマスク制御が行われる場合もある。
【0043】
図12および図13は本発明の半導体記憶装置の第1実施例における動作のさらに他の例を説明するためのタイミング図であり、ライトデータバスおよびアドレスレジスタに未書き込みのデータおよびアドレスを保持しているときに、そのアドレスに対して読み出しコマンドが入力した場合を示すものである。
図12および図13に示されるように、書き込みコマンドWRITE Bに続いて読み出しコマンドREAD2,READ3が入り、その次に、読み出しコマンドREAD B(書き込みコマンドWRITE Bと同じアドレスに対する読み出しコマンド)が入ったとき、アドレス比較器44からは一致信号CIS(高レベル“H”のパルス)が出力され、データセレクタ7は、ライトアンプ6に保持されているデータをそのまま出力回路(パラシリ変換器19)に転送する。そして、ライトデータバス(WRITE DB)上に保持されたデータは、その後、次の書き込みコマンドWRITE Cが入力された時にメモリセル32へ書き込まれることになる。なお、書き込みデータがマスクされている場合には、ライトアンプ6からの無効情報(マスク情報)により、データセレクタ7は、メモリセル32からのデータ(センスバッファ27の出力)を選択して出力回路に転送することになる。また、書き込みデータ(DB0,DB1)の内の一部(DB1)だけがマスクされている場合には、そのマスクされたアドレスに対応するデータはメモリセル32から読み出したもの(QB1)を選択し、マスクされていないアドレスに対応するデータはライトアンプ6に保持されているもの(DB0)を選択し、出力回路(データI/Oバッファ・レジスタ15)からは、読み出しコマンドREAD Bに対してデータDB0,QB1が出力される場合もあり得る。
【0044】
なお、各実施例の説明においては、実際の半導体記憶装置におけるバンクおよびブロックの概念は簡略化のために省略されているが、実際の半導体記憶装置(SDRAM)は、例えば、複数のバンク(例えば、4バンク)を備え、さらに、各バンクがそれぞれ複数のブロック(例えば、4または8ブロック)を含んで構成されている。
【0045】
図14は本発明の半導体記憶装置に適用するセンスアンプ・ライトスイッチ(34)の一例を示す回路図である。この図14に示すセンスアンプ・ライトスイッチ34は、ダイレクトセンスアンプ方式と呼ばれるもので、例えば、高速動作が要求されるSDRAM等のメモリデバイスに適用されるものである。
図14に示されるように、センスアンプ・ライトスイッチ34は、pチャネル型MOSトランジスタ(pMOSトランジスタ)341〜350およびnチャネル型MOSトランジスタ(nMOSトランジスタ)351,352を備えて構成されている。
【0046】
リード用センスアンプ34aは、コラム選択信号(CL)によりスイッチング制御されるトランジスタ342,343、および、ビット線BL,/BLがゲートに接続されたトランジスタ344,341により構成され、相補のビット線BL,/BLのレベルに応じてリードイネーブル(信号)から相補のリードデータバスへ流れる電流を制御するようになっている。
【0047】
ライトスイッチ34bは、ライトイネーブル(信号)によりスイッチング制御されるトランジスタ346,347、および、ビット線BL,/BLがソースに接続されたトランジスタ345,348により構成されている。なお、トランジスタ345,348のゲートにはコラム選択信号が供給されている。そして、コラム選択信号およびライトイネーブルが高レベル“H”のときに、相補のライトデータバスのデータがビット線BL,/BLを介してメモリセルに書き込まれるようになっている。
【0048】
センスアンプ34cは、トランジスタ349〜351により構成され、相補のビット線BL,/BLのレベル差を増幅するようになっている。なお、このセンスアンプには、相補のセンスアンプイネーブル(信号)が供給され、センスアンプの動作(活性化)を制御するようになっている。
すなわち、メモリセル(32)からビット線BL,/BLに出力されたデータの増幅は、センスアンプ34cで行われ、読み出し(READ)の場合には、リードイネーブルを低レベル“L”(選択状態)とし、コラム選択信号CLを高レベル“H”にして、リード用センスアンプ34aを介してリードデータバスへ読み出しデータを転送する。このとき、ライトイネーブルは低レベル“L”(非選択状態)とする。
【0049】
書き込み(WRITE)の場合は、ライトイネーブルおよびコラム選択信号CLを高レベル“H”(選択状態)とし、さらに、リードイネーブルも高レベル“H”(非選択状態)とする。これにより、ライトデータバスの情報がライトスイッチ34bを介してビット線BL,/BLに転送される。
図14に示されるように、ダイレクトセンスアンプ方式のセンスアンプ・ライトスイッチ34では、メモリセルアレイ(32)上でリードデータバスとライトデータバスとが分離されており、ライトイネーブルを選択しない限りはライトデータバスの状態がリードデータバスに影響を与えることはない。また、ライトデータバスは、一度の書き込み動作で書き込むデータのビット数と同じ(または、それ以上の)本数だけ設けられているので、このライトデータバスに書き込み用データを保持しておけばよい。すなわち、ライトアンプ6によりライトデータバス(WRITE DB)に書き込みデータを保持しておけば、前述した本発明の第1実施例を適用することができることになる。
【0050】
図15は本発明の半導体記憶装置に適用するアドレスレジスタの一例を示す回路図である。
図15に示されるように、アドレスレジスタ5は、複数の前段用フリップフロップ511〜51n、および、複数の後段用フリップフロップ521〜52nを備え、シフトレジスタ(遅延回路)43を介して供給されたアドレス(A0〜An)を保持する。すなわち、前段および後段の各フリップフロップ511〜51nおよび521〜52nのクロック端子には、書き込みコマンドラッチ42からの書き込みコマンドが供給され、書き込みコマンド(例えば、WRITE B)が入力されるとその書き込みコマンド(WRITE B)と共に入力されたアドレス(ADDRESS−B)を前段のフリップフロップ511〜51nに取り込んで保持(ラッチ)するようになっている。なお、前段のフリップフロップ511〜51nに保持されたアドレス(ADDRESS−B)は、ライトアンプ選択アドレスとしてライトアンプ6へ出力される。ここで、ライトアンプ選択アドレスは、入力された書き込みコマンド(WRITE B)に対応する書き込みデータ(DB0,DB1)を、どのライトアンプに保持するかを指定するための信号である。
【0051】
さらに、次の書き込みコマンド(例えば、WRITE C)が入力されると、前段のフリップフロップ511〜51nに保持されていたアドレス(ADDRESS−B)は、後段のフリップフロップ521〜52nに取り込まれてアドレス比較器44へ供給される。このとき、前述したように、前段のフリップフロップ511〜51nには、入力された書き込みコマンド(WRITE C)に対応するアドレス(ADDRESS−C)が取り込まれる。
【0052】
そして、アドレス比較器44において、例えば、読み出しコマンドに対応するアドレスが次の書き込みコマンドで書き込みを行うアドレスと一致するかどうか(図12および図13を参照して説明した内容)の判定が行われる。
図16は本発明の半導体記憶装置に適用するライトアンプ6の一例を示す回路図である。
【0053】
図16に示されるように、ライトアンプ6は、データ転送部61、マスク情報ラッチ部62、出力部63、2つのインバータで構成されたデータラッチ64、プリチャージ部65、ナンドゲート66、および、インバータ67を備えて構成される。そして、図6および図7を参照して説明したように、書き込みデータおよびマスク信号(MASK)はライトアンプ6に供給され、ライトデータバス(WRITEDB:WDB,/WDB)上に保持される。
【0054】
図16に示されるように、データ転送部61は、pMOSおよびnMOSトランジスタで構成されたトランスファゲート611,612およびインバータ613を備え、前述したアドレスレジスタ6(前段のフリップフロップ511〜51n)からのライトアンプ選択アドレスおよび制御回路21からのライトデータラッチ信号が入力されたナンドゲート66の出力によりトランスファゲート611および612の制御が行われるようになっている。すなわち、ライトアンプ選択アドレスおよびライトデータラッチ信号が共に高レベル“H”のときに、書き込みデータおよびマスク信号MASKがそれぞれデータラッチ64およびマスク情報ラッチ62へ供給されて保持(ラッチ)される。
【0055】
マスク情報ラッチ62は、インバータ621〜623、ノアゲート624、および、nMOSトランジスタ625,626を備えて構成されている。ここで、インバータ621および622はラッチを構成し、データ転送部61からのマスク信号MASKを保持するようになっている。ラッチ(621,622)の出力は、インバータ623で反転されてノアゲート624に供給され、制御回路21からのデータ無効信号(DIS1)とのノア論理が取られ、新たなマスク信号MASKXとして出力部63へ供給される。トランジスタ625のゲートにはイニシャライズ信号が供給され、例えば、ライトアンプ6のデータを無効にするために、電源投入時に高レベル“H”のパルスを出力するようになっている。なお、トランジスタ625と並列に設けられたトランジスタ626は、前述した第1実施例および後述する第2並びに第3実施例では不要で、専ら後述する第4実施例に必要とされるものであり、該トランジスタ626のゲートにはさらなるデータ無効信号(DIS2)が供給されている。なお、データ無効信号DIS1は、通常、低レベル“L”となっており、これについては後に詳述する。また、データ無効信号DIS2は、後述の第4実施例の説明で詳述する。
【0056】
ここで、例えば、SDRAMにおいて、リフレッシュコマンド(集中リフレッシュコマンド)が書き込みコマンドと一部共通の信号として供給される場合、すなわち、コマンドをシリアルに分割して供給する仕様で途中までリフレッシュコマンドか書き込みコマンドかが区別できない場合(途中までコードが同じ場合)には、例えば、ライトアンプ6に保持されたデータの書き込み動作をそのまま行ってしまった後、書き込みデータを無効にしもよい。すなわち、リフレッシュ動作中には、読み出しコマンドが入力することはないので、書き込み動作をそのまま行ってしまっても問題がない。従って、データ無効信号(DIS1,DIS2)は、リフレッシュ動作が行われた後に出力されるように構成することもできる。
【0057】
出力部63は、pMOSトランジスタ631〜636、nMOSトランジスタ637〜643、および、インバータ644〜647を備えて構成される。マスク情報ラッチ62からのマスク信号MASKXはトランジスタ631,634および641のゲートに供給され、また、データラッチ64に保持された相補のデータはそれぞれトランジスタ637および639のゲートに入力される。なお、マスク信号MASKXは、インバータ67により反転されてマスク信号MASKZとしてプリチャージ部65へ供給されると共に、データセレクタ7へ供給される。また、データセレクタ7へ供給される書き込みデータ(書き込みデータ情報D,/D)は、インバータ644および646の出力から取り出されるようになっている。ここで、プリチャージ部65は、必ずしも設ける必要はない。
【0058】
出力部63の出力は、それぞれ高電位電源Vddと低電位電源Vssとの間に設けられたトランジスタ635および642の接続ノード並びにトランジスタ636および643の接続ノードから取り出され、ライトデータバス(WDB,/WDB)に保持されたデータが現れるようになっている。すなわち、書き込みデータがマスク信号MASKによりマスクされている(MASK=高レベル“H”)と、MASKX=低レベル“L”となって、出力部63の出力トランジスタ(635,642;636,643)は4個ともオフになり、ライトデータバスWDB,/WDBは開放状態になる。ここで、プリチャージ部65を設けた場合には、マスク信号MASK(MASKZ)が高レベル“H”のとき、プリチャージ部65のnMOSトランジスタ651〜653は全てオンとなって、ライトデータバスWDBおよび/WDBは短絡されると共に、プリチャージ電圧Vpr(例えば、電源電圧の中間レベル:Vdd/2)にプリチャージされる。
【0059】
従って、マスク信号MASK=高レベル“H”の場合、すなわち、書き込みデータをマスクする場合には、ライトデータバスWDB,/WDBは、開放状態或いは同じ電圧レベル状態(Vpr)となり、書き込み動作時にライトスイッチ(34b:トランジスタ345〜348)が動作してもセンスアンプを反転させることができないためメモリセル(32)への書き込みは行われない。
【0060】
なお、上述したように、ライトアンプ6は、保持している書き込みデータの情報D,/D(および、マスク信号MASKZ)をデータセレクタ7へ出力するが、書き込みデータがマスクされている場合には、書き込みデータ情報D=/D=低レベル“L”となる。データセレクタ7では、書き込みデータ情報D=/D=低レベル“L”を検出すると、その書き込みデータがマスクされていることを認識する。
【0061】
図16に示す回路例では、データセレクタ7へ供給する信号(D,/D)をライトデータバス(WDB,/WDB)とは別に生成するようになっているが、ライトデータバスWDB,/WDBを直接データセレクタ7に接続するように構成してもよい。さらに、書き込みデータの無効化には、例えば、マスク信号MASKZを用いることもできる。
【0062】
データ無効信号DIS1は、リフレッシュ時にライトデータバスWDB,/WDBに保持されているデータを強制的に無効にするものである。ただし,書き込みデータおよびMASK情報は、ライトアンプ6内のラッチ(64,62)にそれぞれ保持されている。また、リフレッシュは、DRAMセル(メモリセル32)に対して行う必要があるが、ライトアンプ6のラッチ64に保持されている書き込みデータに関しては、スタティックに保持されているため、リフレッシュする必要はない。従って、リフレッシュ中は、データ無効信号DIS1=高レベル“H”とし、ライトデータバスWDB,/WDBに保持されているデータを無効とし、リフレッシュ動作中のメモリコア(メモリセル32)に影響を与えないようにしておく。そして、リフレッシュから復帰したら、データ無効信号DIS1=低レベル“L”として、ラッチ64および62に保持された書き込みデータおよびマスク情報に従って、ライトデータバスWDB,/WDBにデータが発生させる。ここで、リフレッシュが開始したら、まず、ライトデータバスWDB,/WDBに保持されているデータをそのままメモリセル(32)に書き込むように構成してもよい。この場合においても、書き込み後にデータ無効信号DIS1を発生し、データを無効にして余分な書き込みをしないように構成するのが好ましい。
【0063】
図17は本発明の半導体記憶装置に適用するデータセレクタ7の一例を示す回路図である。
図17に示されるように、データセレクタ7は、ノアゲート71、ナンドゲート72、インバータ73,74、および、複数のスイッチ75を備えて構成される。ナンドゲート71には、上述したライトアンプ6からの書き込みデータ情報D,/Dが供給され、このデータ情報D=/D=低レベル“L”の時に、高レベル“H”を出力し、書き込みデータが無効(マスク)であることを検出するようになっている。従って、書き込みデータをマスクする場合には、ナンドゲート72には、インバータ73を介して低レベル“L”の信号が入力される。また、ナンドゲート72の他方の入力には、アドレス比較器44からの一致信号CISが供給されている。この一致信号CISは、アドレスが一致する場合、すなわち、ライトアンプ6に保持された書き込みデータのアドレスが読み出しアドレスに一致する場合に高レベル“H”となる信号である。従って、書き込みデータのマスクを行わない場合(インバータ73の出力が高レベル“H”)であって、ライトアンプ6に保持された書き込みデータのアドレスが読み出しアドレスに一致する場合(一致信号CISが高レベル“H”)には、ナンドゲート72の出力信号は低レベル“L”となり、インバータ74の出力信号は高レベル“H”となる。
【0064】
各スイッチ75は、pMOSおよびnMOSトランジスタで構成されたトランスファゲート751および752を備え、それぞれライトアンプ6に保持されたデータ(書き込みデータ)またはメモリセル32(メモリコア部)からの読み出しデータのいずれかを選択して出力バッファ(パラシリ変換器19、データI/Oバッファ・レジスタ15)へ供給するようになっている。すなわち、ライトアンプ6に保持された書き込みデータのアドレスが読み出しアドレスに一致し、かつ、書き込みデータのマスクを行わない場合には、ライトアンプ6に保持された書き込みデータがそのまま読み出しデータとして出力されることになる。なお、ライトアンプ6に保持された書き込みデータのアドレスが読み出しアドレスに一致しない場合、および/または、書き込みデータのマスクを行う場合には、メモリセル(32)からの読み出しデータが選択されて出力されることになる。
【0065】
ここで、図17に示すデータセレクタの回路例では、ナンドゲート71にデータ情報D,/Dを入力して書き込みデータのマスクを行うか否かを検出するようになっているが、例えば、マスク信号(MASKZ)をそのまま使用することもできる。
図18は本発明に係る半導体記憶装置の第1実施例における動作サイクルを説明するためのフローチャートである。
【0066】
図18に示されるように、第1実施例の半導体記憶装置における動作が開始すると、まず、ステップST11において、外部からのコマンドを受信し、ステップST12に進んで、そのコマンドが読み出しコマンド(READ)か、または、書き込みコマンド(WRITE)かを判別する。外部からのコマンドが読み出しコマンド(READ)のとき、ステップST13に進んで、その読み出しコマンドのアドレスがライトアンプ(6)に保持されている書き込みデータのアドレスと一致するかどうかをアドレス比較器44により比較する。ステップST13でアドレスが一致すると判定される(一致信号CISが高レベル“H”)と、ステップST14に進んで、データが無効か否か(書き込みデータがマスクされているか否か)が判別され、データが有効(書き込みデータのマスクが行われていない:マスク信号MASKが低レベル“L”)ならば、ステップST15に進んで、ライトアンプ6に保持されているデータ(書き込みデータ)を読み出しコマンドに対応するアドレスのデータ(読み出しデータ)として出力する。
【0067】
また、ステップST13で、読み出しコマンドのアドレスがライトアンプ(6)に保持されている書き込みデータのアドレスと一致しないと判別された場合、および、ステップST14で、データが無効(書き込みデータがマスクされている)と判別された場合には、ライトアンプ6に保持されているデータを選択せずに、実際にメモリセル(32)から読み出したデータを読み出しコマンドに対応する読み出しデータとして出力する。
【0068】
次に、ステップST12において、外部からのコマンドが書き込みコマンド(WRITE)であると判別されると、ステップST17に進んで、データが無効(書き込みデータはマスクされているか)どうかが判別され、データが有効である(書き込みデータがマスクされていない)と判別された場合には、ステップST18において、アドレスレジスタ5に保持されているアドレス情報(直前の書き込みコマンドに対応したアドレス)に従って、ライトデータバスWDB,/WDBに保持されているデータ(ライトアンプ6にラッチされている書き込みデータ)をメモリセル(32)に書き込んでステップST19に進む。
【0069】
また、ステップST17において、データが無効である(書き込みデータがマスクされている)と判別された場合には、ステップST19に進む。ステップST19では、入力されたアドレス(今回の書き込みデータに対応した書き込みアドレス)をアドレスレジスタ5に記憶(保持)し、また、入力されたデータ(今回の書き込みデータ)をライトデータバスWDB,/WDB(ライトアンプ6)に保持する。さらに、ステップST19において、マスク情報(マスク信号MASK)により、書き込みデータを有効にするか無効にするか(マスクするか否か)が行われる。
【0070】
図19は図18に示す半導体記憶装置の動作サイクルを説明するための図である。
図19に示されるように、図18の動作サイクルは、時間的にオーバーラップさせることが可能であり、具体的に、例えば、書き込み処理(WRITE)においては、後半のステップST19を前半のステップST17およびST18とオーバーラップさせて処理することが可能である。
【0071】
上述したように、本実施例の半導体記憶装置は、書き込み用のデータを保持するためのレジスタ(データレジスタ)を新たに設ける必要がなく、チップ面積およびコストの増大を抑えることができる。さらに、本実施例の半導体記憶装置は、書き込みデータがライトデータバス(WDB,/WDB)まで来ているので、書き込み時のデータ転送時間が短縮され、高速動作が可能となる。
【0072】
図20および図21は本発明に係る半導体記憶装置の第2実施例を示すブロック図である。
図20および図21に示す本第2実施例の半導体記憶装置は、前述した図6および図7に示す第1実施例との比較から明らかなように、第1実施の半導体記憶装置に対してマスク回路8を設け、マスク信号(MASKZ)が高レベル“H”のとき(書き込みデータをマスクするとき)には、データの書き込みを行わないようにライトイネーブルを制御する(ライトイネーブルを出力しない)ようになっている。
【0073】
すなわち、マスク回路8に対しては、ライトアンプ6からマスク信号MASKZが供給されると共に、第1実施例における制御回路21からのライトイネーブルも供給され、制御回路21からのライトイネーブル、および、ライトアンプ6からマスク信号MASKZにより、センスアンプ・ライトスイッチ34における書き込み動作を制御するようになっている。本第2実施例は、例えば、ライトデータバスWDB,/WDBの寄生容量が大きい場合に好ましく、より一層安全性の向上(データが誤って書き込まれてしまうのを防ぐこと)が可能である。さらに、本実施例のように、ライトイネーブルにより書き込みデータの無効制御を行うのは、半導体記憶装置のより一層の高速動作に対しても好ましいものである。
【0074】
図22および図23は本発明に係る半導体記憶装置の第3実施例を示すブロック図である。
図22および図23に示す本第3実施例の半導体記憶装置は、上述の図20および図21に示す第2実施例におけるマスク回路8を変形してマスク回路8’としたものである。すなわち、本第3実施例において、マスク回路8’は、第1実施例における制御回路21からのコラムイネーブル、および、ライトアンプ6からマスク信号MASKZにより、コラムデコーダ33を制御するようになっている。従って、書き込みデータがマスクされているとき(マスク信号MASKZが高レベル“H”のとき)は、マスク回路8’からコラムイネーブルが出力されず、ライトデータバスWDB,/WDBがビット線BL,/BLに接続されないようになっている。本第3実施例も上述の第2実施例と同様に、例えば、ライトデータバスWDB,/WDBの寄生容量が大きい場合に好ましいものである。なお、第2および第3実施例の他の構成は、第1実施例と同様なので、その説明は省略する。
【0075】
図24および図25は本発明に係る半導体記憶装置の第4実施例を示すブロック図であり、図26および図27は本発明の半導体記憶装置の第4実施例における動作の一例を説明するためのタイミング図である。
図24および図25に示す本第4実施例の半導体記憶装置は、上述の図22および図23に示す第3実施例におけるデータセレクタ7を不要としたものである。なお、本第4実施例において、ライトアンプ6には、制御回路21から第2のデータ無効信号(DIS2)が供給されるようになっている。
【0076】
すなわち、本第4実施例は、図26および図27と図12および図13との比較から明らかなように、書き込みコマンドWRITE Bに続いて読み出しコマンドREAD2,READ3が入り、その次に、読み出しコマンドREAD B(書き込みコマンドWRITE Bと同じアドレスに対する読み出しコマンド)が入ったとき、アドレス比較器44から一致信号CISが発生(高レベル“H”のパルスが発生)し、この一致信号CISが制御回路21に入力される。制御回路21は、一致信号CISを受けてライトイネーブルを出力し、ライトアンプ6に保持されているデータはビット線BL,/BLに転送され、メモリセル32への書き込みが行われる。さらに、この書き込みデータ(読み出しコマンドREAD Bに対応するデータ)は、そのままリードデータバスRDB,/RDBにも転送され、センスバッファ27、パラシリ変換器19およびデータI/Oバッファ・レジスタ15を介して出力される。
【0077】
従って、本第4実施例では、ライトイネーブルおよびリードイネーブルが両方とも出力され、メモリセルへの書き込み処理と読み出し処理とが同時に行われることになる。そして、メモリセル32への書き込みが終了したら、制御回路21はデータ無効信号DIS2(パルス信号)を発生しデータを無効化する。ここで、データ無効信号DIS2は、例えば、図16に示すライトアンプのマスク情報ラッチ62におけるトランジスタ626のゲート信号として供給され、上述のデータの無効化(マスク処理)が行われる。
【0078】
なお、書き込みデータがマスクされている場合には、前述した第3の実施例と同様に、マスク回路8’によりライトイネーブルを発生しなければよい。また、読み出しコマンドREAD Bの後に、書き込みコマンドWRITE Cが入ったときには、ライトデータバスWDB,/WDB(ライトアンプ6)に保持されているデータの書き込みは前の読み出しコマンドREAD Bが入力された時に行われており、また、その書き込みデータは無効化されているので、メモリセル32への書き込み動作は行われない。
【0079】
図28は本発明に係る半導体記憶装置の第4実施例における動作サイクルを説明するためのフローチャートである。
図28に示すフローチャートは、前述した図18のフローチャートにおいて、ステップST15が除かれ、その代わりにステップST21およびST22の処理が行われるようになっている。
【0080】
すなわち、ステップST14において、データが有効(書き込みデータのマスクが行われていない:マスク信号MASKが低レベル“L”)と判別されると、ステップST21に進んで、ライトデータバスWDB,/WDBに保持されているデータ(ライトアンプ6にラッチされている書き込みデータ)をメモリセル(32)に書き込み、同時に、その書き込みデータがリードデータバスRDB,/RDBを介してセンスバッファ27に取り込まれ、パラシリ変換器19およびデータI/Oバッファ・レジスタ15を介して出力される。
【0081】
さらに、ステップST22に進んで、制御回路21からのデータ無効信号DIS2を受けて、ライトデータバスWDB,/WDBに保持されているデータを無効にする。ここで、図28の動作サイクルは、時間的にオーバーラップさせることが可能であり、具体的に、例えば、書き込み処理(WRITE)においては、後半のステップST19を前半のステップST17およびST18とオーバーラップさせ、また、読み出し処理(READ)においては、後半のステップST22を前半のステップST13,ST14,ST16およびST21とオーバーラップさせて処理することが可能である。なお、図28における他のステップは、前述した図18と同様であり、その説明は省略する。
【0082】
以上の実施例では、半導体記憶装置をSDRAMとして説明したが、本発明は、SDRAMに限定されるものではなく、例えば、DDR方式のDRAMやダイレクトラムバスDRAM、さらには、DRAM以外のSRAM等の様々な半導体記憶装置であってもよい。
【0083】
【発明の効果】
以上、詳述したように、本発明によれば、書き込み用のデータを保持するためのレジスタを新たに設けることなく、チップ面積および価格の増大を招くことなく、データ転送レートを向上させた半導体記憶装置を提供することができる。さらに、本発明の半導体記憶装置は、書き込みデータがライトデータバスまで来ているので、書き込み時のデータ転送時間が短縮され、高速動作が可能となる。
【図面の簡単な説明】
【図1】従来の半導体記憶装置の一構成例を示すブロック図(その1)である。
【図2】従来の半導体記憶装置の一構成例を示すブロック図(その2)である。
【図3】従来の半導体記憶装置の動作を説明するためのタイミング図(その1)である。
【図4】従来の半導体記憶装置の動作を説明するためのタイミング図(その2)である。
【図5】従来の半導体記憶装置の動作を説明するためのタイミング図(その3)である。
【図6】本発明に係る半導体記憶装置の第1実施例を示すブロック図(その1)である。
【図7】本発明に係る半導体記憶装置の第1実施例を示すブロック図(その2)である。
【図8】本発明の半導体記憶装置の第1実施例における動作の一例を説明するためのタイミング図(その1)である。
【図9】本発明の半導体記憶装置の第1実施例における動作の一例を説明するためのタイミング図(その2)である。
【図10】本発明の半導体記憶装置の第1実施例における動作の他の例を説明するためのタイミング図(その1)である。
【図11】本発明の半導体記憶装置の第1実施例における動作の他の例を説明するためのタイミング図(その2)である。
【図12】本発明の半導体記憶装置の第1実施例における動作のさらに他の例を説明するためのタイミング図(その1)である。
【図13】本発明の半導体記憶装置の第1実施例における動作のさらに他の例を説明するためのタイミング図(その2)である。
【図14】本発明の半導体記憶装置に適用するセンスアンプ・ライトスイッチの一例を示す回路図である。
【図15】本発明の半導体記憶装置に適用するアドレスレジスタの一例を示す回路図である。
【図16】本発明の半導体記憶装置に適用するライトアンプの一例を示す回路図である。
【図17】本発明の半導体記憶装置に適用するデータセレクタの一例を示す回路図である。
【図18】本発明に係る半導体記憶装置の第1実施例における動作サイクルを説明するためのフローチャートである。
【図19】図18に示す半導体記憶装置の動作サイクルを説明するための図である。
【図20】本発明に係る半導体記憶装置の第2実施例を示すブロック図(その1)である。
【図21】本発明に係る半導体記憶装置の第2実施例を示すブロック図(その2)である。
【図22】本発明に係る半導体記憶装置の第3実施例を示すブロック図(その1)である。
【図23】本発明に係る半導体記憶装置の第3実施例を示すブロック図(その2)である。
【図24】本発明に係る半導体記憶装置の第4実施例を示すブロック図(その1)である。
【図25】本発明に係る半導体記憶装置の第4実施例を示すブロック図(その2)である。
【図26】本発明の半導体記憶装置の第4実施例における動作の一例を説明するためのタイミング図(その1)である。
【図27】本発明の半導体記憶装置の第4実施例における動作の一例を説明するためのタイミング図(その2)である。
【図28】本発明に係る半導体記憶装置の第4実施例における動作サイクルを説明するためのフローチャートである。
【符号の説明】
3…メモリブロック(メモリコア部)
5…アドレスレジスタ
6…ライトアンプ(ラッチ)
7…データセレクタ
8,8’…マスク回路
11…入力バッファ
12…コマンドデコーダ
13…アドレスバッファ
14…入力バッファ・ラッチ
15…データI/Oバッファ・レジスタ
16…コマンドラッチ
17,18…シリアル−パラレル変換器(シリパラ変換器)
19…パラレル−シリアル変換器(パラシリ変換器)
20…シフトレジスタ
21…制御回路
22…オシレータ(OSC)
23…リフレッシュアドレスカウンタ
24…スイッチ
27…センスバッファ
31…ロウデコーダ
32…メモリセル(メモリセルアレイ)
33…コラムデコーダ
34…センスアンプ・ライトスイッチ
41…読み出しコマンドラッチ
42…書き込みコマンドラッチ
43…遅延回路
44…アドレス比較器
45…スイッチ
128…アドレスレジスタ
129…データレジスタ
Claims (1)
- メモリセルに接続されたビット線と、
ライトアンプと、
センスバッファと、
前記ライトアンプからの書き込みデータを前記ビット線に伝達する書き込み用データ線と、
前記ビット線の読み出しデータを前記センスバッファに伝達する読み出し用データ線とを備え、
前記ライトアンプは、
第1の書き込みコマンドに応じて入力される第1の書き込みデータを保持するデータラッチ手段と、
前記第1の書き込みデータの有効/無効を表すマスク情報を受け取りそれを保持するマスク情報保持手段と、
前記データラッチ手段に保持された前記第1の書き込みデータ、および、前記マスク情報保持手段からのマスク信号を受け取って前記書き込み用データ線に出力する書き込みデータを制御する出力手段と、を備えた半導体記憶装置であって、
該出力手段により、
前記第1の書き込みデータが有効ならば、前記第1の書き込みコマンドの入力に応じて、前記第1の書き込みデータを前記書き込み用データ線に出力保持し、
前記第1の書き込みデータが無効ならば、前記第1の書き込みコマンドの入力に対して、前記第1の書き込みデータを前記書き込み用データ線には出力しないようにするものであり、
該半導体記憶装置は、前記第1の書き込みコマンドの次に入力される第2の書き込みコマンドの入力により、前記書き込み用データ線に出力保持されている前記第1の書き込みデータを前記メモリセルに書き込むことを特徴とする半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33152499A JP4090165B2 (ja) | 1999-11-22 | 1999-11-22 | 半導体記憶装置 |
US09/644,547 US6359813B1 (en) | 1999-11-22 | 2000-08-24 | Semiconductor memory device having improved data transfer rate without providing a register for holding write data |
KR1020000055113A KR100651892B1 (ko) | 1999-11-22 | 2000-09-20 | 반도체 메모리 장치 |
US10/057,976 US6636444B2 (en) | 1999-11-22 | 2002-01-29 | Semiconductor memory device having improved data transfer rate without providing a register for holding write data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33152499A JP4090165B2 (ja) | 1999-11-22 | 1999-11-22 | 半導体記憶装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005152866A Division JP4408833B2 (ja) | 2005-05-25 | 2005-05-25 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001148191A JP2001148191A (ja) | 2001-05-29 |
JP4090165B2 true JP4090165B2 (ja) | 2008-05-28 |
Family
ID=18244627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33152499A Expired - Fee Related JP4090165B2 (ja) | 1999-11-22 | 1999-11-22 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6359813B1 (ja) |
JP (1) | JP4090165B2 (ja) |
KR (1) | KR100651892B1 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4588158B2 (ja) * | 2000-03-28 | 2010-11-24 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
US6492881B2 (en) * | 2001-01-31 | 2002-12-10 | Compaq Information Technologies Group, L.P. | Single to differential logic level interface for computer systems |
JP4257824B2 (ja) * | 2002-07-03 | 2009-04-22 | シャープ株式会社 | 半導体記憶装置 |
US7002867B2 (en) * | 2002-09-25 | 2006-02-21 | Infineon Technologies Aktiengesellschaft | Refresh control circuit for ICs with a memory array |
US6934199B2 (en) * | 2002-12-11 | 2005-08-23 | Micron Technology, Inc. | Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency |
KR100541161B1 (ko) * | 2003-12-15 | 2006-01-10 | 주식회사 하이닉스반도체 | 고속 동작에 적합한 x 주소 추출기, x 주소 추출 방법및 메모리 |
US7099221B2 (en) * | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
JPWO2006001078A1 (ja) * | 2004-06-28 | 2008-04-17 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
US7116602B2 (en) | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
US7200693B2 (en) * | 2004-08-27 | 2007-04-03 | Micron Technology, Inc. | Memory system and method having unidirectional data buses |
US6965537B1 (en) | 2004-08-31 | 2005-11-15 | Micron Technology, Inc. | Memory system and method using ECC to achieve low power refresh |
US7209405B2 (en) | 2005-02-23 | 2007-04-24 | Micron Technology, Inc. | Memory device and method having multiple internal data buses and memory bank interleaving |
US20070028027A1 (en) * | 2005-07-26 | 2007-02-01 | Micron Technology, Inc. | Memory device and method having separate write data and read data buses |
TWI410970B (zh) * | 2005-07-29 | 2013-10-01 | Ibm | 控制記憶體的方法及記憶體系統 |
US7403446B1 (en) | 2005-09-27 | 2008-07-22 | Cypress Semiconductor Corporation | Single late-write for standard synchronous SRAMs |
US7609584B2 (en) | 2005-11-19 | 2009-10-27 | Samsung Electronics Co., Ltd. | Latency control circuit and method thereof and an auto-precharge control circuit and method thereof |
US7894289B2 (en) | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
US7900120B2 (en) * | 2006-10-18 | 2011-03-01 | Micron Technology, Inc. | Memory system and method using ECC with flag bit to identify modified data |
US7539062B2 (en) * | 2006-12-20 | 2009-05-26 | Micron Technology, Inc. | Interleaved memory program and verify method, device and system |
KR100903694B1 (ko) | 2007-03-30 | 2009-06-18 | 스펜션 엘엘씨 | 반도체 장치 및 데이터 써넣기 방법 |
JP4931727B2 (ja) * | 2007-08-06 | 2012-05-16 | オンセミコンダクター・トレーディング・リミテッド | データ通信システム |
US7826299B2 (en) | 2008-04-21 | 2010-11-02 | Infineon Technologies Ag | Method and apparatus for operating maskable memory cells |
CN102110464B (zh) * | 2009-12-26 | 2015-06-10 | 上海芯豪微电子有限公司 | 宽带读写存储器装置 |
US10043577B2 (en) | 2016-03-08 | 2018-08-07 | Toshiba Memory Corporation | Semiconductor memory device |
US11144634B2 (en) * | 2016-09-28 | 2021-10-12 | Nanolock Security Inc. | Access control for integrated circuit devices |
US10803928B2 (en) * | 2018-06-18 | 2020-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Low voltage memory device |
DE102019113512A1 (de) | 2018-06-18 | 2019-12-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Niederspannungsspeichervorrichtung |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9116493D0 (en) * | 1991-07-30 | 1991-09-11 | Inmos Ltd | Read and write circuitry for a memory |
US5838631A (en) * | 1996-04-19 | 1998-11-17 | Integrated Device Technology, Inc. | Fully synchronous pipelined ram |
US6147919A (en) * | 1998-06-29 | 2000-11-14 | Fujitsu Limited | Semiconductor memory employing direct-type sense amplifiers capable of realizing high-speed access |
DE19951677B4 (de) * | 1998-10-30 | 2006-04-13 | Fujitsu Ltd., Kawasaki | Halbleiterspeichervorrichtung |
JP4515566B2 (ja) * | 1999-11-09 | 2010-08-04 | 富士通セミコンダクター株式会社 | 半導体集積回路 |
-
1999
- 1999-11-22 JP JP33152499A patent/JP4090165B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-24 US US09/644,547 patent/US6359813B1/en not_active Expired - Lifetime
- 2000-09-20 KR KR1020000055113A patent/KR100651892B1/ko not_active IP Right Cessation
-
2002
- 2002-01-29 US US10/057,976 patent/US6636444B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6636444B2 (en) | 2003-10-21 |
US6359813B1 (en) | 2002-03-19 |
US20020105842A1 (en) | 2002-08-08 |
KR20010050529A (ko) | 2001-06-15 |
KR100651892B1 (ko) | 2006-12-01 |
JP2001148191A (ja) | 2001-05-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A02 | Decision of refusal |
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A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
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|
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|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120307 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130307 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140307 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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R350 | Written notification of registration of transfer |
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