JPWO2006001078A1 - 半導体集積回路装置 - Google Patents

Abstract

アドレス端子から入力されたアドレス信号をアドレス選択回路で解読してワード線とビット線の選択を行い、メモリセルを選択して同一サイクルでの書き込みと読み出しの動作指示に対応して、データ入力経路を通してビット線に伝えられた書き込みデータをデータ出力経路に含まれるセンスアンプにより増幅して出力させる。

Description

この発明は、半導体集積回路装置に関し、例えば高速動作が要求されるスタティック型ＲＡＭ（ランダム・アクセス・メモリ）を備えたものに利用して有効な技術に関するものである。

本願発明者等においては、高速ＳＲＡＭの機能として書き込んだデータを同一サイクルで読み出すことを検討した。従来、書き込み用ポートと読み出し用ポート等のように２つのポートを備えたＳＲＡＭにおいて、書き込みデータを優先して確実に読み出すようにした半導体記憶装置の例として、特開平１０−５００６１号公報、特開２００１−３１９４７７公報がある。
本願発明者等において、上記のような２ポートメモリの技術を参考にして、第１０図に示したような回路を検討した。すなわち、第１０図においては、入力ラッチに保持された書き込みデータとメモリセルからの読み出しデータをセンスするセンスアンプの出力信号のいずれかを一方を選択するセレクタを設けて出力ラッチを通して出力させる。つまり、セレクタは、上記入力ラッチからの信号を選択するというライトデータ出力経路を形成する動作と、メモリセル→リードスイッチ→センスアンプの出力信号を選択するというメモリセルデータ出力経路を形成する動作とを行う。
この構成では、メモリセルへの書き込み動作として上記入力ラッチの出力信号をライトドライバ→ライススイッチ→メモリセルという経路で書き込み動作を行いつつ、上記セレクタにより上記入力ラッチの出力信号を選択するというライトデータ出力経路を形成することにより書き込んだデータを同一サイクルで読み出すことができる。
上記のような書き込んだデータを同一サイクルで読み出すことのみを考慮すると、第１０図の構成により問題なく実現できる。しかしながら、メモリとしての本来の機能である読み出し動作に着目すると、第１１図のタイミング図に示したように、クロックに同期してワード線を選択し、メモリセルが接続されたビット線をリードスイッチにより選択してセンス線に現れた読み出し信号をセンスアンプ制御信号によりセンスアンプを活性化して増幅して出力させるというメモリセルデータ出力時には、上記セレクタでの遅延が加わってメモリセルデータが出力される。つまり、同図に示したようなライトデータ出力時に比べて、本来の読み出し動作のアクセスタイムが遅くなってしまうという問題を有する。また、メモリとしては、例えば３２ビットや６４ビット等のようにデータバス幅に対応したパラレルデータの書き込み動作や読み出し動作を行うものであるので、セレクタを３２個や６４個のように多数設けることが必要となり、回路規模も大きくなってしまう。
したがって、この発明の一つの目的は、簡単な構成で本来の読み出し動作を遅延させることなく、書き込みデータを同一サイクルで読み出すことができる半導体記憶回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、アドレス端子から入力されたアドレス信号をアドレス選択回路で解読してワード線とビット線の選択を行い、メモリセルを選択して同一サイクルでの書き込みと読み出しの動作指示に対応して、データ入力経路を通してビット線に伝えられた書き込みデータをデータ出力経路に含まれるセンスアンプにより増幅して出力させる。

第１図は、この発明に係る半導体記憶回路の一実施例を示す要部概略ブロック図であり、
第２図は、第１図の半導体記憶回路におけるデータの流れを説明するためのブロック図であり、
第３図は、第２図の半導体記憶回路の読み出し動作の一例を説明するためのタイミング図であり、
第４図は、第１図の半導体記憶回路の動作の一例を説明するためのタイミング図であり、
第５図は、第１図の半導体記憶回路を用いたシステムを説明するためのブロック図であり、
第６図は、この発明に係る半導体記憶回路の他の一実施例を示す概略ブロック図であり、
第７図は、第６図のライトバッファ方式によるメモリ動作の一例を説明するためのタイミング図であり、
第８図は、この発明に係る半導体記憶回路を用いた半導体集積回路装置の一実施例を示すブロック図であり、
第９図は、第８図のＵＲＡＭの一実施例を示すブロック図であり、
第１０図は、本願発明に先立って検討された半導体記憶回路のブロック図であり、
第１１図は、第１０図の半導体記憶回路の動作の一例を説明するためのタイミング図である。

この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、この発明に係る半導体記憶回路の一実施例の要部概略ブロック図が示されている。同図では、２つのワード線ＷＬ０，ＷＬ１と、一対の相補ビット線ＢＬＢとＢＬＴ及びこれらの交点に設けられた２つのメモリセルＭＣ０とＭＣ１と、上記ワード線及びビット線のアドレス選択回路ＰＲＩと、上記メモリセルへの書き込み経路としてのデータ入力経路及び上記メモリセルからの読み出し経路としてのデータ出力経路が代表として例示的に示されている。
上記メモリセルＭＣ０（ＭＣ１）は、ＣＭＯＳインバータ回路の入力と出力とを交差接続されてなるＣＭＯＳラッチ回路と、かかるＣＭＯＳラッチ回路の一対の入出力ノードと、相補ビット線ＢＬＢとＢＬＴとの間に設けられたアドレス選択用ＭＯＳＦＥＴとから構成される。上記アドレス選択用ＭＯＳＦＥＴのゲートは、ワード線ＷＬ０（ＷＬ１）に接続される。
上記アドレス選択回路ＰＲＩには、アドレス端子から供給されたアドレス信号を受けるアドレスバッファ、かかるアドレスバッファを通して取り込まれたアドレス信号を解読して、１つのワード線の選択信号を形成するアドレスデコーダ、上記選択信号によりワード線を駆動するワードドライバ等により構成される。
特に制限されないが、上記データ入力経路は、外部端子から供給された入力データ（Ｄｂｆ）を受ける入力回路ＤＩＢと、かかる入力回路ＤＩＢの出力信号を受けて上記ビット線ＢＬＢ，ＢＬＴに与えられる書き込み信号を形成するライトアンプ（又はライトドライバ）ＷＡ及びライトスイッチＷＳＷから構成される。上記データ出力経路は、上記ビット線ＢＬＢ，ＢＬＴをセンスアンプＳＡに接続させるリードスイッチＲＳＷと、センスアンプＳＡの出力信号を外部端子から出力させる出力データ（Ｑ）を形成する出力回路ＤＯＢから構成される。上記ライトアンプＷＡの出力端子は、ライト線ＷＤＬに接続されており、Ｙアドレスにより選択されるライトスイッチＷＳＷを介して複数対のビット線に選択的に接続される。上記センスアンプＳＡの入力端子は、リード線ＳＡＬに接続されており、Ｙアドレスにより選択されるリードスイッチＲＳＷを介して複数対のビット線に選択的に接続される。
第２図には、第１図の半導体記憶回路におけるデータの流れを説明するためのブロック図が示されている。第２図においては、前記第１図の入力回路ＤＩＢが入力ラッチとして示され、ライトアンプＷＡがライトドライバとして示され、出力回路ＤＯＢが出力ラッチとして示されている。そして、ライトデータ出力経路は、同図にハッチングを付した矢印のように、入力ラッチ→ライトドライバ→ライトスイッチ→メモリセルへの書き込み動作が行われるとともに、ライトスイッチ→リードスイッチ→センスアンプ→出力ラッチの経路で上記書き込み信号が出力データとして出力される。
また、メモリセルデータ出力経路は、同図に黒い矢印のようにワードドライバで選択されたメモリセルの記憶情報がビット線に読み出され、リードスイッチ→センスアンプ→出力ラッチの経路で出力される。上記書き込み動作において、ワードドライバで選択されたメモリセルに書き込み動作が行われることはいうまでもない。
第３図は、前記本願発明に先立って検討された第１０図の構成と対比させることにより、本願発明の特徴を説明するものであり、第３図に示したタイミング図と前記第１１図に示したタイミング図との対比から明らかなように、クロックに同期してメモリアクセスからメモリセルデータが出力されるまでのアクセスタイムに、第１０図に示したようなセレクタが存在しないために、セレクタ遅延が発生せずメモリセルの読み出し動作の高速化を図ることができる。
第４図には、前記第１図の半導体記憶回路の動作の一例を説明するためのタイミング図が示されている。同図においては、第１図に点線の矢印で示した（１）書き込み動作（メモリセルへの書き込み動作）、（２）読み出し動作（メモリセルからの読み出し動作）及び白抜きの矢印で示した（３）書き込み／読み出し動作の各サイクル１、２及び３が例示的に示されている。
サイクル１の（１）書き込み動作では、クロックＣＬＫに同期してアドレス信号Ａ０と書き込みデータＤ０を入力し、それに対応したワード線ＷＬ０を選択状態（オン）にする。これにより、メモリセルＭＣが接続されるビット線ＢＬＢ／ＢＬＴにはメモリセルＭＣの記憶情報に対応して電位差が生じる。ライトスイッチＷＳＷをオン状態にすることにより、ライトドライバ（ライトアンプ）ＷＡが上記書き込みデータＤ０に対応して上記ビット線ＢＬＢ／ＢＬＴを変化させる。これにより、メモリセルＭＣには、上記書き込みデータＤ０が書き込まれる。ここで、メモリセルＭＣの記憶情報を上記書き込みデータＤ０に対応して反転させるためには、ビット線ＢＬＢとＢＬＴを電源電圧ＶＤＤとＶＳＳ（ＧＮＤ）のようにフル振幅とする必要がある。このビット線ＢＬＢとＢＬＴの書き込み電圧は、前記図１では省略されているが、相補ビット線ＢＬＢ，ＢＬＴに設けられたプリチャージ（ライトリカバリ）回路によりサイクル１の後半においてプリチャージ（イコライズ）される。
サイクル２の（２）読み出し動作では、クロックＣＬＫに同期してアドレス信号Ａ１を入力し、それに対応したワード線ＷＬ１を選択状態（オン）にする。これにより、メモリセルＭＣが接続されるビット線ＢＬＢ／ＢＬＴにはメモリセルＭＣの記憶情報に対応して電位差が生じる。リードスイッチＲＳＷをオン状態にすることにより、センス線ＳＡＬには上記ビット線ＢＬＢ／ＢＬＴの電位差に対応した差電圧が発生し、センスアンプＳＡの動作（オン）によって増幅される。この増幅信号はサイクルの後半で出力回路を通して出力データＱ１として出力される。上記ビット線ＢＬＢとＢＬＴ及びセンス線ＳＡＬの読み出し電圧は、前記同様にプリチャージ回路によりサイクル２の後半においてプリチャージ（イコライズ）される。
サイクル３の（３）書き込み／読み出し動作では、クロックＣＬＫに同期してアドレス信号Ａ２と書き込みデータＤ２を入力し、それに対応したワード線、同図では便宜的にＷＬ０を選択状態（オン）にする。これにより、メモリセルＭＣが接続されるビット線ＢＬＢ／ＢＬＴにはメモリセルＭＣの記憶情報に対応して電位差が一時的に生じる。前記サイクル１と同様にライトスイッチＷＳＷをオン状態にすることにより、ライトドライバ（ライトアンプ）ＷＡが上記書き込みデータＤ２に対応して上記ビット線ＢＬＢ／ＢＬＴを変化させる。これにより、メモリセルＭＣには、上記書き込みデータＤ２が書き込まれる。そして、リードスイッチＲＳＷもオン状態にされてセンス線ＳＡＬには上記ライトドライバ（ライトアンプ）ＷＡで形成されたビット線ＢＬＢ／ＢＬＴの書き込み信号が伝えられる。したがって、センスアンプＳＡの動作（オン）によって上記書き込み信号を増幅して出力回路を通して出力データＱ２として出力させる。上記ビット線ＢＬＢとＢＬＴ及びセンス線ＳＡＬの読み出し電圧は、前記同様にプリチャージ回路によりサイクル３の後半においてプリチャージ（イライズ）される。このようにして、前記のようなセレクタを設けることなく、同一サイクル中に書き込みと読み出しを行うようにすることができる。
第５図には、第１図の半導体記憶回路を用いたシステムの一実施例のブロック図が示されている。第５図の（Ａ）のシステムにおいては、一般的な半導体記憶回路を用いたメモリ回路ＵＲＡＭと、第三のモジュールのデータ入力端子および出力端子がデータバスＡ〜Ｅに接続される。データバスＡ〜Ｃはラトデータバスであり、ＵＲＡＭ及び第三のモジュールのデータ入力端子に設けられた図示しないセレクタによって、Ａ〜Ｃのいずれか１つのライトデータバスからのデータが書き込まれる。そして、上記メモリ回路ＵＲＡＭきデータ出力端子はリードデータバスＤに接続され、第三のモジュールのデータ出力端子はリードデータバスＥに接続される。
第５図の（Ｂ）のシステムでは、前記説明したような本願発明に係る半導体記憶回路を用いたメモリ回路ＵＲＡＭと、第三のモジュールのデータ入力端子および出力端子がデータバスＡ〜Ｅに接続される。この実施例では、メモリ回路ＵＲＡＭの前記のような（３）書き込み／読み出し機能をデータ載せ替え機能として利用するものである。つまり、第三のモジュールのデータ入力端子は（Ａ）のようにデータバスＡ〜Ｃに接続されるのではなく、メモリ回路ＵＲＡＭのデータ出力端子が接続されたリードデータバスＤに接続される。この構成により、メモリ回路ＵＲＡＭに対して、前記（３）書き込み／読み出し動作を行わせて、メモリ回路ＵＲＡＭに対して書き込み動作を行わせるとともに、そのデータをリードデータバスＤを介して第三のモジュールに書き込むことができる。上記メモリ回路ＵＲＡＭに対しては、例えば前記のようなセレクタによってＡ〜Ｃのいずれか１つのライトデータバスからのデータが書き込まれるので、その機能をそのまま生かしてＡ〜Ｃのいずれか１つのライトデータバスのデータを第三のモジュールに書き込むようにすることができる。このようなメモリ回路ＵＲＡＭの（３）書き込み／読み出し動作を利用したバス載せ替え機能により、システムのバス制御の簡素化が可能になる。
第６図には、この発明に係る半導体記憶回路の一実施例の概略ブロック図が示されている。この実施例の半導体記憶回路は、マイクロプロセッサコアとともに１つの半導体集積回路装置に搭載され、前記半導体記憶回路ＵＲＡＭにライトバッファ方式を採用して製品の動作周波数の向上を図るようにするものである。
この実施例のライトバッファ方式とは、後述するマイクロプロセッサコアＣＰＵ（＋ＦＰＵ）からＵＲＡＭへのライトアクセスにおいて、データおよび命令をメモリＵＲＡＭではなく、一旦フリップフロップ回路Ｆ／Ｆへ格納し、以降のサイクルでメモリマットへの書き込み制御を行うようにするものである。
スタティック型メモリセルでは、前記のようにＣＭＯＳラッチ回路を記憶回路として用いるものであるため、その記憶状態を反転させるためには、ビット線ＢＬＢ，ＢＬＴを電源電圧ＶＤＤと回路の接地電位ＧＮＤにフル振幅させる必要がある。そして、このようにフル振幅されたビット線ＢＬＢ，ＢＬＴは、次のメモリサイクルのためにプリチャージ電圧に戻す必要がある。これに対して、読み出し動作ではビット線ＢＬＢ，ＢＬＴの小さな電圧差をセンスアンプＳＡで増幅するものであるので、上記ビット線ＢＬＢ，ＢＬＴの電位変化が小さく、しかもそれをもとに戻すプリチャージ時間も短くてよい。このため、スタティック型メモリセルを用いた半導体記憶回路では、上記メモリセルからの読み出し動作に要する時間は、メモリセルへの書き込み動作に要する時間よりも一般的には長くなる。
上記ライトバッファ方式では、データおよび命令を一旦フリップフロップ回路Ｆ／Ｆへ格納する第１動作と、上記フリップフロップ回路ＦＦに格納されたデータに基づきメモリセルへの書き込みを行う第２動作とを２つのメモリサイクルに分担して行うことにより、メモリサイクルを上記メモリセルからの読み出し動作に要する時間に合わせて設定することにより、上記バスサイクルの動作周波数の向上を図るようにすることができる。
この構成では、ライト動作の次に同じアドレスについてリード動作を行うと、上記ライト動作は、そのサイクルでは前記のようにデータおよび命令を一旦フリップフロップ回路Ｆ／Ｆへ格納する第１動作しか行われてないから、上記リード動作によってメモリセルを選択してリード動作を行わせると、書き込み前のデータが読み出されてしまう。そこで、アドレスを取り込むフリップフロップ回路Ｆ／Ｆのリード用アドレス信号と、ライトバッファのフリップフロップ回路Ｆ／Ｆに保持されている書き込みアドレス信号Ａｂｆとをアドレス比較回路ＡＣで比較し、もしも一致ならライトバッファのフリップフロップ回路Ｆ／Ｆに保持されている書き込みデータＤｂｆを同図に点線で示したような信号経路によりメモリマットからの読み出し信号として出力させるようにするものである。同図では、かかる機能をセレクタとして示している。
つまり、上記のようにライト動作の次のサイクルがリードで、かつ同じアドレスであったときには、ライトスイッチとリードスイッチをオン状態にさせるように制御して、前記ＵＲＡＭの（２）のようなメモリマットからの読み出し経路に替えて、セレクタの形態で示されたライトバッファからの読み出し経路、つまりは前記ＵＲＡＭの（３）に対応した点線で示されてライトバッファからの読み出し経路が形成されて、前記ライト動作の第２動作に対応したメモリセルへの書き込み動作と、その書き込み動作によって変化させられたビット線ＢＬＢ，ＢＬＴの電圧差をセンスアンプで増幅し、同図のようなライトバッファからの読み出し経路として出力させるものである。
リードサイクルは、リード１のサイクルのようにライトバッファを経由せずにＵＲＡＭへアドレス信号が伝達されるのに対し、ライトサイクルでは、ライト１のようにアドレス、入力データおよびライト信号がライトバッファと称するフリップフロップ回路Ｆ／Ｆに格納される。
第７図には、前記第６図のライトバッファ方式によるメモリ動作の一例を説明するためのタイミング図が示されている。同図においては、図示しないＣＰＵ（＋ＦＰＵ）からのアクセス要求がある場合、リードサイクルは、リード１のサイクルのようにライトバッファを経由せずにＵＲＡＭへアドレス信号が伝達される。そして、同じサイクルの後半でアドレスＡｎに対応した読み出しデータＱｎが出力される。
ライト１のサイクルでは、ライトイネーブルがハイレベルにされており、ライトイバッファネーブル信号ｂｆ−ｅｎによりアドレス信号Ａ０、入力データＤ０およびライト信号ＷＥがライトバッファと称するフリップフロップ回路Ｆ／Ｆにそれぞれ格納される。
ライト２のサイクルでは、上記ライトバッファに格納されたアドレス信号Ａｂｆ，データＤｂｆ、ライト信号ＷＥｂｆによりメモリマットに書き込み動作が行われると同時に、ライト２に対応したアドレスＡ１、データＤ１及びライト信号ＷＥがライトバッファのフリップフロップ回路Ｆ／Ｆにそれぞれ格納される。図示の上記のようなライトサイクル１、２でも出力データＱｎやＱ０は不要データとされる。出力回路をハイインピーダンスにすれば、このような出力データは出力されない。
リード２のサイクルでは、ライトイネーブルがロウレベルにされており、ライトイバッファネーブル信号ｂｆ−ｅｎもロウレベルにされるので、リード２のアドレス信号Ａ２がアドレス信号ＡとしてＵＲＡＭに供給されて、そのサイクルの後半で出力信号Ｑ２が出力される。つまり、このときには、直前のライト２でのアドレスＡ１と上記リード２のアドレスＡ２とが異なるために、リード２のサイクルではライト２に対応した前記第２動作が待たされて、それに対応したアドレスＡ２、データＤ２及びライト信号ＷＥは、ライトバッファに保持されている。
リード３のサイクルでは、上記ライト２に対応したアドレスＡ２についての読み出し動作が指示される。この場合には、前記アドレス比較回路ＡＣがそれを検出するので、上記ライトバッファに保持されたアドレスＡ１とデータＤ２及びライト信号ＷＥによってＵＲＡＭのメモリマットへの書き込み動作が行われるとともに、上記アドレス一致検出信号によってリードスイッチもオン状態となり、上記メモリマットのビット線ＢＬＢ，ＢＬＴに現れた書き込み電圧差をセンスアンプＳＡが増幅して、それを読み出しデータＱ１としてそのサイクルの後半に出力させるものである。
このように、ライトバッファ方式では、ライトバッファのデータが更新されるサイクルでメモリマットへ書き込まれる。この時、ライトバッファの格納しているデータをＵＲＡＭメモリマットへ書き込む前に同一アドレスへのリード要求が発生するとライトバッファへ格納したデータの読み出しが必要となるので、前記のようなアドレス比較回路ＡＣを用いて、ＣＰＵからライトバッファで格納しているアドレスと同一のアドレスでアクセスを要求した場合（第７図の網掛け部）には強制的にＵＲＡＭへの書き込みと読み出しを同一サイクルで行うよう制御するものである。
これに対して、ライト１や２のサイクルでは、無条件に第１図に示したようなリードスイッチＲＳＷをオン状態にして読み出し動作を開始し、メモリセルＭＣ０，１が接続されたビット線ＢＬＢ，ＢＬＴをリードスイッチＲＳＷを介してセンスアンプに繋がるセンス線ＳＡＬに伝える。センス線ＳＡＬのデータはセンスアンプＳＡの活性化によってよって増幅され出力ラッチ、出力バッファ等で構成される出力回路を経由して外部へ出力される。したがって、ライト２のサイクルでは入力データＤ０に対応した出力データＱ０が出力されることになるが、不要データとして扱われる。
そして、上記待たされていたライト２に対応したメモリセルへの書き込み動作は、リード３のサイクルで上記ライトバッファで格納しているアドレスと同一のアドレスでアクセスを要求していることを条件に、つまりは前記アドレス比較回路ＡＣからの一致信号により、ライト信号ＷＥがハイレベルの場合、ライトバッファから受け取るライトデータＤｂｆを入力回路ＤＩＢ→ライトドライバ（ライトアンプ）ＷＡ→ライトスイッチＷＳＷ→ビット線ＢＬＢ，ＢＬＴを経由してアドレスで選択されるメモリセルＭＣに書き込まれる。
それと併せてビット線ＢＬＢ，ＢＬＴのデータはリードスイッチＲＳＷを介してセンス線ＳＡＬに伝えられる。仮に選択メモリセルＭＣから読み出したデータが既にセンス線ＳＡＬに伝播していてもライトドライバＷＡの駆動能力が高いこと、また選択メモリセルＭＣも書き換えられることからセンス線ＳＡＬにはライトデータＤ１が伝わる。センスアンプＳＡではセンス線ＳＡＬのデータＤ１が増幅されるため、ライトデータＱ１が外部に出力されることになる。
これらＵＲＡＭの回路構成は半導体記憶回路としては一般的ものであり、本機能を実現するための回路の追加は生じない。すなわち、前記第１０図のようなセレクタを設ける場合のように面積の増加はない。また、メモリマットからの読み出しとライトデータとを選択して出力するための、機能的に示した選択論理（セレクタ）も必要としないため、そこでのリードアクセスタイムの遅延も生じない。
第８図には、この発明に係る半導体記憶回路を用いた半導体集積回路装置の一実施例のブロック図が示されている。この実施例では、前記半導体記憶回路がユーザーメモリＵＲＡＭとして用いられる。このＵＲＡＭとコントローラＭＥＭＣが組み合わされる。コントローラＭＥＭＣは、前記ライトバッファやアドレス比較回路ＡＣを含むものであり、前記第６図のようなＵＲＡＭを用いたライトバッファ方式でメモリアクセスを行う。
特に制限されないが、この実施例の半導体集積回路装置では２ポートメモリがキャシュメモリとして使用される。キャシュＣａｃｈｅは、ＦＢＵＳ（又はＭＢＵＳ）とＩＢＵＳに接続されるモジュールで、キャッシュコントローラＣＣＮとキャッシュメモリで構成される。
ＦＢＵＳは、コマンドフェッチ用バスであり、ＭＢＵＳは、データアクセス用バスであり、このシステムではコマンドフェッチ用とデータアクセス用に２つのキャッシュＣａｃｈｅを搭載している。上記ＦＢＵＳとＭＢＵＳは、ＣＰＵ＋ＦＰＵ（中央処理ユニット＋浮動小数点演算ユニット）が接続され、ＭＢＵＳとＩＢＵＳには、メモリの代表としてフラッシュメモリＦｌａｓｈ、制御ユニットＣＢＳＣが設けられる。この制御ユニットＣＢＳＣは、ユーザーメモリＵＲＡＭ、前記キャッシュＣａｃｈｅ、フラッシュメモリＦｌａｓｈのアクセスを制御する。
ＵＲＡＭを前記のような書き込み／読み出し動作を利用したバス載せ替え機能は、ＭＢＵＳのライトデータバスｍｄｂ−ｗからＵＲＡＭへの書き込み動作を行いつつ、そのデータをリードバスｍｄｂ−ｒからＦＰＵへの演算データとして１サイクルで伝えるようにすることができる。これにより、ＦＰＵによる浮動小数点演算を高速に行うようにすることができる。このようなバス載せ替え機能は、前記第６図に示したライトバッファ方式の半導体記憶回路では、前記ライト動作が連続した場合に、無条件で１サイクル遅れてリードスイッチをオン状態にして上記書き込み動作と読み出し動作を同一サイクルで行う機能によって実現できるものである。
キャシュメモリは、アドレスアレイ（又はタグアレイ）とデータアレイで構成され、その基本動作はＦＢＵＳからコマンド／アドレスを受け取り、ヒット判定を行った後に次のサイクルでデータを返すという動作を行う。キャッシュミスが生じた場合の制御は、すべてキャッシュコントローラＣＣＮにより行われる。キャシュメモリのアドレスアレイとデータアレイからの出力データは、キャッシュコントローラＣＣＮにおいて、ＦＢＵＳとＭＢＵＳのそれぞれに関して、ＣＣＮを経由するＩＢＵＳからの取り込みデータと選択される。キャッシュフィル／ライトバック時の動作は全てＣＣＮが制御する。
制御ユニットＣＢＳＣは、ユーザーメモリＵＲＡＭ、キャシュＣａｃｈｅ、フラッシュメモリＦｌａｓｈのアクセスを制御するものであり、特に制限されないが、バスｆｄｂ，ｍｄｂ−ｒは、制御ユニットＣＢＳＣ、ユーザーメモリＵＲＡＭ、キャシュＣａｃｈｅ、フラッシュメモリＦｌａｓｈが共有する出力専用バスとされる。各モジュールの出力バッファをトライステート制御するのではなく、必要に応じて選択されるモジュールの出力データをＡＮＤ（アンド）論理を使って有効なデータとして上記共通バスｆｄｂ，ｍｄｂ−ｒに載せる（出力する）ようにするものである。
第９図には、図８のＵＲＡＭの一実施例のブロック図が示されている。この実施例のＵＲＡＭは４ページで構成され、特に制限されないが、１ページあたり３２ＫＢ ＲＡＭとされる。出力部にはＦＢＵＳ、ＭＢＵＳ、ＩＢＵＳ用の各ページＲＡＭからのデータセレクタがある。各ページごとにＦＢＵＳ、ＭＢＵＳ、ＩＢＵＳからのアクセスが可能であるが、複数のバスからの同一ページへのアクセスの場合、競合となりどちらかのバスアクセスが待たされる。複数のバスアクセスがあっても別々のページへのアクセスの場合には競合は生じない。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、第１図において、ライトスイッチを省略し、メモリマットの各ビット線にトライステート出力機能を持つライトアンプ又はライトドライバを設け、かかるライトアンプ又はライトドライバをビット線の選択信号とライト動作タイミング信号とで選択的に動作状態にするようにしてもよい。
第６図において、ライトバッファに保持された入力データＤｂｆは、前記第１動作期間中にＵＲＡＭのライトドライバ又はライトアンプに入力まで供給しておいて、あるいはライトアンプ又はライトドライバにラッチ機能を設けて保持させておいて、前記のようなメモリセルへの書き込みを行う第２動作では、ライトスイッチをオン状態にすること又は上記のようにメモリマットの各ビット線に設けられたトライステート出力機能を持つライトアンプをビット線の選択信号とライト動作タイミング信号とで選択的に動作状態にするようにしてもよい。また、前記センスアンプも各ビット線毎に設けておいて、出力端子をワイヤードオア論理により結合しておいて、選択されたビット線に対応したセンスアンプのみを動作状態にし、その出力信号を出力回路を通して出力させるようにしてもよい。

この発明は、半導体集積回路装置に搭載される高速スタティック型ＲＡＭのような半導体記憶回路の他、それ自体で１つの半導体記憶装置を構成する半導体集積回路装置等に広く利用することができる。

Claims (9)

1. ワード線とビット線の交点に設けられたメモリセルと、
   アドレス端子から入力されたアドレス信号を解読して上記ワード線とビット線の選択を行うアドレス選択回路と、
   データ入力端子及びそれに対応したデータ入力経路と、
   データ出力端子及びそれに対応したデータ出力経路とを備え、
   上記アドレス端子から入力されたアドレス信号により選択されたメモリセルへの同一サイクルでの書き込みと読み出しの動作指示に対応して、上記ビット線に伝えられた書き込みデータを上記データ出力経路に含まれるセンスアンプにより増幅して出力させる半導体記憶回路を備えてなることを特徴とする半導体集積回路装置。
2. 請求の範囲第１項において、
   上記ビット線は、一対の相補ビット線からなり、上記メモリセルはスタティック型メモリセルであることを特徴とする半導体集積回路装置。
3. 請求の範囲第２項において、
   上記データ入力経路は、データ入力端子の書き込み信号を受ける入力回路、かかる入力回路の出力信号を受けるライトアンプ及びかかるライトアンプの出力信号を選択されるメモリセルの相補ビット線に伝えるライトスイッチを含み、
   上記データ出力経路は、選択されるメモリセルの相補ビット線を上記センスアンプの入力に伝えるリードスイッチ、かかるセンスアンプの出力信号を上記データ出力端子に伝える出力回路を含むことを特徴とする半導体集積回路装置。
4. 請求の範囲第３項において、
   書き込み動作時のアドレス信号を保持する第１ラッチ回路及び入力データを保持する第２ラッチ回路と、読み出し動作時の入力されたアドレス信号又は第１ラッチ回路に保持されたアドレス信号をリード／ライト制御信号に対応して選択するセレタクとを含むライトバッファと、
   上記第１ラッチに保持されたアドレス信号と上記読み出し動作時の入力されたアドレス信号との一致を判定するアドレス判定回路とを更に備え、
   上記書き込み動作は、クロックに同期した第１サイクル中に書き込み動作指示とそれに対応したアドレス信号及び入力データを上記ライトバッファに取り込み、上記第１サイクルの次の第２サイクル中に上記ライトバッファに取り込まれたアドレス信号及び入力データに対応して上記ワード線とビット線の選択を行ってメモリセルに書き込み動作を行うものであり、
   上記読み出し動作は、クロックに同期して第１サイクル中に読み出し動作指示とそれに対応したアドレス信号により上記ワード線とビット線の選択を行って上記データ出力経路を通してメモリセルからの読み出し信号の出力を行うものであり、
   上記アドレス判定回路により書き込み動作の第２サイクルと上記読み出し動作の第１サイクルとが同じアドレスであることを検出したなら、上記書き込み動作の第２サイクルと上記読み出し動作の第１サイクルとを同時に行うようにすることを特徴とする半導体集積回路装置。
5. 請求の範囲第４項において、
   上記書き込み動作が指示されたときには、無条件で上記リードスイッチ及びセンスアンプを動作状態にして出力回路を通して出力動作を行わせることを特徴とする半導体集積回路装置。
6. ワード線とビット線の交点に設けられたメモリセルと、アドレス端子から入力されたアドレス信号を解読して上記ワード線とビット線の選択を行うアドレス選択回路と、データ入力端子及びそれに対応したデータ入力経路と、データ出力端子及びそれに対応したデータ出力経路とを備え、上記アドレス端子から入力されたアドレス信号により選択されたメモリセルへの同一サイクルでの書き込みと読み出しの動作指示に対応して、上記ビット線に伝えられた書き込みデータを上記データ出力経路のセンスアンプにより増幅して出力させてなる半導体記回路と、
   上記データ入力端子に接続されるライトデータバスと、
   上記データ出力端子に接続されるリードデータバスと、
   上記リードバスに接続されてなる機能モジュールと、
   上記ライトデータバスに接続されるコントローラとを備え、
   上記コントローラからライトデータバスを通して上記半導体記憶回路に対して同一サイクルでの書き込みと読み出しの動作指示し、上記書き込みデータは半導体記憶回路を介在させて上記機能モジュールに転送してなることを特徴とする半導体集積回路装置。
7. 請求の範囲第６項において、
   上記半導体記憶回路のビット線は、一対の相補ビット線からなり、上記メモリセルはスタティック型メモリセルであることを特徴とする半導体集積回路装置。
8. 請求の範囲第７項において、
   上記半導体記憶回路のデータ入力経路は、データ入力端子の書き込み信号を受ける入力回路、かかる入力回路の出力信号を受けるライトアンプ及びかかるライトアンプの出力信号を選択されるメモリセルの相補ビット線に伝えるライトスイッチを含み、
   上記半導体記憶回路のデータ出力経路は、選択されるメモリセルの相補ビット線を上記センスアンプの入力に伝えるリードスイッチ、かかるセンスアンプの出力信号を上記データ出力端子に伝える出力回路を含むことを特徴とする半導体集積回路装置。
9. 請求の範囲第８項において、
   上記半導体記憶回路は、
   書き込み動作時のアドレス信号を保持する第１ラッチ回路及び入力データを保持する第２ラッチ回路と、読み出し動作時の入力されたアドレス信号又は第１ラッチ回路に保持されたアドレス信号をリード／ライト制御信号に対応して選択するセレタクとを含むライトバッファと、
   上記第１ラッチに保持されたアドレス信号と上記読み出し動作時の入力されたアドレス信号との一致を判定するアドレス判定回路とを更に備え、
   上記書き込み動作は、クロックに同期した第１サイクル中に書き込み動作指示とそれに対応したアドレス信号及び入力データを上記ライトバッファに取り込み、上記第１サイクルの次の第２サイクル中に上記ライトバッファに取り込まれたアドレス信号及び入力データに対応して上記ワード線とビット線の選択を行ってメモリセルに書き込み動作を行うものであり、
   上記読み出し動作は、クロックに同期して第１サイクル中に読み出し動作指示とそれに対応したアドレス信号により上記ワード線とビット線の選択を行って上記データ出力経路を通してメモリセルからの読み出し信号の出力を行うものであり、
   上記アドレス判定回路により書き込み動作の第２サイクルと上記読み出し動作の第１サイクルとが同じアドレスであることを検出したなら、上記書き込み動作の第２サイクルと上記読み出し動作の第１サイクルとを同時に行うことを特徴とする半導体集積回路装置。

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