JPH02265094A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、アドレス信号の電位レベルの遷移を検知して
パルスを発生ずる回路（以後はＡＴＤ回路と呼ぶ）を有
する非同期型ＲＡＭ回路に関するものである。

従来の技術 従来の非同期型ＲＡＭでは、ＡＴＤ回路で発生したパル
スを元にビット線プリチャージ回路。ワードライン駆動
回路・センブアンプ回路等のメモリセル周辺回路を駆動
するためのパルスを生成して、ＲＡＭ回路をダイナミッ
ク動作させている場合が多い。この方式は、メモリセル
周辺各部を駆動するためのアドレスに同期した外部クロ
ックを必要としないため、タイミング設定等の問題はな
く、アドレスを変えるだけでデータの読み出しが行える
ため使いやすい。また、ＲＡＭ回路の動作期間は、内部
で発生したパルスによって限定されるため、消費電力を
押さえることができる。

発明が解決しようとする課題 しかしながら、従来のＡＴＤ回路を備えたＲＡＭでは内
部パルスはアドレスが変化して初めて発生するため、同
一アドレスでリード・ライトの動作モードが変わった場
合や、非動作状態から動作状態に移行した場合に、使い
難い面がある。例えば、書き込み動作直後に、同じアド
レスのデータを読み出すためには一度アトレス信号を変
えて別のアドレスにした後、再度読み出したいアトレス
に設定してなおさなければ動作しない。

また、ＲＡＭ回路が外部制御信号により非動作状態から
動作状態に移行した場合においても、目的とするアドレ
スが設定されていても一度別のアドレスに変えた後、目
的のアドレスに設定しなおさなければならない。

このように、従来のＡＴＤ回路を有するＲＡＭにおいて
は、上記の動作条件下でアドレス信号の再設定が必要と
なりＲＡＭ回路として使い難い面を有していた。本発明
は上記従来の問題点を解決するもので、ＲＡＭ回路の同
一アドレスにおけるリード・ライト動作モード変化時・
非動作状態から動作状態への移行時にもアドレスの再設
定なしに動作することを目的とする。

課題を解決するための手段 この目的を達成するために本発明のＲＡＭ回路は、リー
ド・ライト動作モード切り換え信号（以後ＷＥ倍信号呼
ぶ）及びＲＡＭ回路の非動作・動作状態を制御する信号
（以後ＣＥ倍信号呼ぶ）の電位レベル遷移を検知してパ
ルスを発生する回路を、従来のＡＴＤ回路に付加した構
成を有している。

作用 この回路構成により、同一アトレスでリート・ライト動
作モードが切り換った場合でも、その切り換え信号の変
化を検知して内部パルスが発生されるため、アドレスの
再設定なしに動作が行われる。これは、ＣＥ倍信号切り
換わり時においても同様である。

実施例 以下本発明の実施例について、図面を参照しながら説明
する。

第１図は、本発明の一実施例におけるＲＡＭ回路内のＡ
ＴＤ回路を示すものである。１は入力信号の電位レベル
の変位を検知して正相のパルスを発生する回路てあり、
１１・１２の信号遅延用インバータ回路と１３のＥＸ−
ＯＲ回路からなる。

１の回路ブロックの動作を第２図のタイミングチャート
に示す、アドレス信号（ＡＤＯ）の立」−かり、立下が
り変化に対し、１４のインバータ回路出力は１１・１２
のインバータ回路の伝搬遅延分遅れて変化する。このイ
ンバータ出力とアドレス信号は、インバータ遅延時間だ
け電位レベルが逆になるため、１３のＥＸ−ＯＲ回路に
より、インバータ遅延時間の幅を持つパルスを発生する
。

第１図において、１６・１７の３人力ＮＯＲ回路は、各
アドレス信号入力の変化によりｌの回路ブロックより発
生した正相パルスを１つにまとめる回路であり、１８の
２人力ＮＯＲ回路は１６・１７からの出力逆相パルスを
１つのパルスにまとめる回路である。本実施例では、信
号変化検知回路１の入力源として、アドレス信号だけで
なく、ＷＥ倍信号ＣＥ倍信号入力源としている。これが
、第３図に示すアドレス信号のみを入力源とする従来例
と根本的に異なる点であり、ＷＥ倍信号ＣＥ倍信号変化
をも検知してパルスを発生ずる様になっている。

第４図に、本発明におけるＡＴＤ回路を用いた非同期型
ＲＡＭ回路の一例を示す。２０は、第１図に示されるＡ
ＴＤ回路であり、従来のＲＡＭとは異なりアドレス信号
（ＡＤＯ〜３）の他にＣＥ倍信号ＷＥ倍信号入力として
いる。２２は列デコーダでアドレス信号をデコードして
４５のビット線セレクタトランジスタをＯＮ状態にする
ことにより複数のピット線対から一対のビット線を選択
する。２４は行デコーダであり、行方向のメモリセルは
２５の行デコーダ出力信号で選択され３２のＡＴＤパル
ス信号によりワードラインが活性化され、メモリセルは
、４４のビット線対と導通しリード・ライト動作が可能
な状態となる。４６は書き込み回路でＷＥ倍信号Ｌ“時
に３４の書き込み信号により活性化されデータ入力をビ
ット線に伝えてメモリセルにデータを書き込む。４７は
センスアンプで、３５のセンスアンプ活性化信号により
動作状態となりメモリセルからビット線に伝達されたデ
ータを増幅して読み出す。また、４１のビット線負荷お
よび４２のビット線イコライズトランジスタは、ともに
ビット線の電位をコントロールし、リード・ライト動作
を安定化させる働きを持つ。

本実施例ＲＡＭにおける各内部信号のタイミングチャー
トを第５図に示す。この図に示す通り、ワードラインの
他書き込み回路・センスアンプ・ビット線負荷・ビット
線イコライズトランジスタを活性化する信号はＡＴＤパ
ルス信号を元に発生する。従って２１のＡＴＤ回路出力
からパルスが出力されない限りＲＡＭは動作しない構造
になっている。

次に、本発明におけるＲＡＭの動作上の特長について説
明する。まず第−点は、読み出し動作を行った直後に同
一アドレスに書き込みを行なう場合とその逆に書き込み
動作を行った直後に同一アドレスの読み出しを行う場合
に、アドレス信号を変えることな（動作させることがで
きるという利点がある。これは、第４図に示す本発明の
ＲＡＭのＡＴＤ回路が、第１図に示す内部構成を持つた
めである。すなわち、ＷＥ倍信号対しても、信号変化を
検知してＡＴＤパルスを発生する回路を有しているため
に、第６図（ａ）に示す様にアドレス信号ＡＤＯ〜３が
固定てあっても読み出し・書き込みの動作を決めるＷＥ
倍信号変化してパルスを発生しＲＡＭを動作さぜる。従
来のＲ，Ａ　Ｍでは、同一アドレスで読み出し・書き込
みの動作を連続して行なうためには第６図（ｂ）に示す
様に、メモリ内部のＡＴＤパルスを発生さぜるために、
ＡＤＯ〜３のうちのいずれか（第６図（ｂ）ではＡＤ３
）を、度変化させて別のアドレスにして、その後再度所
用のアドレスに設定しなおさなければならない。

アドレス信号の変化する周期がＲＡＭを含むシステムの
構成上一定になっている場合には、アドレス信号の一周
期分が無駄な時間になってしまう。

第２点は、第７図に示す様に、本設計ＲＡＭブロックを
複数個使用してより大きなアドレス空間を持つＲＡＭシ
ステムを構成する場合に、本設計ＲＡＭ単体て使用する
場合と全（同様に動作させることが可能な点にある。第
７図では、本設計ＲＡＭを４ブロツク使用して４倍のア
ドレス番地を持つＲＡＭを構成している。アドレス信号
のＡＤ４とＡＤ５のデコード信号は、ＲＡＭブロックの
ＣＥ倍信号入力されており、ＡＤ４とＡＤ５によって４
ブロツクの中から動作可能な状態となる１ブロツクが選
択される。本設計ＲＡＭては、第１図のＡＴＤ回路に示
す様にＣＥ倍信号変化も検知して内部のＡＴＤパルスを
発生するため、第８図（ａ）のタイミングチャートに示
す様にＡＤ○〜３が変化せずにＡＤ４・ＡＤ５が変化す
る場合でもＲＡＭは正常に動作する。しかし、従来のＲ
ＡＭで第７図のＲＡＭシステムを構成した場合には、Ａ
ＤＯ〜３のいずれかの信号が変化しない限り動作しない
ため、第８図（ｂ）に示す様にＡＤ４・ＡＤ５の他に、
ＡＤＯ〜３のいずれかを変化させてＡＴＤパルスを発生
させなければならない。この様に、従来ＲＡＭでの第７
図システムの構成は動作上の制約が多くなる。

以上のように本実施例によれば、ＲＡＭ動作のためのパ
ルスを発生するＡＴＤ回路において、アドレス信号の電
位レベル変化の検知だけでなく、ＷＥ倍信号ＣＥ倍信号
電位レベル変化を検知してパルス発生する回路を付加し
たことにより、同一アドレスでの読み出し・書き込みの
連続動作及びＲＡＭブロックを複数個使用してよりアド
レス番地の多いＲＡＭを構成した場合の動作が、アドレ
スの再設定なしに行える。

なお、本実施例では、書き込み動作のパルスもＡＴＤ回
路からの出力を用いて非同期に書き込むＲＡＭの場合に
ついて示したが、この書き込み信号をＷＥ倍信号のもの
にしてアドレスの一周期ごとにＷＥ倍信号クロック入力
して書き込みを行なう方式においても適用できる。この
方式の場合には、同一アドレスで読み出し後書き込みを
行なうことは方式の特性上ＷＥ倍信号ＡＴＤ回路の入力
になっていな（とも行える。しかしながら、同一アドレ
スで書き込み後読み出すことは、本発明を適用すること
により可能となる。書き込み中にセンスアンプを動作さ
せて、書き込みデータが必ず出力されるようにして、疑
似的に同一アトレスでの書き込み後の読み出しを達成す
る方法もあるが、この方法では本来書き込み動作には不
要なセンスアンプを動作させるため消費電力が多くなる
。この動作を達成させる方法としては、本発明によるも
のが消費電力削減の面からも効果的である。また、ＣＥ
倍信号ＡＴＤ回路の入力とする効果については、先の実
施例と全く同しであるこ七は明らかである。

発明の効果 本発明は、ＡＴＤ回路にＣＥ倍信号びＷＥ倍信号レベル
変化を検知してパルスを発生ずる回路を付加することに
より、ＲＡＭブロックが非選択状態（ＣＥ−“Ｈ“〉か
ら選択状態（ＣＥ−“Ｌ′）に移行した時の動作と同一
アトレスでの読み出しから書き込みまたは書き込みから
読み出しの連続動作が、アドレスの再設定なしに行える
という効果が得られる優れた動作特性を持つＲＡＭを実
現できるものである。

【図面の簡単な説明】

第１図は、本発明の一実施例におけるＲＡＭに内蔵され
るＡＴＤ回路図、第２図はＡＴＤ回路における信号変化
検知回路の動作を示すタイミングチャート図、第３図は
従来のＲＡＭに内蔵されるＡＴＤ回路図である。第４図
は本発明の一実施例におけるＲＡＭの主要回路図、第５
図は第４図のＲＡＭ各部の主要信号のタイミングチャー
ト図である。第６図は、同一アトレスで読み出し・書き
込みの動作モードが変わった場合のタイミングチャート
図であり、（ａ）は本発明の実施例の場合のもの、（ｂ
）は従来のＲＡＭの場合のものを示している。第７図は
、４ヒッＩ−Ｘ　１６ワーｌくのＲＡＭブロックを４ブ
ロツク使用して４ヒッｌ−Ｘ　６４ワードのＲ，Ａ　Ｍ
を構成した場合の回路図、第８図は第７図回路における
アドレス信号のタイミングチャート図であり、（ａ）は
本発明の実施例の場合のもの、（ｂ）は従来のＲＡＭの
場合のものを示している。 ■・・・・・・信号変化検知回路、１１．１２・・・・
・・遅延用インバータ、１３・・・・・・ＥＸ−ＯＲ回
路、１６．１７・・・・・・３人力ＮＯＲ回路、１８・
・・・・・２ＮＯＲ入力回路。

Claims (1)

【特許請求の範囲】
1. アドレス信号の電位レベルの遷移を検知してメモリセル
   及びその周辺回路を制御するためのパルスを発生する回
   路を有する非同期型ＲＡＭ回路において、ＲＡＭ回路の
   リード・ライト動作モード及び動作状態・非動作状態を
   決める外部制御信号の電位レベルの遷移を検知してアド
   レス信号の電位レベル遷移時と同じ制御用パルスを発生
   する回路を有することを特徴とする半導体メモリ装置。