JPH08227578A - メモリモジュール - Google Patents
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- JPH08227578A JPH08227578A JP7312906A JP31290695A JPH08227578A JP H08227578 A JPH08227578 A JP H08227578A JP 7312906 A JP7312906 A JP 7312906A JP 31290695 A JP31290695 A JP 31290695A JP H08227578 A JPH08227578 A JP H08227578A
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- 230000015654 memory Effects 0.000 title claims abstract description 69
- 239000004065 semiconductor Substances 0.000 claims abstract description 52
- 230000004913 activation Effects 0.000 claims abstract description 33
- 230000001629 suppression Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
- G06F11/1056—Updating check bits on partial write, i.e. read/modify/write
-
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
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- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/105—Aspects related to pads, pins or terminals
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Static Random-Access Memory (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【課題】 パリティチェックを行うワード拡張形のメモ
リモジュールについて、読出修正書込のデータ入出力制
御を行いやすくする。 【解決手段】 データビット用の半導体メモリ１２，１
４は入出力共通のデータ入出力端子ＤＱ１〜４及び出力
活性化信号端子バーＯＥを備え、そして、パリティビッ
ト用の半導体メモリ１６は入出力共通のデータ入出力端
子ＤＱ１及び出力活性化信号端子バーＯＥを備えるよう
にする。半導体メモリ１６でも出力活性化信号バーＯＥ
によりデータ出力抑止制御を行えるので、読出修正書込
に際して出力データと入力データの衝突を防ぐことがで
き、制御しやすい。
リモジュールについて、読出修正書込のデータ入出力制
御を行いやすくする。 【解決手段】 データビット用の半導体メモリ１２，１
４は入出力共通のデータ入出力端子ＤＱ１〜４及び出力
活性化信号端子バーＯＥを備え、そして、パリティビッ
ト用の半導体メモリ１６は入出力共通のデータ入出力端
子ＤＱ１及び出力活性化信号端子バーＯＥを備えるよう
にする。半導体メモリ１６でも出力活性化信号バーＯＥ
によりデータ出力抑止制御を行えるので、読出修正書込
に際して出力データと入力データの衝突を防ぐことがで
き、制御しやすい。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体メモ
リを用いて構成されるメモリモジュールに関し、特に、
パリティチェックによる読出修正書込(read-modify-wri
te operation) を遂行するメモリモジュールに関する。
リを用いて構成されるメモリモジュールに関し、特に、
パリティチェックによる読出修正書込(read-modify-wri
te operation) を遂行するメモリモジュールに関する。
【０００２】
【従来の技術】半導体集積回路において、データ入出力
の高速アクセスのために１つのメモリモジュールを構成
する際に、パリティ用メモリを設け、またデータの入出
力制御用のピン端子を別途に備えるようにした技術が、
例えば三星電子（株）の１９９２年や１９９３年版のＤ
ＲＡＭデータブックに提示されている。図１にそのうち
の１つを代表的に示す。
の高速アクセスのために１つのメモリモジュールを構成
する際に、パリティ用メモリを設け、またデータの入出
力制御用のピン端子を別途に備えるようにした技術が、
例えば三星電子（株）の１９９２年や１９９３年版のＤ
ＲＡＭデータブックに提示されている。図１にそのうち
の１つを代表的に示す。
【０００３】このメモリモジュール１は、４Ｍ×９
（“×９”は１ワードを構成するビット数を表し、この
場合、８データビット及び１パリティビットからなる）
の構成で、データビット用の２個の４Ｍ×４半導体メモ
リ３，５とパリティビット用の１個の４Ｍ×１半導体メ
モリ７とを使用している。４Ｍ×４半導体メモリ３，５
は、入出力共通のデータ入出力端子ＤＱ１〜ＤＱ４をそ
れぞれ有しており、また４Ｍ×１半導体メモリ７は、デ
ータ入力端子ＤＩＮ及びデータ出力端子ＤＯＵＴを有し
ている。４Ｍ×４半導体メモリ３のデータ入出力端子Ｄ
Ｑ１〜ＤＱ４は、メモリモジュール１のデータ入出力端
子ＤＱＭ１〜ＤＱＭ４となり、そして４Ｍ×４半導体メ
モリ５のデータ入出力端子ＤＱ１〜ＤＱ４は、メモリモ
ジュール１のデータ入出力端子ＤＱＭ５〜ＤＱＭ８とな
る。また、４Ｍ×１半導体メモリ７のデータ入力端子Ｄ
ＩＮ及びデータ出力端子ＤＯＵＴは、１つにまとめられ
てメモリモジュール１のパリティ用データ入出力端子Ｄ
ＱＭ９となる。
（“×９”は１ワードを構成するビット数を表し、この
場合、８データビット及び１パリティビットからなる）
の構成で、データビット用の２個の４Ｍ×４半導体メモ
リ３，５とパリティビット用の１個の４Ｍ×１半導体メ
モリ７とを使用している。４Ｍ×４半導体メモリ３，５
は、入出力共通のデータ入出力端子ＤＱ１〜ＤＱ４をそ
れぞれ有しており、また４Ｍ×１半導体メモリ７は、デ
ータ入力端子ＤＩＮ及びデータ出力端子ＤＯＵＴを有し
ている。４Ｍ×４半導体メモリ３のデータ入出力端子Ｄ
Ｑ１〜ＤＱ４は、メモリモジュール１のデータ入出力端
子ＤＱＭ１〜ＤＱＭ４となり、そして４Ｍ×４半導体メ
モリ５のデータ入出力端子ＤＱ１〜ＤＱ４は、メモリモ
ジュール１のデータ入出力端子ＤＱＭ５〜ＤＱＭ８とな
る。また、４Ｍ×１半導体メモリ７のデータ入力端子Ｄ
ＩＮ及びデータ出力端子ＤＯＵＴは、１つにまとめられ
てメモリモジュール１のパリティ用データ入出力端子Ｄ
ＱＭ９となる。
【０００４】４Ｍ×４半導体メモリ３，５にそれぞれ使
用される出力活性化信号端子バーＯＥ（出力活性化信号
も同じ符号とする）は、両方とも接地電圧Ｖｓｓへつな
がれている。尚、敢えて説明する必要はないと思われる
ので省略しているが、アドレス信号や、ローアドレスス
トローブ信号バーＲＡＳ、カラムアドレスストローブ信
号バーＣＡＳ、書込活性化信号バーＷＥ等の信号を印加
する端子も備えられているのは勿論である。
用される出力活性化信号端子バーＯＥ（出力活性化信号
も同じ符号とする）は、両方とも接地電圧Ｖｓｓへつな
がれている。尚、敢えて説明する必要はないと思われる
ので省略しているが、アドレス信号や、ローアドレスス
トローブ信号バーＲＡＳ、カラムアドレスストローブ信
号バーＣＡＳ、書込活性化信号バーＷＥ等の信号を印加
する端子も備えられているのは勿論である。
【０００５】このメモリモジュール１で、４Ｍ×４半導
体メモリ３，５にのみ出力活性化信号端子バーＯＥが設
けられているのは、４Ｍ×４半導体メモリ３，５と４Ｍ
×１半導体メモリ７とでデータの入出力方式が異なるか
らである。即ち、×４メモリではデータの入出力を１端
子共通で行うため、その入力／出力を出力活性化信号バ
ーＯＥで制御する必要がある（例えば出力活性化信号バ
ーＯＥを出力で論理“ロウ”、入力で論理“ハイ”とし
て制御）のに対し、×１メモリではデータの入力と出力
をそれぞれ専用端子で行うため、×４メモリのような入
出力の制御は必要ない。また、４Ｍ×１半導体メモリ７
のデータ入力端子ＤＩＮ及び出力端子ＤＯＵＴを１つに
まとめてデータ入出力端子ＤＱＭ９としてあるのは、メ
モリモジュール１のインタフェースで使用されるデータ
ライン数が９ビット対応なので、×１メモリのデータ入
力端子及び出力端子を共通にして中央処理装置とのイン
タフェースに合わせるためである。
体メモリ３，５にのみ出力活性化信号端子バーＯＥが設
けられているのは、４Ｍ×４半導体メモリ３，５と４Ｍ
×１半導体メモリ７とでデータの入出力方式が異なるか
らである。即ち、×４メモリではデータの入出力を１端
子共通で行うため、その入力／出力を出力活性化信号バ
ーＯＥで制御する必要がある（例えば出力活性化信号バ
ーＯＥを出力で論理“ロウ”、入力で論理“ハイ”とし
て制御）のに対し、×１メモリではデータの入力と出力
をそれぞれ専用端子で行うため、×４メモリのような入
出力の制御は必要ない。また、４Ｍ×１半導体メモリ７
のデータ入力端子ＤＩＮ及び出力端子ＤＯＵＴを１つに
まとめてデータ入出力端子ＤＱＭ９としてあるのは、メ
モリモジュール１のインタフェースで使用されるデータ
ライン数が９ビット対応なので、×１メモリのデータ入
力端子及び出力端子を共通にして中央処理装置とのイン
タフェースに合わせるためである。
【０００６】４Ｍ×４半導体メモリ３，５では、出力活
性化信号バーＯＥが論理“ハイ”レベルであれば、デー
タ出力ドライバがハイインピーダンス状態になって読出
動作が抑止されるようにしてある。そして、出力活性化
信号バーＯＥが論理“ロウ”レベルであれば、ローアド
レスストローブ信号バーＲＡＳ、カラムアドレスストロ
ーブ信号バーＣＡＳ、書込活性化信号バーＷＥによるタ
イミン制御で読出又は書込動作が実行される。
性化信号バーＯＥが論理“ハイ”レベルであれば、デー
タ出力ドライバがハイインピーダンス状態になって読出
動作が抑止されるようにしてある。そして、出力活性化
信号バーＯＥが論理“ロウ”レベルであれば、ローアド
レスストローブ信号バーＲＡＳ、カラムアドレスストロ
ーブ信号バーＣＡＳ、書込活性化信号バーＷＥによるタ
イミン制御で読出又は書込動作が実行される。
【０００７】
【発明が解決しようとする課題】図１に示すような、パ
リティによるエラー検出・修正を行うメモリモジュール
１では、動作サイクル中に読出修正書込動作を必要とす
ることはこの分野でよく知られている。従って必然的に
書込活性化信号バーＷＥが、少なくともカラムアドレス
ストローブ信号バーＣＡＳのアクセス時間経過後に活性
化される。この読出修正書込のサイクルはメモリ外部か
ら中央処理装置により強制的に設定されるので、半導体
メモリでは通常の読出、書込サイクルと区別することが
できない。図１に示すメモリモジュール１の場合、４Ｍ
×４半導体メモリ３，５は出力活性化信号バーＯＥによ
り読出修正書込動作の制御を行えるが、４Ｍ×１半導体
メモリ７は、データ入力端子ＤＩＮ及び出力端子ＤＯＵ
Ｔがデータ入出力端子ＤＱＭ９の１つにまとめられてい
るため、読出修正書込動作で入力データ及び出力データ
の衝突(data fighting) が発生することになる。従っ
て、バス制御等が難しくなり、中央処理装置とのインタ
フェース構築にかなりの制約がある。
リティによるエラー検出・修正を行うメモリモジュール
１では、動作サイクル中に読出修正書込動作を必要とす
ることはこの分野でよく知られている。従って必然的に
書込活性化信号バーＷＥが、少なくともカラムアドレス
ストローブ信号バーＣＡＳのアクセス時間経過後に活性
化される。この読出修正書込のサイクルはメモリ外部か
ら中央処理装置により強制的に設定されるので、半導体
メモリでは通常の読出、書込サイクルと区別することが
できない。図１に示すメモリモジュール１の場合、４Ｍ
×４半導体メモリ３，５は出力活性化信号バーＯＥによ
り読出修正書込動作の制御を行えるが、４Ｍ×１半導体
メモリ７は、データ入力端子ＤＩＮ及び出力端子ＤＯＵ
Ｔがデータ入出力端子ＤＱＭ９の１つにまとめられてい
るため、読出修正書込動作で入力データ及び出力データ
の衝突(data fighting) が発生することになる。従っ
て、バス制御等が難しくなり、中央処理装置とのインタ
フェース構築にかなりの制約がある。
【０００８】そこで本発明では、特に上記のようなワー
ド拡張形で、パリティによるエラー検出・読出を行うメ
モリモジュールについて、データの流れ制御をより容易
にし、インタフェースをより効率よくすることを可能に
せんとするものである。
ド拡張形で、パリティによるエラー検出・読出を行うメ
モリモジュールについて、データの流れ制御をより容易
にし、インタフェースをより効率よくすることを可能に
せんとするものである。
【０００９】
【課題を解決するための手段】このような目的のために
本発明によれば、パリティチェックが可能なメモリモジ
ュールにおいて、データビット用の半導体メモリに、入
出力共通とした多数のデータ入出力端子と、これらデー
タ入出力端子の入力／出力を制御するための制御信号を
受ける端子と、を少なくとも備えるようにし、そして、
パリティビット用の半導体メモリに、入出力共通とした
データ入出力端子と、このデータ入出力端子の入力／出
力を制御するための前記制御信号を受ける端子と、を少
なくとも備えるようにすることを特徴とする。
本発明によれば、パリティチェックが可能なメモリモジ
ュールにおいて、データビット用の半導体メモリに、入
出力共通とした多数のデータ入出力端子と、これらデー
タ入出力端子の入力／出力を制御するための制御信号を
受ける端子と、を少なくとも備えるようにし、そして、
パリティビット用の半導体メモリに、入出力共通とした
データ入出力端子と、このデータ入出力端子の入力／出
力を制御するための前記制御信号を受ける端子と、を少
なくとも備えるようにすることを特徴とする。
【００１０】また、パリティチェックが可能なメモリモ
ジュールにおいて、データビット用の半導体メモリに、
入出力共通とした多数のデータ入出力端子と、これらデ
ータ入出力端子の入力／出力を制御するための制御信号
を受ける端子と、を少なくとも備えるようにし、そし
て、パリティビット用の半導体メモリに、１つにまとめ
られるデータ入力端子及びデータ出力端子と、該データ
出力端子の出力を制御するための前記制御信号を受ける
端子と、を少なくとも備えるようにすることを特徴とす
る。
ジュールにおいて、データビット用の半導体メモリに、
入出力共通とした多数のデータ入出力端子と、これらデ
ータ入出力端子の入力／出力を制御するための制御信号
を受ける端子と、を少なくとも備えるようにし、そし
て、パリティビット用の半導体メモリに、１つにまとめ
られるデータ入力端子及びデータ出力端子と、該データ
出力端子の出力を制御するための前記制御信号を受ける
端子と、を少なくとも備えるようにすることを特徴とす
る。
【００１１】これらメモリモジュールに使用するデータ
入出力端子の入力／出力を制御するための制御信号とし
ては、ローアドレスストローブ信号及びカラムアドレス
ストローブ信号の活性化中に活性化されてデータ出力を
許容とする出力活性化信号を用いるのが最適である。
入出力端子の入力／出力を制御するための制御信号とし
ては、ローアドレスストローブ信号及びカラムアドレス
ストローブ信号の活性化中に活性化されてデータ出力を
許容とする出力活性化信号を用いるのが最適である。
【００１２】
【発明の実施の形態】以下、本発明の実施形態につき添
付の図面を参照して説明する。尚、図中の同じ部分には
可能な限り同じ符号を付して説明する。
付の図面を参照して説明する。尚、図中の同じ部分には
可能な限り同じ符号を付して説明する。
【００１３】図２に、本発明の第１実施形態であるメモ
リモジュール１０を示す。このメモリモジュール１０
は、図１同様の２個の４Ｍ×４半導体メモリ１２，１４
と、１個の４Ｍ×１半導体メモリ１６とから構成され
る。４Ｍ×４半導体メモリ１２のデータ入出力端子ＤＱ
１〜ＤＱ４はメモリモジュール１０のデータ入出力端子
ＤＱＭ１〜ＤＱＭ４として使用され、４Ｍ×４半導体メ
モリ１４のデータ入出力端子ＤＱ１〜ＤＱ４は、メモリ
モジュール１０のデータ入出力端子ＤＱＭ５〜ＤＱＭ８
として使用される。また、パリティビット用の４Ｍ×１
半導体メモリ１６のデータ入出力端子ＤＱ１は、１端子
で入出力共用のもので、メモリモジュール１０のデータ
入出力端子ＤＱＭ９として使用される。そして、このメ
モリモジュール１０では、図１のメモリモジュール１と
は異なり、各半導体メモリ１２，１４，１６のすべてに
出力活性化信号端子バーＯＥが備えられており、１つの
出力活性化信号バーＯＥが共通に印加されるようにして
ある。
リモジュール１０を示す。このメモリモジュール１０
は、図１同様の２個の４Ｍ×４半導体メモリ１２，１４
と、１個の４Ｍ×１半導体メモリ１６とから構成され
る。４Ｍ×４半導体メモリ１２のデータ入出力端子ＤＱ
１〜ＤＱ４はメモリモジュール１０のデータ入出力端子
ＤＱＭ１〜ＤＱＭ４として使用され、４Ｍ×４半導体メ
モリ１４のデータ入出力端子ＤＱ１〜ＤＱ４は、メモリ
モジュール１０のデータ入出力端子ＤＱＭ５〜ＤＱＭ８
として使用される。また、パリティビット用の４Ｍ×１
半導体メモリ１６のデータ入出力端子ＤＱ１は、１端子
で入出力共用のもので、メモリモジュール１０のデータ
入出力端子ＤＱＭ９として使用される。そして、このメ
モリモジュール１０では、図１のメモリモジュール１と
は異なり、各半導体メモリ１２，１４，１６のすべてに
出力活性化信号端子バーＯＥが備えられており、１つの
出力活性化信号バーＯＥが共通に印加されるようにして
ある。
【００１４】図３は、本発明の第２実施形態であるメモ
リモジュール２０を示している。このメモリモジュール
２０では、パリティビット担当の４Ｍ×１半導体メモリ
２６に、データ入力端子ＤＩＮとデータ出力端子ＤＯＵ
Ｔが独立して設けられている（図１のメモリジュール１
と同様の構成に本発明を適用した例）。即ち、４Ｍ×４
半導体メモリ２２のデータ入出力端子ＤＱ１〜ＤＱ４は
メモリモジュール２０のデータ入出力端子ＤＱＭ１〜Ｄ
ＱＭ４として、また４Ｍ×４半導体メモリ２４のデータ
入出力端子ＤＱ１〜ＤＱ４はメモリモジュール２０のデ
ータ入出力端子ＤＱＭ５〜ＤＱＭ８として使用され、そ
して、４Ｍ×１半導体メモリ２６のデータ入力端子ＤＩ
Ｎ及びデータ出力端子ＤＯＵＴは、１つにまとめられて
メモリモジュール２０のパリティ用データ入出力端子Ｄ
ＱＭ９として使用される。このメモリモジュール２０で
も、各半導体メモリ２２，２４，２６のすべてに出力活
性化信号端子バーＯＥが備えられ、出力活性化信号バー
ＯＥが共通印加される。
リモジュール２０を示している。このメモリモジュール
２０では、パリティビット担当の４Ｍ×１半導体メモリ
２６に、データ入力端子ＤＩＮとデータ出力端子ＤＯＵ
Ｔが独立して設けられている（図１のメモリジュール１
と同様の構成に本発明を適用した例）。即ち、４Ｍ×４
半導体メモリ２２のデータ入出力端子ＤＱ１〜ＤＱ４は
メモリモジュール２０のデータ入出力端子ＤＱＭ１〜Ｄ
ＱＭ４として、また４Ｍ×４半導体メモリ２４のデータ
入出力端子ＤＱ１〜ＤＱ４はメモリモジュール２０のデ
ータ入出力端子ＤＱＭ５〜ＤＱＭ８として使用され、そ
して、４Ｍ×１半導体メモリ２６のデータ入力端子ＤＩ
Ｎ及びデータ出力端子ＤＯＵＴは、１つにまとめられて
メモリモジュール２０のパリティ用データ入出力端子Ｄ
ＱＭ９として使用される。このメモリモジュール２０で
も、各半導体メモリ２２，２４，２６のすべてに出力活
性化信号端子バーＯＥが備えられ、出力活性化信号バー
ＯＥが共通印加される。
【００１５】図２及び図３では省略しているが、メモリ
の動作に必要なローアドレスストローブ信号バーＲＡ
Ｓ、カラムアドレスストローブ信号バーＣＡＳ、書込活
性化信号バーＷＥ、そして複数のアドレス信号のための
各端子も、各半導体メモリ１２，１４，１６，２２，２
４，２６に当然設けられている。また、出力活性化信号
端子バーＯＥは専用の端子としてに設けることもできる
し、半導体メモリで一般的に提供される数個の無接続端
子（no connection pin : 通常“ＮＣ”で表記）の１つ
を流用することもできる。
の動作に必要なローアドレスストローブ信号バーＲＡ
Ｓ、カラムアドレスストローブ信号バーＣＡＳ、書込活
性化信号バーＷＥ、そして複数のアドレス信号のための
各端子も、各半導体メモリ１２，１４，１６，２２，２
４，２６に当然設けられている。また、出力活性化信号
端子バーＯＥは専用の端子としてに設けることもできる
し、半導体メモリで一般的に提供される数個の無接続端
子（no connection pin : 通常“ＮＣ”で表記）の１つ
を流用することもできる。
【００１６】図４に、上記各実施形態における出力活性
化信号バーＯＥを用いたデータ入出力制御（読出修正書
込）のタイミングを示す。ローアドレスストローブ信号
バーＲＡＳの遷移に応じてマスタクロック信号φＲが活
性化されるとワード線が選択され、そして、カラム選択
のための信号φＹＥが活性化されると、カラムアドレス
の遷移に応答する信号バーＡＴＳが論理“ハイ”レベル
へ活性化される。この信号バーＡＴＳの活性化に従っ
て、データ出力ドライバを制御する信号φＴＲＳＴが活
性化される。これにより、データ線対ＤＢ，バーＤＢ
（図示略）の電位展開進行に伴いデータＤＱが出力さ
れ、パリティチェックが行われる。
化信号バーＯＥを用いたデータ入出力制御（読出修正書
込）のタイミングを示す。ローアドレスストローブ信号
バーＲＡＳの遷移に応じてマスタクロック信号φＲが活
性化されるとワード線が選択され、そして、カラム選択
のための信号φＹＥが活性化されると、カラムアドレス
の遷移に応答する信号バーＡＴＳが論理“ハイ”レベル
へ活性化される。この信号バーＡＴＳの活性化に従っ
て、データ出力ドライバを制御する信号φＴＲＳＴが活
性化される。これにより、データ線対ＤＢ，バーＤＢ
（図示略）の電位展開進行に伴いデータＤＱが出力さ
れ、パリティチェックが行われる。
【００１７】この後、データ出力のために活性化した出
力活性化信号バーＯＥが論理“ハイ”レベルへ非活性化
されるに従って信号φＯＥが非活性化され、これに伴い
出力ドライバ制御信号φＴＲＳＴが非活性化される。そ
の結果、データ出力ドライバが３ステートロジックのハ
イインピーダンス状態になることにより、書込活性化信
号バーＷＥに応じて、図２の実施形態であれば、４Ｍ×
４半導体メモリ１２，１４のデータ入出力端子ＤＱ１〜
ＤＱ４と、４Ｍ×１半導体メモリ１６のデータ入出力端
子ＤＱ１とを通じて、また図３の実施形態であれば、４
Ｍ×４半導体メモリ２２，２４のデータ入出力端子ＤＱ
１〜ＤＱ４と、４Ｍ×１半導体メモリ２６のデータ入力
端子ＤＩＮとを通じて、エラーの無い（エラー修正後
の）データビットとパリティビットの書込が行われる。
力活性化信号バーＯＥが論理“ハイ”レベルへ非活性化
されるに従って信号φＯＥが非活性化され、これに伴い
出力ドライバ制御信号φＴＲＳＴが非活性化される。そ
の結果、データ出力ドライバが３ステートロジックのハ
イインピーダンス状態になることにより、書込活性化信
号バーＷＥに応じて、図２の実施形態であれば、４Ｍ×
４半導体メモリ１２，１４のデータ入出力端子ＤＱ１〜
ＤＱ４と、４Ｍ×１半導体メモリ１６のデータ入出力端
子ＤＱ１とを通じて、また図３の実施形態であれば、４
Ｍ×４半導体メモリ２２，２４のデータ入出力端子ＤＱ
１〜ＤＱ４と、４Ｍ×１半導体メモリ２６のデータ入力
端子ＤＩＮとを通じて、エラーの無い（エラー修正後
の）データビットとパリティビットの書込が行われる。
【００１８】尚、上記実施形態以外にも、既によく知ら
れているＳＩＭＭ(Single Inline Memory Module) やそ
の他のモジュール形態でも適用可能なことは容易に理解
できよう。また、上記実施形態は、データビット用の４
Ｍ×４半導体メモリとパリティビット用の４Ｍ×１半導
体メモリとから構成した４Ｍ×９のメモリモジュールに
ついての実施形態であるが、半導体集積回路の大容量化
に応じてメモリ容量やワード当りビット数がより多くな
るメモリモジュールにも適用可能なことは勿論である。
れているＳＩＭＭ(Single Inline Memory Module) やそ
の他のモジュール形態でも適用可能なことは容易に理解
できよう。また、上記実施形態は、データビット用の４
Ｍ×４半導体メモリとパリティビット用の４Ｍ×１半導
体メモリとから構成した４Ｍ×９のメモリモジュールに
ついての実施形態であるが、半導体集積回路の大容量化
に応じてメモリ容量やワード当りビット数がより多くな
るメモリモジュールにも適用可能なことは勿論である。
【００１９】
【発明の効果】以上述べたように本発明によれば、パリ
ティチェックを用いることで読出修正書込機能を遂行す
るようになったメモリモジュールについて、その入出力
制御を容易に行えるようになる。従って、パリティビッ
ト用のセルアレイを有する半導体集積回路の動作モード
をいっそう拡張させ、また、中央処理装置とのインタフ
ェースもより簡単で効率のよいものにすることが可能に
なる。
ティチェックを用いることで読出修正書込機能を遂行す
るようになったメモリモジュールについて、その入出力
制御を容易に行えるようになる。従って、パリティビッ
ト用のセルアレイを有する半導体集積回路の動作モード
をいっそう拡張させ、また、中央処理装置とのインタフ
ェースもより簡単で効率のよいものにすることが可能に
なる。
【図１】従来におけるメモリモジュールの概略構成を示
すブロック図。
すブロック図。
【図２】本発明に係るメモリモジュールの第１実施形態
を示すブロック図。
を示すブロック図。
【図３】本発明に係るメモリモジュールの第２実施形態
を示すブロック図。
を示すブロック図。
【図４】図２又は図３のメモリモジュールにおける読出
修正書込動作のタイミングを説明する関連信号の波形
図。
修正書込動作のタイミングを説明する関連信号の波形
図。
１０，２０ メモリモジュール １２，１４，２２，２４ データビット用メモリ １６，２６ パリティビット用メモリ バーＯＥ 出力活性化信号
Claims (6)
- 【請求項１】 パリティチェックが可能なメモリモジュ
ールにおいて、データビット用の半導体メモリに、入出
力共通とした多数のデータ入出力端子と、これらデータ
入出力端子の入力／出力を制御するための制御信号を受
ける端子と、を少なくとも備えるようにし、そして、パ
リティビット用の半導体メモリに、入出力共通としたデ
ータ入出力端子と、このデータ入出力端子の入力／出力
を制御するための前記制御信号を受ける端子と、を少な
くとも備えるようにしたことを特徴とするメモリモジュ
ール。 - 【請求項２】 各半導体メモリは、ローアドレスストロ
ーブ信号、カラムアドレスストローブ信号、書込活性化
信号、及びアドレス信号のための各端子を備える請求項
１記載のメモリモジュール。 - 【請求項３】 データ入出力端子の入力／出力を制御す
るための制御信号は、ローアドレスストローブ信号及び
カラムアドレスストローブ信号の活性化中に活性化され
てデータ出力を許容とする出力活性化信号である請求項
２記載のメモリモジュール。 - 【請求項４】 パリティチェックが可能なメモリモジュ
ールにおいて、データビット用の半導体メモリに、入出
力共通とした多数のデータ入出力端子と、これらデータ
入出力端子の入力／出力を制御するための制御信号を受
ける端子と、を少なくとも備えるようにし、そして、パ
リティビット用の半導体メモリに、１つにまとめられる
データ入力端子及びデータ出力端子と、該データ出力端
子の出力を制御するための前記制御信号を受ける端子
と、を少なくとも備えるようにしたことを特徴とするメ
モリモジュール。 - 【請求項５】 各半導体メモリは、ローアドレスストロ
ーブ信号、カラムアドレスストローブ信号、書込活性化
信号、及びアドレス信号のための各端子を備える請求項
４記載のメモリモジュール。 - 【請求項６】 データ入出力端子の入力／出力を制御す
るための制御信号は、ローアドレスストローブ信号及び
カラムアドレスストローブ信号の活性化中に活性化され
てデータ出力を許容とする出力活性化信号である請求項
５記載のメモリモジュール。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P32090 | 1994-11-30 | ||
| KR1019940032090A KR0140097B1 (ko) | 1994-11-30 | 1994-11-30 | 읽기변환쓰기기능을 가지는 메모리 모듈 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08227578A true JPH08227578A (ja) | 1996-09-03 |
Family
ID=19399734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7312906A Pending JPH08227578A (ja) | 1994-11-30 | 1995-11-30 | メモリモジュール |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5629894A (ja) |
| JP (1) | JPH08227578A (ja) |
| KR (1) | KR0140097B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804162B1 (en) * | 2001-04-05 | 2004-10-12 | T-Ram, Inc. | Read-modify-write memory using read-or-write banks |
| US6718444B1 (en) | 2001-12-20 | 2004-04-06 | Advanced Micro Devices, Inc. | Read-modify-write for partial writes in a memory controller |
| KR100437468B1 (ko) * | 2002-07-26 | 2004-06-23 | 삼성전자주식회사 | 9의 배수가 되는 데이터 입출력 구조를 반도체 메모리 장치 |
| CN105868044A (zh) * | 2016-05-13 | 2016-08-17 | 成都四象联创科技有限公司 | 一种不可逆存储器数据校验系统 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01304997A (ja) * | 1988-06-01 | 1989-12-08 | Nec Corp | Ｉｃカード |
| JPH04248198A (ja) * | 1991-01-24 | 1992-09-03 | Mitsubishi Electric Corp | 携帯形半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110459A (ja) * | 1984-11-02 | 1986-05-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリ |
-
1994
- 1994-11-30 KR KR1019940032090A patent/KR0140097B1/ko not_active IP Right Cessation
-
1995
- 1995-11-30 US US08/563,407 patent/US5629894A/en not_active Expired - Lifetime
- 1995-11-30 JP JP7312906A patent/JPH08227578A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01304997A (ja) * | 1988-06-01 | 1989-12-08 | Nec Corp | Ｉｃカード |
| JPH04248198A (ja) * | 1991-01-24 | 1992-09-03 | Mitsubishi Electric Corp | 携帯形半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960018899A (ko) | 1996-06-17 |
| KR0140097B1 (ko) | 1998-07-15 |
| US5629894A (en) | 1997-05-13 |
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