KR0140097B1 - 읽기변환쓰기기능을 가지는 메모리 모듈 - Google Patents

읽기변환쓰기기능을 가지는 메모리 모듈

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Abstract

본 발명은 패리티비트를 포함한 다수개의 데이타비트들을 처리하기 위한 다수개의 데이타입출력핀들을 가지는 워드확장형의 반도체메모리모듈에 관한 것으로서, 읽기변환쓰기동작을 수행할 수 있도록 하기 위하여, 상기 패리티비트를 처리하며 데이타의 입력과 출력이 공통으로 이루어지는 하나의 데이타입출력핀과 상기 데이타의 입력과 출력을 제어하는 신호를 받기 위한 핀을 적어도 가지는 반도체메모리소자와, 복수개의 데이타의 입력과 출력이 각각 공통으로 이루어지는 복수개의 데이타입출력핀들과 상기 신호를 받기 위한 핀을 적어도 각각 가지는 복수개의 반도체메모리소자들을 구비한다

Description

읽기변환쓰기기능을 가지는 메모리모듈
제1도는 종래기술에 의한 메모리모듈의 구성예들을 보여주는 도면
제2도는 본 발명에 따른 메모리모듈의 일실시예를 보여주는 도면
제3도는 본 발명에 따른 메모리모듈의 구성에 관한 일 실시예를 보여주는 도면
제4도는 본 발명의 메모리모듈에서 각 신호들의 동작타이밍을 보여주는 도면
본 발명은 다수개의 반도체메모리소자들로 구성되는 메모리모듈에 관한 것으로, 특히 리드모디파이라이트동작(read-modify-write operation; 이하 읽기변환쓰기동작이라 칭함)을 수행하는 메모리모듈에 관한 것이다.
반도체집적회로 분야에 있어서 데이타 입출력의 고속 액세스를 위하여 하나의 메모리모듈을 구성함에 있어서 패리비용의 칩을 별도로 구비하고 또한 데이타의 입출력제어를 위한 외부 핀을 구비하는 기술이 제시되었다. 이에 관하여는 삼성전자(주)의 1992년 또는 1993년판 DRAM 데이타북에 개시된 바 있다.
제1도(a)는 전술한 데이타북에 개시된 것 중의 하나를 보인 것으로서, 4Mx9(여기서 ×9는 하나의 워드를 구성하는 비트수로서, 8개의 데이타비트와 1개의 패리티비트로 구성됨을 의미한다)로 된 메모리모듈(1)의 구성을 보여준다. 제1도에 보인 바와 같이, 2개의 4Mx4 반도체메모리소자(3, 5)와 1개의 4Mx1 반도체메모리소자(7)로 이루어진다. 4Mx4 반도체메모리소자(3) 및 (5)는 공통의 데이타입출력핀들(DQ1~DQ4)을 각각 갖고 있으며 4Mx1 반도체메모리소자(7)은 데이타입력핀(DIN)과 데이타출력핀(DOUT)을 구별하여 갖고 있다. 4Mx4 반도체메모리소자(3)의 데이타입출력핀들(DQ1~DQ4)은 메모리모듈(1)의 데이타입출력핀들(DQM1~DQM4)로 되고, 4Mx4 반도체메모리소자(5)의 데이타입출력핀들(DQ1~DQ4)은 메모리모듈(1)의 데이타입출력핀들(DQM5~DQm8)로 된다. 또한, 4Mx1 반도체메모리소자(7)의 데이타입력핀(DIN)과 데이타출력핀(DOUT)은 하나로 묶여서 메모리모듈(1)의 패리티용 데이타입출력핀(DQM9)으로 된다. 한편, 각 4Mx4 반도체메모리소자(3, 5)에 사용되는 출력활성화신호핀 OEB(또는 출력활성화신호)는 모두 접지전압 Vss에 접속되어 있다. 이 밖에 각 반도체메모리소자에는 어드레스신호들과 제어신호들(로우어드레스스트로우브신호 RASB, 컬럼어드레스스트로우브신호 CASB 및 쓰기활성화신호 WEB 등)이 인가되는 핀들이 존재하지만 굳이 설명할 필요가 없는 이유로 생략하였다.
제1도에 4Mx4 반도체메모리소자(3, 5)의 출력활성화신호핀 OEB은 접지 시키고 4Mx1 디바이스(7)의 데이파입력핀(DIN) 및 데이타출력핀(DOUT)을 하나로 묶은 것은, ×4 반도체메모리소자와 ×1 반도체메모리소자사이의 데이타 입출력방식이 서로 다르기 때문이다. 즉, ×4 반도체메모리소자에서는 데이타입출력핀을 공유하며 데이타의 입출력을 출력활성화신호핀 OEB로써 제어(예컨대 데이타를 출력할 때에는 OEB가 로우레벨로 되고 데이타를 입력할 때에는 OEB가 하이레벨로 됨)하는 것과는 달리, ×1 반도체메모리소자는 데이타의 입력과 출력을 위한 각각의 전용핀이 있다. 그러나 메모리모듈간의 인터페이스(interface)에 있어서 사용되는 데이타라인의 갯수는 9개이므로 ×1 반도체메모리소자의 데이타입력핀 및 데이타출력핀을 공통으로 하여 중앙처리장치와의 인터페이스를 맞추게 된다. 4Mx4 반도체메모리소자에서 출력활성화신호 OEB가 하일레벨인 경우는 데이타출력드라이버를 하이-임피이던스(H-impedance)상태로 만들어 읽기동작을 방지한다. 그리고 출력활성화신호 OEB가 로우레벨인 경우에는 로우어드레스스트로우브신호 RASB, 컬럼어드레스스트로우브신호 CASB, 쓰기활성화신호 WEB에 의해 제어되는 타이밍에 따라 읽기 또는 쓰기동작을 수행하게 된다.
한편 패리티를 가지는 메모리모듈에서는 동작사이클중에서 읽기변환쓰기동작을 필요로 하게 됨은 이 기술분야에 잘 알려진 바와 같다. 이때에는 필연적으로 쓰기활성화신호 WEB는 컬럼어드레스스트로우브신호 CASB보다 적어도 CASB액세스시간만큼의 경과시간이 지난 후에 활성화된다. 한편 이러한 읽기쓰기싸이클은, 칩의 외부에서 중앙처리장치에 의해 강제적으로 설정되므로, 반도체메모리소자는 통상의 읽기 및 쓰기싸이클과 구별하지 못하게 된다. 따라서 제1도의 경우 4Mx4 반도체메모리소자(3, 5)는 출력활성화신호 OEB에 의해 읽기변환쓰기동작이 제어되는 반면, 4Mx1 디바이스(7)는 공통으로 묶인 데이타입출력으로 인해 읽기변환쓰기동작에서 입력데이타와 출력데이타간의 충돌(data fighting)이 초래된다. 이러한 제약은 중앙처리장치와의 인터페이스에 대한 한계를 제공한다.
따라서 본 발명의 목적은 패리티용의 반도체메모리소자를 가지면서 읽기변환쓰기동작을 수행할 수 있는 메모리모듈을 제공함에 있다.
본 발명의 다른 목적은 패리티비트를 가지며 중앙처리장치와의 인터페이스효율을 증대시킬 수 있는 메모리모듈을 제공함에 있다.
이러한 본 발명의 목적을 달성하기 위하여, 본 발명은, 패리티비트를 포함한 다수개의 데이타비트들을 처리하기 위한 다수개의 데이타입출력핀들을 가지는 워드확장형의 반도체메모리모듈에 있어서, 상기 패리티비트를 처리하며 데이타의 입력과 출력이 공통으로 이루어지는 하나의 데이타입출력핀과 상기 데이타의 입력과 출력을 제어하는 신호를 받기 위한 핀을 적어도 가지는 반도체메모리소자와, 복수개의 데이타의 입력과 출력이 각각 공통으로 이루어지는 복수개의 데이타입출력핀들과 상기 신호를 받기 위한 핀을 적어도 각각 가지는 복수개의 반도체메모리소자들을 구비함을 특징으로 한다.
또한, 본 발명은, 패리티비트를 포함한 다수개의 데이타비트들을 처리하기 위한 다수개의 데이타입출력핀들을 가지며, 데이타비트의 입력과 출력이 독립된 핀을 통하여 이루어지는 단일비트 반도체메모리소자를 포함하는 메모리모듈에 있어서, 상기 패리티비트를 제외한 복수개의 데이타비트들에 해당하는 복수개의 데이타입출력핀들에 분할되어 연결된 복수개의 데이타입력핀들과 데이타비트들의 입력과 출력을 제어하는 신호를 받기 위한 핀을 각각 가지는 복수개의 다중비트 반도체메모리소자들을 구비하며, 상기 단일 비트 반도체메모리소자의 입력 및 출력용 핀이 하나로 묶여 상기 메모리모듈의 데이타입출력핀들중 상기 패리티비트를 위한 데이타입출력핀에 연결되고, 상기 단일비트 반도체메모리소자가 상기 신호를 받기 위한 핀을 가짐을 특징으로 한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다. 본 발명에 따른 메모리모듈은 이미 잘 알려진 SIMM(Single In-line Memory Module)이나 그외 다른 형태의 모듈형태에도 적용하여 구성할 수 있음을 알아야 한다.
제2도는 본 발명에 따른 메모리모듈(10)의 구성에 관한 일실시예를 보여준다. 제2도에 보인 메모리모듈은, 제1도의 경우와 같이, 2개의 4Mx4 반도체메모리소자(12, 14)와 1개의 4Mx1 반도체메모리소자(16)로 구성된다. 4Mx4 반도체메모리소자(12)의 데이타입출력핀들(DQ1~DQ4)은 메모리모듈(10)의 데이타입출력핀들(DQM1~DQM4)로 사용되고, 4Mx4 반도체메모리소자(14)의 데이타입출력핀들(DQ1~DQ4)은 메모리모듈(10)의 데이타입출력핀들(DQM1~DQM8)로 사용된다. 또한, 패리티용으로 사용되는 4Mx1 반도체메모리소자(16)의 데이타입출력핀(DQ1)은 메모리모듈(10)의 데이타입출력핀(DQM9)이 사용된다. 본 발명에 따른 메모리모듈에서는, 전술한 제1도의 메모리모듈과는 달리, 각 반도체메모리소자(12, 14, 16)에 출력활성화신호핀(OEB)이 구비되어 있고, 하나의 출력활성화신호 OEB가 각 반도체메모리소자(12, 14, 16)의 출력활성화신호핀에 공통으로 인가된다.
제3도는 본 발명에 따른 메모리모듈의 또다른 실시예로서, 패리티비트를 담당하는 4Mx1 반도체메모리소자(26)가 각각의 독립된 데이타입력핀(DIN)과 데이타출력핀(DOUT)을 가진 경우(제1도의 경우와 동일함)에 본 발명을 적용한 형태이다. 4Mx1 반도체메모리소자(26)의 자체적인 핀형태 외에는 제2도의 구성과 다를 바 없다. 4Mx1 반도체메모리소자(26)의 데이타입력핀(DIN)과 데이타출력핀(DOUT)은 하나로 묶이어 메모리모듈(20)의 패리티용 데이타입출력핀(DQM9)으로 사용된다. 4Mx4 반도체메모리소자(22)의 데이타입출력핀들(DQ1~DQ4)은 메모리모듈(20)의 데이타입출력핀들(DQM1~DQM4)로 사용되고, 4Mx4 반도체메모리소자(24)의 데이타입출력핀들(DQ1~DQ4)은 메모리모듈(20)의 데이타입출력핀들(DQM1~DQM8)로 사용된다. 제2도와 같이, 각 반도체메모리소자(22, 24, 26)에는 출력활성화신호 OEB를 위한 핀이 각각 마련되어 있으며, 이 핀으로 출력활성화신호 OEB가 인가된다.
제2도 및 제3도에서 도시하지는 않았으나, 반도체메모리소자의 동작에 필요한 로우어드래스스트로우브신호 RASB, 컬럼어드레스스트로우브신호 CASB, 쓰기활성화신호 WEB와 복수개의 어드레스신호들을 위한 핀들이 각 반도체메모리소자마다 당연히 존재하는 것으로 이해하여야 한다. 또한, 출력활성화신호 OEB를 위한 핀은, 별도로 마련할 수도 있으나 반도체메모리소자에서 일반적으로 제공된 몇개의 무접속핀(no connection pin; NC로 표기됨)들 중 하나를 출력활성화신호용의 핀으로 사용할 수 있다.
제4도는 출력활성화신호 OEB에 의한 데이타입출력 제어과정의 동작타이밍을 보여준다. 로우어드레스스트로우브 RASB의 천이에 의하여 마스트클럭(master clock)인R의 활성화되면 워드라인이 선택되고, 컬럼선택을 위한 신호YE가 활성화됨에 따라 컬럼어드레스의 천이에 응답하는 신호 ATSB가 하이레벨로 활성화된다. ATSB가 활성화됨에 따라 데이타출력드라이버를 제어하는 신호인TRST가 활성화됨에 의해, 데이타라인쌍 DB 및 DBB의 디벨로프가 진행되어 데이타입출력핀 DQ를 통하여 하나의 데이타비트가 출력된다. OEB가 하이레벨로 비활성화됨에 따라OE가 비활성화되고, 이것에 의해 데이타출력드라이버 제어신호인TRST가 비활성화된다. 그러면 데이타출력드라이버가 하이 임피이던스상태로 됨에 따라 데이타입출력핀 DQ는 트라이스테이트(tri-state)로 된다. 이후 쓰기활성화신호 WEB에 의해 쓰기동작이 이루어지게 된다.
제2도와 제3도는 쎌데이타처리용의 4Mx4 반도체메모리소자와 패리티용의 4Mx1 반도체메모리소자로 구성된 4Mx9 메모리모듈에 대한 실시예이지만, 현재 진행되는 반도체집적회로의 고집적화 추세에 부응하여, 보다 큰 메모리용량과 보다 많은 워드당 비트수를 가지는 메모리모듈들에도 본 발명을 적용하여 실시할 수 있다.
상술한 바와 같이 본 발명에 의한 반도체집적회로의 모듈구성은 패리티용의 반도체메모리소자에서도 간단한 구성으로써 읽기변환쓰기 기능을 수행할 수 있도록 함에 의해 패리티 쎌어레이를 가지는 반도체집적회로의 동작모드를 한층 확장시키고, 중앙처리장치와의 인터페이스효율을 증대시키는 효과가 있다.

Claims (6)

  1. 패리티비트를 포함한 다수개의 데이타비트들을 처리하기 위한 다수개의 데이타입출력핀들을 가지는 반도체메모리모듈에 있어서, 상기 패리티비트를 처리하며 데이타의 입력과 출력이 공통으로 이루어지는 하나의 데이타 입출력핀과 상기 데이타의 입력과 출력을 제어하는 신호를 받기 위한 핀을 적어도 가지는 반도체메모리소자와, 복수개의 데이타의 입력과 출력이 각각 공통으로 이루어지는 복수개의 데이타입출력핀들과 상기 신호를 받기 위한 핀을 적어도 각각 가지는 복수개의 반도체메모리소자들을 구비함을 특징으로 하는 메모리모듈.
  2. 제1항에 있어서, 상기 반도체메모리소자들이, 로우어드레스스트로우브신호 및 컬럼어드레스스트로우브신호와 쓰기활성화신호 및 복수개의 어드레스신호들을 입력함을 특징으로 하는 메모리모듈.
  3. 제1항 또는 제2항에 있어서, 상기 신호가, 상기 로우어드레스스트로우브신호 및 컬럼어드레스스트로우브신호가 활성화된 때에 활성화되어 상기 데이타가 출력되도록 하는 출력활성화신호임을 특징으로 하는 메모리모듈.
  4. 패리티비트를 포함한 다수개의 데이타비트들을 처리하기 위한 다수개의 데이타입출력핀들을 가지며, 데이타비트의 입력과 출력이 독립된 핀을 통하여 이루어지는 단일비트 반도체메모리소자를 포함하는 메모리모듈에 있어서, 상기 패리티비트를 제외한 복수개의 데이타비트들에 해당하는 복수개의 데이타입출력핀들에 분할되어 연결된 복수개의 데이타입출력핀들과 데이타비트들의 입력과 출력을 제어하는 신호를 받기 위한 핀을 각각 가지는 복수개의 다중비트 반도체메모리소자들을 구비하며, 상기 단일비트 반도체메모리소자의 입력 및 출력용 핀이 하나로 묶여 상기 메모리모듈의 데이타입출력핀들중 상기 패리티비트를 위한 데이타입출력핀에 연결되고, 상기 단일비트 반도체메모리소자가 상기 신호를 받기 위한 핀을 가짐을 특징으로 하는 메모리모듈.
  5. 제4항에 있어서, 상기 반도체메모리소자들이, 로우어드레스스트로우브신호 및 컬럼어드레스스트로우브신호와 쓰기활성화신호 및 복수개의 어드레스신호들을 입력함을 특징으로 하는 메모리모듈.
  6. 제4항 또는 제5항에 있어서, 상기 신호가, 상기 로우어드레스스트로우브신호 및 컬럼어드레스스트로우브신호가 활성화된 때에 활성화되어 상기 데이타가 출력되도록 하는 출력활성화신호임을 특징으로 하는 메모리모듈.
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