KR20030028473A - 다중 프리페치 ｉ/ｏ 구성들의 데이터 경로를 갖는 메모리장치 및 방법 - Google Patents

다중 프리페치 ｉ/ｏ 구성들의 데이터 경로를 갖는 메모리장치 및 방법 Download PDF

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Abstract

메모리 장치는 고속 모드 또는 저속 모드 어느쪽에서나 동작 가능하다. 어느 한쪽 모드에서, 두 어레이의 각각으로부터 32 비트의 데이터는 32 플립-플롭(120)의 각각의 세트로 프리페치된다. 고속 모드에서, 프리페치된 데이터 비트는 병렬로 4 병렬-대-직렬 컨버터(150a)로 전달되고, 상기 컨버터는 병렬 데이터 비트들을 8 직렬 데이터 비트로 전환하고 상기 버스트를 4 데이터 버스 단자(160)의 각각 하나에 인가한다. 저속 모드에서, 두 세트의 프리페치된 데이터 비트는 병렬로 병렬-대-직렬 컨버터(150a)로 전달되고, 상기 컨버터는 병렬 데이터 비트를 8 직렬 데이터 비트의 버스트로 전환하고 상기 버스트를 8 데이터 버스 단자(160)의 각각에 인가한다.

Description

다중 프리페치 Ｉ/Ｏ 구성들의 데이터 경로를 갖는 메모리 장치 및 방법{Memory device and method having data path with multiple prefetch I/O configurations}
다이나믹 랜덤 액세스 메모리들("DRAMs")과 같은 메모리 장치들은 다양한 성능 파라미터들을 갖는다. 이들 성능 파라미터들 중 가장 중요한 것은 메모리 장치가 데이터를 판독 및 기록할 수 있는 속도이다. 일반적으로, 고성능 메모리 장치들로 알려진, 고속으로 데이터를 판독 및 기록할 수 있는 메모리 장치들은 매우 비싸다. 역으로, 저성능 메모리 장치들로 알려진, 단지 저속으로 데이터에 액세스할 수 있는 메모리 장치들은 싼 가격에 팔릴 것이다. 메모리 장치들의 동작 속도를 증가시키기 위한 시도에서, 더블 데이터("DDR") 속도 DRAM들이 개발되었다. DDR DRAM들은 각각의 클럭 펄스의 각각의 전이 중 각각의 클럭 사이클에 대해 두 메모리 동작들을 수행하는 동기식 DRAM들이다. 통상적인 DDR DRAM에서, 동일 컬럼 어드레스(column address)를 갖는 두 인접한 컬럼들의 메모리 셀들은 각각 클럭사이클을 판독한다.
메모리 장치들에 적용가능한 또 다른 성능 파라미터는 메모리 장치의 데이터 버스 폭이다. 주어진 속도로 동작하는 보다 넓은 데이터 버스들은 보다 높은 대역폭을 가지며, 즉, 보다 큰 수의 비트/초(bits/second)로 억세스될 수 있다. DRAM들과 같은 대부분의 메모리 장치들의 데이터 버스는 일반적으로 2의 여러가지 멱(power)들, 즉 4, 8, 16 등의 비트를 가진다.
다른 성능 파라미터를 가진 메모리 장치들을 제공하기 위한 필요성은 일반적으로 넓은 다수의 메모리 장치들을 설계 및 제조하기 위한 메모리 장치 제조자들을 요구한다. 예를 들어, 메모리 디바이스 제조자들은 고속으로 동작가능한 비교적 값비싼 메모리 장치들 및 비교적 단지 저속으로 동작가능한 다른 비교적 값싼 메모리 장치들을 설계 및 제조하여야 한다. 유감스럽게도, 메모리 장치를 각각 설계하고 메모리 장치를 제조하는데 요구되는 처리는 비싸다. 다른 성능 파라미터들을 갖는 다수의 다른 메모리 장치들을 설계 및 제조하는 비용은 보다 새로운 장치들이 예전에 비해 더 빠른 속도로 도입되기 때문에 메모리 장치들의 빠른 쇠퇴(obsolescence)에 의해 더욱 악화된다.
그러므로, 고속의 좁은 데이터 버스 메모리 장치들 또는 저속의 넓은 데이터 버스 메모리 장치들 중 어느 하나를 작동시킬 수 있는 DRAM들과 같은 메모리 장치들이 요구된다.
본 발명은 메모리 장치들에 관한 것이며, 특히 고속의 좁은 데이터 버스 모드 또는 저속의 넓은 데이터 모드 어느 한쪽에서 동작가능한 메모리 장치 데이터 경로 및 방법에 관한 것이다.
도 1은 본 발명의 일실시예에 따른 메모리 장치의 블록도.
도 2는 도 1의 메모리 장치에 사용된 메모리 어레이의 블록도.
도 3은 도 2의 메모리 어레이에 사용된 몇몇 메모리 어레이 매트들 중 하나의 블록도.
도 4는 도 3의 메모리 어레이 매트에 사용된 몇몇 메모리 서브 어레이의 블록도.
도 5는 도 1의 메모리 장치에 사용된 데이터 경로의 일부의 블록도.
도 6은 도 5에 도시된 데이터 경로의 일부에 사용된 몇몇 병렬-대-직렬 컨버터중 하나의 로직 및 블록도.
도 7은 도 1의 메모리 장치에 사용하는 컴퓨터 시스템의 블록도.
발명의 요약
데이터는 메모리 어레이로부터 데이터 버스 단자들로 제 1 모드 어레이로부터의 2N 비트의 병렬 데이터 및 제 2 모드에서 병렬 N 비트의 병렬 데이터를 전달함으로써 결합된다. 병렬 데이터는 N 비트의 폭을 가진 버스를 사용하여 어레이로부터 병렬-대-직렬 컨버터로 전달된다. 병렬-대-직렬 컨버터는 병렬 데이터 비트를 N/M 비트들을 포함하는 직렬 데이터의 각각의 버스트로 전환하고 제 1 모드에서 2M 데이터 버스 단자에 제 2 모드에서 M 데이터 버스 단자에 그 버스트들을 인가한다. 데이터는 각각의 제 1 및 제 2 판독 동작시 어레이로부터 제 1 및 제 2 세트의 N 데이터 비트들을 전달함으로써 제 1 동작 모드에서 메모리 어레이로부터 전달될 수 있다. 결과적으로, 데이터는 고성능 모드의 비교적 고속에서 M 데이터 버스 단자들에 전달되거나, 저성능 모드에서 비교적 저속으로 2M 데이터 버스 단자들에 전달될 수 있다.
본 발명의 일실시예에 따른 메모리 장치는 도 1에 도시된다. 여기에 도시된 메모리 장치는 비록 본 발명이 포켓화 DRAM 및 RAMBUS DRAM(RDRAM) 같은 다른 형태의 DRAM뿐 아니라, 스태틱 랜덤 액세스 메모리("SRAM") 같은 메모리 장치를 예시하였지만, 동기화 다이나믹 랜덤 액세스 메모리("SDRAM")(10)이다. SDRAM(10)은 어드레스 버스(14)상 로우 어드레스 또는 컬럼 어드레스 어느 한쪽을 수신하는 어드레스 레지스터(12)를 포함한다. 어드레스 버스(14)는 메모리 제어기(도 1에 도시되지 않음)에 일반적으로 결합된다. 통상적으로, 로우 어드레스는 어드레스 레지스터(12)에 의해 처음에 수신되고 로우 어드레스 멀티플렉서(18)에 인가된다. 로우 어드레스 멀티플렉서(18)는 로우 어드레스의 일부를 형성하는 뱅크 어드레스 비트의 상태에 따라 두 메모리 뱅크들(20, 22) 중 어느 하나와 연결된 다수의 구성요소에 로우 어드레스를 결합시킨다. 메모리 뱅크들(20, 22) 각각에는 로우 어드레스를 저장하는 각각의 로우 어드레스 래치(26), 및 저장된 로우 어드레스의 함수로서 각각의 어레이(20 또는 22)에 다양한 신호를 인가하는 로우 디코더(28)가 연결된다. 로우 어드레스 멀티플렉서(18)는 어레이(20, 22)의 메모리 셀을 리프레시하기 위한 로우 어드레스 래치(26)에 로우 어드레스를 결합시킨다. 로우 어드레스는 리프레시 제어기(32)에 의해 제어되는 리프레시 카운터(30)에 의해 리프레시를 위해 생성된다.
로우 어드레스가 어드레스 레지스터(12)에 인가되고 로우 어드레스 래치(26)중 하나에 저장된 후, 컬럼 어드레스가 어드레스 레지스터(12)에 인가된다. 어드레스 레지스터(12)는 컬럼 어드레스를 컬럼 어드레스 래치(40)에 결합한다. SDRAM(10)의 동작 모드에 따라, 컬럼 어드레스는 버스트 카운터(42)를 통하여 컬럼 어드레스 버퍼(44)에 결합되거나, 어드레스 레지스터(12)에 출력된 컬럼 어드레스에서 시작하여 컬럼 어드레스의 시퀀스를 컬럼 어드레스 버퍼(44)에 인가하는 버스트 카운터(42)에 결합된다. 어느 경우나, 컬럼 어드레스 버퍼(44)는 다양한 신호를 각각의 감지 증폭기 및 각각의 어레이들(20, 22)에 대한 관련된 컬럼 회로들(50, 42)에 인가하는 컬럼 디코더(48)에 컬럼 어드레스를 인가한다.
어레이(20, 22)중 하나로부터 판독될 데이터는 각각 어레이(20, 22)중 하나에 대한 컬럼 회로(50, 52)에 결합된다. 데이터는 판독 데이터 경로(54)를 통하여 데이터 출력 레지스터(56)에 결합되고, 상기 레지스터는 상기 데이터를 데이터 버스(58)에 인가한다. 어레이(20, 22)중 하나에 기록될 데이터는 데이터 버스(58)로부터 데이터 입력 레지스터(60) 및 기록 데이터 경로(62)를 통하여 컬럼 회로(50, 52)에 결합되고, 상기 컬럼 회로는 어레이(20, 22)중 하나에 각각 전달된다. 마스크 레지스터(64)는 데이터의 흐름을 어레이(20, 22)로부터 판독될 데이터를 선택적으로 마스킹함으로써 컬럼 회로(50, 52) 안팎으로 선택적으로 변경하기 위하여 사용될 수 있다.
SDRAM(10)의 상기된 동작은 제어 버스(70)상에 수신된 코멘드 신호에 응답하는 코멘드 디코더(68)에 의해 제어된다. 통상적으로 메모리 제어기(도 1에 도시되지 않음)에 의해 생성된 이들 하이 레벨의 코멘드 신호는 클럭 인에이블 신호(CKE*), 클럭 신호(CLK), 칩 선택 신호(CS*), 기록 인에이블 신호(WE*), 로우 어드레스 스트로브 신호(RAS*), 및 컬럼 어드레스 스트로브 신호(CAS*)이고, 여기서 "*"는 로우 활성 신호를 나타낸다. 이들 신호의 다양한 결합은 판독 코멘드 또는 기록 코멘드 같은 각각의 코멘드으로서 등록된다. 코멘드 디코더(68)는 코멘드 신호 각각에 의해 지정된 기능(예를 들어, 판독 또는 기록)을 수행하기 위하여 코멘드 신호에 응답하여 일련의 제어 신호를 생성한다. 이들 코멘드 신호, 및 각각의 기능을 달성하는 방식은 일반적이다. 그러므로, 간략화를 위해, 이들 제어 신호의 추가 설명은 생략될 것이다.
컬럼 회로(50, 52)로부터 데이터 출력 레지스터(56)로의 판독 데이터 경로(54)는 각각의 어레이(20, 22)의 각각의 컬럼에 대한 감지 증폭기(도시되지 않음)으로부터의 데이터를 결합하는 하나 이상의 쌍의 컴플리먼트리 입력/출력("I/O") 라인(도 1에 도시되지 않음)을 포함한다. 어드레스된 컬럼에 대한 컬럼 회로(50, 52)의 감지 증폭기는 한쌍의 컴플리먼트리 디지트 라인으로부터 컴플리먼트리 신호를 수신한다. 차례로 디지트 라인은 컬럼 어드레싱 회로에 의해 한쌍의 컴플리먼트리 I/O 라인에 결합된다. 각각의 쌍의 I/O 라인은 한쌍의 컴플리먼트리 데이터 라인에 의해 판독 데이터 경로(54)에 포함된 DC 감지 증폭기(도시되지 않음)의 컴플리먼트리 입력에 선택적으로 결합된다. 차례로 DC 감지 증폭기는 메모리 장치(10)의 출력 또는 "DQ" 단자에 결합된 데이터 출력 레지스터(56)에 데이터를 출력한다. 이하에 설명될 바와 같이, 본 발명의 일실시예에 따른 SDRAM(10)은 16 DQ 단자를 포함하고, 상기 단자중 하나는 고속 모드에 사용되고, 그 중 하나는 저속 모드에 사용된다. 각각의 DQ 단자는 8 비트의 버스트로 DRAM(10)에 또는 상기 DRAM으로부터 직렬 데이터를 결합한다.
메모리 어레이(20)중 하나는 도 2에 도시된다. 메모리 어레이(20)는 B0-B3로 도 2에 표시된 4 뱅크로 나뉘어진 8 메모리 어레이 "매트(100a-h)"를 포함한다. 그러나, 메모리 어레이 매트(100a-h)는 보다 많거나 적은 수의 뱅크에 배열될 수 있고 , 메모리 어레이(20)는 보다 많거나 적은 수의 메모리 어레이 매트(100)를 포함할 수 있다. 판독 데이터 경로(54)(도 1)는 메모리 어레이 매트(100a, b, e, f)에 결합된 32쌍의 컴플리먼트리 I/O 라인을 가진 제 1 I/O 버스(104) 및 메모리 어레이 매트(100c,d,g,h)에 결합된 32쌍의 컴플리먼트리 I/O 라인을 가진 제 2 I/O 버스(106)를 포함한다.
본 발명의 일실시예에 따른 메모리 어레이(20)에 사용된 메모리 어레이 매트(100)중 하나는 도 3에 도시된다. 상기 매트(100)는 16 컬럼 및 16 로우에 배열된 256 서브 어레이(110)를 포함한다. 각각의 메모리 매트(100)는 16 컬럼 라인(114)을 포함하고, 그것의 각각은 활성화될 때 대응하는 컬럼을 선택한다. 메모리 매트(100)는 활성화될 때 서브 어레이(110)의 각각의 로우를 선택하는 다수의 로우 라인(도시되지 않음)을 포함한다. 한 세트의 4 플립플롭(120)은 메모리 매트(100)의 각각의 컬럼 아래에 배치된다. 로우 라인이 활성화될 때, 4 비트의 데이터는 메모리 매트(100)로부터 각각의 컬럼 라인(114)을 활성화함으로써 선택된 각각의 컬럼으로부터 메모리 매트(100)에 결합된다. 각각의 컬럼에 대한 4 비트의데이터는 4 컴플리먼트리 디지트 라인을 포함하는 각각의 디지트 라인 버스(122)를 통하여 메모리 매트(100)로부터 각각의 세트의 플립-플롭(120)에 결합된다. 따라서, 8 컬럼 라인(114)이 활성화될 때, 32 비트의 데이터는 각각의 활성화된 컬럼 라인(114)에 해당하는 8 세트의 플립-플롭에 저장된다.
도 4에 도시된 바와 같이, 각각의 서브 어레이(110)는 로우 및 컬럼에 배열된 256k 메모리 셀(도시되지 않음)을 포함한다. 메모리 매트(100)의 로우가 활성화되고 컬럼 라인(114)이 선택될 때, 서브 어레이(110)의 4 각각의 컬럼에서 컴플리먼트리 디지트 라인(130)은 4 각각의 플립-플롭(140)에 결합된다. 차례로 플립-플롭(120)은 I/O 라인(140)의 각각의 컴플리먼트리 쌍을 구동한다. 동작시, 각각의 메모리 매트(100)의 8 각각의 활성 컬럼은 4비트의 데이터를 출력한다. 각각의 메모리 어레이 매트(100)는 플립-플롭(120)에 임시 저장된 32 비트의 데이터를 제공한다. 두 메모리 어레이 매트(100)가 각각의 뱅크에 사용되기 때문에, 캐시 뱅크(B0-B3)는 64 비트의 데이터를 출력한다. 동작시, 각각의 서브 어레이(110)로부터 결합된 4 데이터 비트는 하기에 보다 상세히 설명될 바와 같이 DQ 단자(도 1)에 주로 결합하기 위하여 프리페치되고 플립-플롭(120)에 저장된다.
데이터 비트는 메모리 장치(10)가 고속 모드에서 동작하는지 저속 모드에서 동작하는지에 따라 두 모드중 어느 하나의 플립-플롭(120)으로부터 전달된다. 고속 모드에서, 각각의 플립-플롭(120)에 저장된 8 비트의 데이터는 각각의 데이터 버스(DQ) 단자에 직렬로 전달된다. 플립-플롭(120)에 저장된 병령 데이터가 직렬 데이터로 전환되는 방식은 도 5 및 6을 참조하여 설명될 것이다. 각각의 메모리 어레이 매트(100)에 대한 각각의 플립-플롭(120)에 저장된 32 비트가 있기 때문에, 32 비트는 고속 모드에서 각각 4 데이터 버스 단자에 8 비트의 직렬 버스트에 결합된다. 다른 메모리 어레이 매트(100)에 대한 플립-플롭(120)에 저장된 32 비트는 4 데이터 버스 단자 각각에 8 비트의 직렬 버스트에 결합된다. 결과적으로, 고속 모드에서, 64 비트가 각각의 8 데이터 버스 단자에서 8 비트의 직렬 버스트에 결합된다.
저속 모드에서, 플립-플롭(120)에 저장된 데이터 버스는 각각의 데이터 버스(DQ) 단자에 직렬로 전달된다. 그러나, 저속 모드에서, 데이터 비트는 16 데이터 버스 단자에 전달된다. 메모리 장치(10)와 인터페이싱하는 회로(도시되지 않음)는 16 데이터 버스 단자의 각각으로부터 8 비트의 버스트에 데이터를 수신하기 위하여 사용된다. 각각의 메모리 어레이 매트(100)에 대해 각각의 세트의 각각의 플립-플롭(120)에 저장된 32 비트가 있기 때문에, 양쪽 메모리 어레이 매트(100)에 대한 플립-플롭(120)에 저장된 64 비트는 요구된 수의 데이터 비트의 절반만을 제공한다. 이런 동작 모드가 저속 모드에서 사용되는 이유는 고속 모드와 비교하여 저속 모드에서 각각의 메모리 어레이 매트(100)로부터 많은 데이터 비트 같은 두 배로 프리페치 및/또는 결합될 필요가 있는 초과 시간을 요구하기 때문이다. 그러므로, 각각의 메모리 어레이 매트(100)로부터 64 비트를 프리페치하기 위하여,메모리 장치는 단일 판독 동작보다 실질적으로 많은 시간을 요구하는 각각의 데이터 전달을 가지는 2 판독 동작을 수행하여야 한다. 그러나, 메모리 장치(10)의 대역폭은 양쪽 모드에서 다소 동일하다. 고속 모드에서, 두 배의 많은 메모리 장치(10)는 저속 모드와 비교하여 16 데이터 버스 단자에 데이터를 제공할 필요가 있지만 두 배 빠르게 제공된다.
저속 모드에서 메모리 장치의 동작 속도를 유지하기 위하여, 메모리 장치(10)는 128 비트의 데이터를 제공하기 위한 두 번의 판독 동작을 수행하는 대신, 각각의 메모리 어레이 매트(110)에 모든 16 컬럼을 동시에 활성화시킬 수 있다. 따라서, 각각의 메모리 어레이 매트(110)는 각각의 판독 동작 동안 64 비트(각각의 컬럼으로부터 4 비트)를 프리페치한다. 결과적으로, 도 3에 도시된 모두 64의 플립-플롭(120)은 64 프리페치 비트를 저장하기 위하여 각각의 메모리 어레이 매트(110)에 요구된다.
동작시, 각각의 컬럼으로부터 프리페치되고 각각의 플립-플롭(120)에 저장된 4 데이터 비트는 각각의 판독 사이클의 제 1 부분 동안 각각의 쌍의 I/O 라인(140)을 통하여 결합되고, 다른 컬럼으로부터 프리페치되고 각각의 플립-플롭(120)에 저장된 4 데이터 비트는 제 2 부분의 각각의 판독 사이클 동안 동일한 쌍의 I/O 라인(140)을 통하여 결합된다. 따라서, 이런 선택적인 저속 모드에서, 양쪽 메모리 어레이 매트(110)에 대해 각각의 플립-플롭(120)에 저장된 128 비트의 데이터는 각각의 판독 동작 동안 64 비트의 컴플리먼트리 I/0 라인을 통하여 결합된다. 대조하여, 상기된 고속 모드에서, 양쪽 메모리 어레이 매트(110)에 대해 각각의 플립-플롭(120)에 저장된 64 비트의 데이터는 컴플리먼트리 I/0 라인의 64 쌍을 통하여 결합된다. 결과적으로, 저속 모드에서, 두 배로 많은 데이터 비트는 동일한 시간 주기 동안 데이터 라인을 통하여 결합된다. 이런 이유 때문에, 이런 동작 모드는 모든 판독 사이클 동안 2 판독 동작을 요구하지 않을지라도 저속 모드로 판독된다.
프리페치된 데이터 비트가 플립-플롭(120)과 메모리 매트(100)중 하나에 대한 데이터 버스 단자 사이에 결합되는 방식은 도 5에 도시된다. 도 5에 도시된 회로는 두 판독이 모든 판독 동작 동안 수행되는 젓고 동작 모드의 제 1 실시예에 사용된다. 그러나, 상기 회로는 각각의 메모리 어레이 매트(100)의 모든 컬럼이 판독되고 두 배의 플립-플롭(120)이 제공되는 다른 실시예를 위해 쉽게 변형될수있다는 것이 이해된다.
도 5를 참조하여, 각각의 플립-플롭(120)에 저장된 프리페치된 32 데이터 비트는 I/O 라인(140)의 32 각각의 컴플리먼트리 쌍을 통하여 결합된다. 8개 그룹의 4 I/O 라인 쌍(140)은 8 각각의 병렬-대-직렬 컨버터(150)에 결합되어 4쌍의 I/O 라인(140)은 각각의 컨버터(150)에 결합된다. 그러나, 4 컨버터(150a)는 각각의 그룹의 4쌍의 I/O 라인(140)에 결합되는 단지 4쌍의 입력 라인을 포함한다. 나머지 4 컨버터(150b)는 각각의 그룹의 4쌍의 I/O 라인(140) 및 4 입력 컨버터(150)중 하나에 결합된 4쌍의 I/O 라인(140)에 결합된 8 입력 라인을 포함한다.
저속 모드에서, 4비트의 병렬 데이터는 각각의 판독 동작 동안 각각 16 컨버터(150a, b)에 결합되어, 두 판독 동작이 수행된 후, 8 비트는 16 병렬-대-직렬 컨버터(150)의 각각에 결합된다. 그리고나서 컨버터(150)는 각각의 I/0 경로(134)를 통하여 16 각각의 데이터 버스 단자(160)로 8 비트 버스트를 각각 출력한다. 고속 모드에서, 8 비트의 병렬 데이터는 각각 네 개의 8-입력 컨버터들(150b)에 결합되고, 컨버터(150b)는 8 비트 버스트를 I/0 경로(134)를 통하여 8 각각의 데이터버스 단자(160)로 출력한다. 따라서, 고속 모드에서 네 개의 4-입력 컨버터들(150a) 및 상기 컨버터가 결합되는 데이터 버스 단자들(160)은 사용되지 않는다.
기록 동작 동안, 8 비트의 버스트는 SDRAM(10)이 고속 모드에서 동작하는지 저속 모드에서 동작하는지에 따라 8 또는 16 데이터 버스 단자 각각에 인가된다. 각각의 직렬-대-병렬 컨버터(168)는 8 비트 버스트를 8 비트의 병렬 데이터(고속 모드에서) 또는 두세트의 4 비트의 병렬 데이터(저속 모드에서)로 전환한다. 메모리 매트의 각각의 컬럼에 인가되는 4 데이터 비트는 기록 동작에서 각각의 서브 어레이(110)의 각각의 컬럼에 결합된다.
8 비트 병렬-대-직렬 컨버터(150a)의 하나의 실시예는 도 6에 도시된다. 이미 설명된 바와 같이, 병렬-대-직렬 컨버터(150a)는 8 비트의 병렬 데이터를 수신하고 8 직렬 비트의 버스트를 출력하기 위하여 사용된다. 그러나, 4 비트 병렬-대-직렬 컨버터(150b)는 이하에서 설명드릴 바와 같이 실질적으로 동일하다. 병렬 데이터가 플리 플롭(120)으로부터 컨버터(150a)로 전달될 때, RinPar 신호 전이는 하이이고, 따라서 로드 로직 회로(load logic circuit)(162)를 트리거링한다. 로드 로직 회로(162)는 그다음 4 입력 래치(164)에 인가되는 하이 데이터 로드 O("DatLoad0") 출력을 출력한다. 래치(164)는 8 플립-플롭(120)에 선택적으로 결합된 4 비트 병렬 데이터 입력을 가진다. 그래서, 병렬-대-직렬 컨버터(150a)의 각각의 데이터 입력은 두 플립-플롭(120)의 출력에 결합된다. 플립-플롭(120)의 4개의 출력들은 RinPar 신호의 로우-하이(low-to-high) 전이 중 각각의 데이터 입력 단자에 결합된다. 4 비트의 병렬 데이터는 래치(164)에 저장된다.
래치(164)에 저장된 4비트의 데이터가 래치 밖으로 시프트될 때, Rin 신호 전이는 하이이고, 따라서 인버터(168)은 NAND 게이트(174)를 사용하여 세트 리셋 플립-플롭(176)을 형성하는 NAND 게이트(170)에 로우가 출력된다. 플립-플롭(176)은 그 다음 세트되고, 따라서 NAND 게이트(170)는 래치(164)에 활성 하이 직렬 언로드(active high Serial Unload)("SerUld") 신호를 출력하도록 한다. 하이 SerUld 신호는 래치(164)가 활성 로우 비지 신호(active low Busy signal)를 출력하게 하고, 직렬 클럭("SerClk") 신호에 응답하여, 각각의 SerClk 전이 중 한번에 1 비트씩 래치의 밖으로 4비트의 저장된 데이터를 시프트한다.
래치(164)의 출력에서 직렬 데이터는 멀티플렉서(180)에 인가된다. 하기에 추가로 설명될 바와 같이, 인버터(182)의 출력은 처음에 로우(low)이고 멀티플렉서(180)에 대한 다른 입력은 처음에 하이(high)이다. 결과적으로, 멀티플렉서(180)는 래치(164)로부터 SerClk 신호 및 그것의 컴플리먼트에 의해 클럭된 이중 에지 트리거 플립-플롭(184)으로 4 비트 버스트의 직렬 데이터를 결합한다. 따라서, 하나의 극성을 가진 SerClk 신호의 전이 중, 각각의 비트의 데이터는 이중 에지 트리거 플립-플롭(184)으로 시프트되고, 데이터 비트는 반대 극성을 가진 SerClk 신호의 다음 전이 중 플립 프롭(184)를 시프트한다.
래치(164)의 출력에서 하이 비지 신호는 NAND 게이트(190)가 이중 에지 트리거 플립-플롭(184)와 동일한 클럭 드라이버(194)에 하이를 출력하도록 한다. 따라서, SerClk 신호의 캐시 전이 중, 드라이버(194)는 하이 트리 상태("TS") 신호를출력한다. TS 신호는 트리 상태(하이 임피던스)로부터 활성 로우 임피던스 상태로 판독 데이터 경로(54)(도 1)의 하부 플립-플롭(184)으로부터 직렬 데이터를 수신하는 회로(도시되지 않음)를 스위치하기 위하여 사용된다.
SerClk의 4 사이클이 끝나기 전에, 4 플립-플롭(120)의 제 2 세트는 각각의 데이터<0:3> 단자 및 Rin 신호 전이 로우에 결합된다. Rin 신호의 하이-로우 전이는 로드 로직 회로(162)가 하이 데이터 로드 1("DatLoad1") 출력을 출력하도록 하여, 제 2의 4-입력 래치(200)가 플립-플롭(120)으로부터 4 비트의 병렬 데이터를 저장하도록 한다.
래치(164)에 저장된 4 비트의 데이터가 SClk 신호의 2 주기에 응답하여 시프트될 때, 래치(164)는 로우 DoneSync 신호를 출력한다. 로우 DoneSync 신호는 NAND 게이트(174)가 플립-플롭(176)을 리셋하도록 하고, 따라서 래치(164)가 추가의 직렬 데이터를 추가로 출력하지 못하도록 NAND 게이트(170)를 유발한다. 로우 DoneSync 신호는 추가로 하기에 설명될 바와 같이 카운터가 리셋되도록 하기 위하여 로드 로직 회로(162)의 Done0에 인가된다. 마지막으로, Done0 신호는 NAND 게이트(206)를 사용하여 Done0 신호에 의해 설정되는 플립-플롭(208)을 형성하는 NAND 게이트(204)에 인가된다. 플립-플롭(208)이 세트될 때, 인버터(210)가 래치(200)의 직렬 언로드("SerUld")에 활성 하이 신호를 인가하도록 NAND 게이트(206)가 하이로 출력되도록 한다. 래치(200)는 래치(164)에 대해 상기된 바와 같이, SerClk 신호에 응답하는 멀티플렉서(180)에 4 저장된 비트를 인가한다. 래치(200)의 SerUld 단자에 인가된 활성 하이 신호는 래치(164)가 활성 로우 비지 신호를 NAND 게이트(190)에 인가하도록 한다. NAND 게이트(190)는 NAND 게이트(190)가 이전에 설명된 바와 같이 하이 TS 신호를 출력하도록 하이를 인가한다.
플립-플롭(208)을 설정하는 것은 인버터(214)가 인버터(182) 및 멀티플렉서(180)에 하이를 인가하도록 하기 위해 NAND 게이트(204)가 로우를 출력하게 한다. 그 다음 멀티플렉서(180)는 이중 에지 트리거 플립-플롭(184)에 래치(200)의 출력을 결합한다.
래치(200)에 저장된 4 비트의 데이터가 래치(200) 밖으로 시프트될 때, 래치(200)는 로우 DoneSync 신호를 출력한다. 로우 DoneSync 신호는 NAND 게이트(200)에 인가되어 플립-플롭(208)을 리셋시키고, 따라서 래치(200)가 추가로 직렬 데이터를 추력하지 못하게 한다. 로우 DoneSync 신호는 RinPar 신호의 추후 전이를 위한 준비시 로드 로직 회로(162)를 리셋하도록 로드 로직 회로(162)의 Donel 입력에 인가된다.
플립-플롭(176, 208) 및 로드 로직 회로(162)는 통상적으로 전원을 켠후 생성되는 활성 로우 리셋 신호에 의해 리셋될 수 있다.
이전에 언급된 바와 같이, 병렬-대-직렬 컨버터(150a)는 4 병렬 비트의 데이터의 2 로드들을 8 직렬 비트의 데이터의 버스트로 전환한다. 병렬-대-직렬 컨버터(150a)는 4 또는 8 병렬 비트의 데이터를 8 직렬 비트의 데이터의 버스트로 4번 전환하는 컨버터(150b)를 실행하도록 쉽게 변형될 수 있다. 예를 들어, 컨버터(150b)는 8 비트의 병렬 로드에 한 세트의 4 래치(도시되지 않음)를 쉽게 부가함으로써 실행될 수 있다. 이들 래치는 4 비트 모드에서 및 컨버터(150b)가 상기된 바와같은 컨버터(150a)와 같은 방식으로 동작할 때 디스에이블된다.
도 7은 도 1의 SDRAM(10)을 포함하는 컴퓨터 시스템(300)을 도시한다. 컴퓨터 시스템(300)은 특정 계산 또는 임무를 수행하기 위하여 특정 소프트웨어를 실행하는 것 같은 다양한 컴퓨팅 기능을 수행하기 위한 프로세서(302)를 포함한다. 프로세서(302)는 어드레스 버스, 제어 버스, 및 데이터 버스를 포함하는 프로세서 버스(304)를 포함한다. 게다가, 컴퓨터 시스템(300)은 프로세서(302)에 결합된 키보드 또는 마우스 같은 하나 이상의 입력 장치(314)를 포함하여, 오퍼레이터가 컴퓨터 시스템(300)과 인터페이스하게 한다. 통상적으로, 컴퓨터 시스템(300)은 프로세서(302)에 결합된 하나 이상의 출력 장치(316)를 포함하고, 상기 출력 장치는 프린터 또는 비디오 단자가다. 하나 이상의 데이터 저장 장치(318)는 통상적으로 프로세서(302)에 결합되어, 프로세서(302)는 내부 또는 외부 저장 매체(도시되지 않음)로부터 데이터를 저장 또는 검색한다. 프로세서(302)는 일반적으로 스태틱 랜덤 액세스 메모리("SRAM")인 캐시 메모리(326), 및 메모리 제어기(330)를 통한 SDRAM(10)에 결합된다. 메모리 제어기(330)는 SDRAM(10)에 결합된 제어 버스(336) 및 어드레스 버스(338)를 포함한다. 데이터 버스(340)는 SDRAM(10)으로부터 프로세서 버스(304)에 직접적으로(도시된 바와 같이), 메모리 제어기(330)를 통하여, 또는 몇몇 다른 수단에 의해 결합된다.
상기로부터, 본 발명의 특정 실시예가 본 명세서에서 설명의 목적으로 기재되었지만, 다양한 변형들이 본 발명의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있음을 이해해야 한다. 예를 들어, 비록 SDRAM(10)이 16 데이터 버스 단자들,즉 16 DQ 단자들을 갖지만, 그 중 8개는 고속 모드에서 사용되고, 그 중 16개는 저속 모드에서 사용되고, 메모리 장치는 보다 적거나 많은 수의 DQ 단자들을 가질 수 있음이 이해될 것이다. 또한, 각각의 데이터 버스트는 본 명세서에 기재된 8-비트 버스트들보다 적거나 많은 수의 비트를 포함하고, 메모리 어레이 및 병렬-대-직렬 컨버터들 사이에 데이터를 결합하는 I/O 경로의 폭은 본 병세서에 기재된 I/O 경로 보다 넓거나 좁을 수 있다. 다른 변형들 또한 본 기술 분야의 숙련자에게 명백해 질 것이다. 따라서, 본 발명은 단지 첨부된 청구범위들에만 제한되는 것은 아니다.

Claims (72)

  1. 메모리 장치 데이터 경로에 있어서,
    N 데이터 비트들을 저장하는 저장 장치와;
    상기 저장 장치에 결합된 N/2 비트들을 갖는 제 1 버스와;
    상기 저장 장치에 결합된 N/2 비트들을 갖는 제 2 버스와;
    상기 제 1 버스에 결합된 N/2M 병렬-대-직렬 컨버터들의 제 1 세트로서, 상기 제 1 세트의 각각의 병렬-대-직렬 컨버터들은 상기 제 1 버스로부터 각각 M 비트들을 수신하도록 결합된 M 입력 단자들을 가지며, 상기 제 1 세트의 병렬-대-직렬 컨버터들은 제 1 세트의 N/2M 각각의 데이터 버스 단자들에 결합된 각각의 직렬 출력 단자들을 가지며, 상기 제 1 세트의 병렬-대-직렬 컨버터들은 저장 장치로부터 제 1 버스를 통해 각각 M 비트들을 포함하는 2세트의 병렬 데이터를 수신하고, 2M 비트들을 각각 포함하는 N/2M 버스트들을 상기 제 1 세트의 각각의 데이터 버스 단자들에 인가하기 위해서 제 1 동작 모드로 동작가능한, 상기 N/2M 병렬-대-직렬 컨버터들의 제 1 세트와;
    상기 제 1 버스 및 제 2 버스에 결합된 N/2M 병렬-대-직렬 컨버터들의 제 2 세트로서, 상기 제 2 세트의 각각의 병렬-대-직렬 컨버터들은 상기 제 1 버스로부터 각각 M 비트들 및 상기 제 2 버스로부터 각각 M 비트들을 수신하도록 결합된 M 입력 단자들을 가지며, 상기 제 2 세트의 병렬-대-직렬 컨버터들은 제 2 세트의 N/2M 각각의 데이터 버스 단자들에 결합된 각각의 직렬 출력 단자들을 가지며, 상기 제 2 세트의 병렬-대-직렬 컨버터들은 저장 장치로부터 제 2 버스를 통해 각각 M 비트들을 포함하는 2세트의 병렬 데이터를 수신하고, 2M 비트들을 각각 포함하는 N/2M 버스트들을 상기 제 2 세트의 각각의 데이터 버스 단자들에 인가하기 위해서 제 1 동작 모드로 동작가능하고, 상기 제 2 세트의 병렬-대-직렬 컨버터들은 상기 저장 장치로부터 상기 제 1 버스 및 제 2 버스를 통해 2M 비트들을 포함하는 한 세트의 병렬 데이터를 수신하고, 2M 비트들을 각각 포함하는 N/2M 버스트들을 상기 제 2 세트의 각각의 데이터 버스 단자들에 인가하기 위해서 제 2 동작 모드로 동작가능한, 상기 N/2M 병렬-대-직렬 컨버터들의 제 2 세트를 포함하는, 메모리 장치 데이터 경로.
  2. 제 1 항에 있어서,
    N은 32이고, M은 4인, 메모리 장치 데이터 경로.
  3. 제 1 항에 있어서,
    상기 저장 장치는 N 플립-플롭들을 포함하는, 메모리 장치 데이터 경로.
  4. 제 1 항에 있어서,
    상기 병렬-대-직렬 컨버터들은,
    데이터 비트들을 수신하고 저장하기 위하여 상기 제 1 버스 및 제 2 버스 중 하나에 결합된 M 병렬 입력 단자들의 세트를 갖는 제 1 세트의 래치들로서, 상기제 1 세트의 래치들은 각각의 데이터 버스 단자에 결합된 직렬 출력 단자, 클럭 신호를 수신하는 직렬 클럭 단자, 상기 데이터 비트가 상기 클럭 신호에 응답하여 상기 제 1 세트의 래치들 밖으로 시프트되도록 하는 시프트 제어 신호를 수신하는 제어 단자, 및 상기 제 1 세트의 래치들의 동작 상태를 나타내는 적어도 하나의 상태 신호를 생성하는 출력 단자를 더 포함하는, 상기 제 1 세트의 래치들과,
    초기 신호에 응답하여 세트(set)되고, 상기 제 1 세트의 래치들에 저장된 상기 모든 데이터 비트들이 상기 직렬 클럭 신호에 응답하여 상기 제 1 세트의 래치들 밖으로 시프트됨을 나타내는 상태 신호에 응답하여 리셋(reset)되는 플립-플롭으로서, 상기 플립-플롭은 플립-플롭이 세트될 때, 상기 데이터 비트들이 상기 제 1 세트의 래치들 밖으로 시프트되도록 시프트 제어 신호를 상기 제어 단자에 인가하기 위해 상기 제어 단자에 결합된 출력 단자를 갖는, 상기 플립-플롭을 포함하는, 메모리 장치 데이터 경로.
  5. 제 1 항에 있어서,
    상기 병렬-대-직렬 컨버터는,
    데이터 비트들을 수신하고 저장하기 위하여 상기 제 1 버스에 결합된 M 병렬 입력 단자들의 세트를 갖는 제 1 세트의 래치들로서, 상기 제 1 세트의 래치들은 각각의 데이터 버스 단자에 결합된 직렬 출력 단자, 클럭 신호를 수신하는 직렬 클럭 단자, 상기 데이터 비트가 상기 클럭 신호에 응답하여 상기 제 1 세트의 래치들 밖으로 시프트되도록 하는 제 1 시프트 제어 신호를 수신하는 제 1 제어 단자, 및상기 제 1 세트의 래치들의 동작 상태를 나타내는 적어도 하나의 제 1 상태 신호를 생성하는 출력 단자를 더 포함하는, 상기 제 1 세트의 래치들과,
    초기 신호에 응답하여 세트되고, 상기 제 1 세트의 래치들에 저장된 상기 모든 데이터 비트들이 상기 직렬 클럭 신호에 응답하여 상기 제 1 세트의 래치들 밖으로 시프트됨을 나타내는 제 1 상태 신호에 응답하여 리셋되는 제 1 플립-플롭으로서, 상기 제 1 플립-플롭은 상기 제 1 플립-플롭이 세트될 때, 상기 데이터 비트들이 상기 제 1 세트의 래치들 밖으로 시프트되도록 제 1 시프트 제어 신호를 상기 제 1 제어 단자에 인가하기 위해 상기 제 1 제어 단자에 결합된 출력 단자를 갖는, 상기 제 1 플립-플롭과,
    데이터 비트들을 수신하고 저장하기 위하여 상기 제 2 버스에 결합된 M 병렬 입력 단자들의 세트를 갖는 제 2 세트의 래치들로서, 상기 제 2 세트의 래치들은 각각의 데이터 버스 단자에 결합된 직렬 출력 단자, 클럭 신호를 수신하는 직렬 클럭 단자, 상기 데이터 비트가 상기 클럭 신호에 응답하여 상기 제 2 세트의 래치들 밖으로 시프트되도록 하는 제 2 시프트 제어 신호를 수신하는 제어 단자, 및 상기 제 2 세트의 래치들의 동작 상태를 나타내는 적어도 하나의 제 2 상태 신호를 생성하는 출력 단자를 더 포함하는, 상기 제 2 세트의 래치들과,
    상기 제 1 세트의 래치들에 저장된 상기 모든 데이터 비트들이 상기 제 1 세트의 래치들 밖으로 시프트됨을 나타내는 상기 제 1 상태 신호에 응답하여 세트되고, 상기 제 2 세트의 래치들에 저장된 상기 모든 데이터 비트들이 상기 직렬 클럭신호에 응답하여 상기 제 2 세트의 래치들 밖으로 시프트됨을 나타내는 상기 제 2상태 신호에 응답하여 리셋되는 제 2 플립-플롭으로서, 상기 제 2 플립-플롭은 상기 제 2 플립-플롭이 세트될 때, 상기 데이터 비트들이 상기 제 2 세트의 래치들 밖으로 시프트되도록 제 2 시프트 제어 신호를 상기 제 2 제어 단자에 인가하기 위해 상기 제어 단자에 결합된 출력 단자를 갖는, 상기 제 2 플립-플롭을 포함하는, 메모리 장치 데이터 경로.
  6. 제 1 항에 있어서,
    상기 저장 장치는 상기 제 1 동작 모드에서 2N 데이터 비트들 및 상기 제 2 동작 모드에서 N 데이터 비트들을 저장하는, 메모리 장치 데이터 경로.
  7. 병렬-대-직렬 컨버터에 있어서,
    M 데이터 비트들을 수신하고 저장하기 위하여 M 병렬 입력 단자들의 세트를 갖는 제 1 세트의 래치들로서, 상기 제 1 세트의 래치들은 각각의 데이터 버스 단자에 결합된 직렬 출력 단자, 클럭 신호를 수신하는 직렬 클럭 단자, 상기 데이터 비트들이 상기 클럭 신호에 응답하여 상기 제 1 세트의 래치들 밖으로 시프트되도록 하는 시프트 제어 신호를 수신하는 제어 단자, 및 상기 제 1 세트의 래치들의 동작 상태를 나타내는 적어도 하나의 상태 신호를 생성하는 상태 출력 단자를 더 포함하는, 상기 제 1 세트의 래치들과,
    초기 신호에 응답하여 세트(set)되고, 상기 제 1 세트의 래치들에 저장된 상기 모든 데이터 비트들이 상기 직렬 클럭 신호에 응답하여 상기 제 1 세트의 래치들 밖으로 시프트됨을 나타내는 상태 신호에 응답하여 리셋(reset)되는 플립-플롭으로서, 상기 플립-플롭은 플립-플롭이 세트될 때, 상기 데이터 비트들이 상기 제 1 세트의 래치들 밖으로 시프트되도록 시프트 제어 신호를 상기 제어 단자에 인가하기 위해 상기 제어 단자에 결합된 출력 단자를 갖는, 상기 플립-플롭을 포함하는, 변렬-대-직렬 컨버터 .
  8. 병렬-대-직렬 컨버터에 있어서,
    M 데이터 비트들을 수신하고 저장하기 위하여 결합된 M 병렬 입력 단자들의 세트를 갖는 제 1 세트의 래치들로서, 상기 제 1 세트의 래치들은 각각의 데이터 출력 단자에 결합된 직렬 출력 단자, 클럭 신호를 수신하는 직렬 클럭 단자, 상기 데이터 비트가 상기 클럭 신호에 응답하여 상기 제 1 세트의 래치들 밖으로 시프트되도록 하는 제 1 시프트 제어 신호를 수신하는 제 1 제어 단자, 및 상기 제 1 세트의 래치들의 동작 상태를 나타내는 적어도 하나의 제 1 상태 신호를 생성하는 상태 출력 단자를 더 포함하는, 상기 제 1 세트의 래치들과,
    초기 신호에 응답하여 세트되고, 상기 제 1 세트의 래치들에 저장된 상기 모든 데이터 비트들이 상기 직렬 클럭 신호에 응답하여 상기 제 1 세트의 래치들 밖으로 시프트됨을 나타내는 제 1 상태 신호에 응답하여 리셋되는 제 1 플립-플롭으로서, 상기 제 1 플립-플롭은 상기 제 1 플립-플롭이 세트될 때, 상기 데이터 비트들이 상기 제 1 세트의 래치들 밖으로 시프트되도록 제 1 시프트 제어 신호를 상기 제 1 제어 단자에 인가하기 위해 상기 제 1 제어 단자에 결합된 출력 단자를 갖는,상기 제 1 플립-플롭과,
    M 데이터 비트들을 수신하고 저장하기 위하여 결합된 M 병렬 입력 단자들의 세트를 갖는 제 2 세트의 래치들로서, 상기 제 2 세트의 래치들은 각각의 데이터 출력 단자에 결합된 직렬 출력 단자, 클럭 신호를 수신하는 직렬 클럭 단자, 상기 데이터 비트들이 상기 클럭 신호에 응답하여 상기 제 2 세트의 래치들 밖으로 시프트되도록 하는 제 2 시프트 제어 신호를 수신하는 제어 단자, 및 상기 제 2 세트의 래치들의 동작 상태를 나타내는 적어도 하나의 제 2 상태 신호를 생성하는 상태 출력 단자를 더 포함하는, 상기 제 2 세트의 래치들과,
    상기 제 1 세트의 래치들에 저장된 상기 모든 데이터 비트들이 상기 제 1 세트의 래치들 밖으로 시프트됨을 나타내는 상기 제 1 상태 신호에 응답하여 세트되고, 상기 제 2 세트의 래치들에 저장된 상기 모든 데이터 비트들이 상기 직렬 클럭신호에 응답하여 상기 제 2 세트의 래치들 밖으로 시프트됨을 나타내는 상기 제 2 상태 신호에 응답하여 리셋되는 제 2 플립-플롭으로서, 상기 제 2 플립-플롭은 상기 제 2 플립-플롭이 세트될 때, 상기 데이터 비트들이 상기 제 2 세트의 래치들 밖으로 시프트되도록 제 2 시프트 제어 신호를 상기 제 2 제어 단자에 인가하기 위해 상기 제어 단자에 결합된 출력 단자를 갖는, 상기 제 2 플립-플롭을 포함하는, 병렬-대-직렬 컨버터.
  9. 메모리 장치에 있어서,
    로우(row) 및 컬럼(column)으로 배열된 메모리 셀들의 어레이와;
    로우 어드레스 신호를 수신하고 상기 어레이의 메모리 셀들의 대응하는 로우를 인에이블하도록 결합된 로우 어드레스 디코더와;
    컬럼 어드레스 신호를 수신하고 상기 어레이의 메모리 셀들의 대응하는 컬럼을 인에이블하도록 결합된 컬럼 어드레스 디코더와;
    코멘드 버스로부터 메모리 코멘드들을 수신하고 각각의 메모리 코멘드들에 대응하는 제어 신호들을 생성하도록 동작가능한 코멘드 디코더와;
    판독 데이터 경로로서,
    상기 어레이로부터 N/2 데이터 비트들을 수신하도록 결합된 제 1 버스와;
    상기 어레이로부터 N/2 데이터 비트들을 수신하도록 결합된 제 2 버스와;
    상기 제 1 버스에 결합된 제 1 세트의 N/2M 병렬-대-직렬 컨버터들로서, 상기 제 1 세트의 병렬-대-직렬 컨버터들 각각은 상기 제 1 버스로부터 M 각각의 비트들을 수신하도록 결합된 M 입력 단자들을 가지며, 상기 제 1 세트의 병렬-대-직렬 컨버터들은 제 1 세트의 N/2M 각각의 데이터 버스 단자들에 결합된 각각의 직렬 출력 단자들을 가지며, 제 1 세트의 각각의 N/2M 병렬-대-직렬 컨버터들은 M 비트들을 각각 포함하는 상기 어레이로부터 2세트의 데이터를 판독하기 위해 제 1 동작 모드로 동작가능하고, 각 세트의 M 비트들은 상기 제 1 버스를 통해 결합되고, 상기 제 1 세트의 병렬-대-직렬 컨버터들은 상기 제 1 세트의 각각의 데이터 버스 단자들에 2M 비트들을 각각 포함하는 N/2M 버스트들을 인가하기 위해 제 1 동작 모드로 동작가능한, 상기 병렬-대-직렬 컨버터들을 포함하는, 상기 판독 데이터 경로와;
    상기 제 1 버스 및 제 2 버스에 결합된 제 2 세트의 N/2M 병렬-대-직렬 컨버터들로서, 상기 제 2 세트의 각각의 병렬-대-직렬 컨버터들은 상기 제 1 버스로부터의 M 각각의 비트들 및 상기 제 2 버스로부터의 M 각각의 비트들을 수신하도록 결합된 M 입력 단자들을 가지며, 상기 제 2 세트의 병렬-대-직렬 컨버터들은 제 2 세트의 N/2M 각각의 데이터 버스 단자들에 결합된 각각의 직렬 출력 단자를 가지며, 상기 제 2 세트의 N/2M 병렬-대-직렬 컨버터들 각각은 상기 제 2 버스를 통해 결합된 M 비트들을 각각 포함하는 상기 어레이로부터 2세트의 데이터를 판독하기 위해 제 1 동작 모드로 동작가능하고, 제 2 세트의 병렬-대-직렬 컨버터들은 제 2 세트의 각각의 데이터 버스 단자들에 2M 비트들을 각각 포함하는 N/2M 버스트들을 인가하기 위해 상기 제 1 동작 모드로 동작가능하고, 상기 제 2 세트의 N/2M 병렬-대-직렬 컨버터들 각각은 상기 제 1 및 제 2 버스들을 통해 결합된 2M 비트들을 포함하는 어레이로부터 한 세트의 데이터를 판독하기 위해 제 2 동작 모드로 동작가능하고, 상기 제 2 세트의 병렬-대-직렬 컨버터들은 제 2 세트의 각각의 데이터 버스 단자들에 2M 비트들을 각각 포함하는 N/2M 버스트들을 인가하기 위해 상기 제 2 동작 모드로 더 동작가능한, 상기 N/2M 병렬-대-직렬 컨버터들을 포함하는, 메모리 장치.
  10. 제 9 항에 있어서,
    N은 32이고, M은 4인, 메모리 장치.
  11. 제 9 항에 있어서,
    어레이에 결합된 저장 장치를 더 포함하고, 상기 저장 장치는 어레이로부터 판독된 데이터 비트들을 일실적으로 저장하도록 동작가능한, 메모리 장치.
  12. 제 11 항에 있어서,
    상기 저장 장치는 제 1 동작 모드의 N 데이터 비트들 및 제 2 동작 모드의 N 데이터 비트들을 일시적으로 저장하도록 동작가능한, 메모리 장치.
  13. 제 11 항에 있어서,
    상기 저장 장치는 제 1 동작 모드의 2N 데이터 비트들 및 제 2 동작 모드의 N 데이터 비트들을 일시적으로 저장하도록 동작가능한, 메모리 장치.
  14. 제 9 항에 있어서, 상기 병렬-대-직렬 컨버터들은,
    상기 데이터 비트들을 수신 및 저장하기 위해 제 1 버스 및 제 2 버스 중 하나에 결합된 한 세트의 M 병렬 입력 단자들을 갖는 제 1 세트의 래치들로서, 상기 제 1 세트의 래치들은 각각의 데이터 버스 단자에 결합된 직렬 출력 단자, 클럭 신호를 수신하는 직렬 클럭 단자, 데이터 비트들이 상기 클럭 신호에 응답하여 상기 제 1 세트의 래치들 밖으로 시프트되도록 하는 시프트 제어 신호를 수신하는 제어 단자, 및 상기 제 1 세트의 래치들의 동작 상태를 나타내는 적어도 하나의 상태 신호를 생성하는 출력 단자를 더 포함하는, 상기 제 1 세트의 레치들과,
    초기 신호에 응답하여 세트되고, 제 1 세트의 래치들에 저장된 모든 데이터 비트들이 상기 직렬 클럭 신호에 응답하여 상기 제 1 세트의 래치들 밖으로 시프트됨을 나타내는 상태 신호에 응답하여 리셋되는 플립-플롭으로서, 상기 플립-플롭은 상기 플립-플롭이 세트될 때 상기 데이터 비트들이 상기 제 1 세트의 래치들 밖으로 시프트되도록 시프트 제어 신호를 상기 제어 단자에 인가하기 위해 제어 단자에 결합된 출력 단자를 갖는, 메모리 장치.
  15. 제 9 항에 있어서,
    상기 병렬-대-직렬 컨버터들은,
    데이터 비트들을 수신하고 저장하기 위해 상기 제 1 버스에 결합된 한 세트의 M 병렬 입력 단자들을 갖는 제 1 세트의 래치들로서, 상기 제 1 세트의 래치들은 각각의 데이터 버스 단자에 결합된 직렬 출력 단자, 클럭 신호를 수신하는 직렬 클럭 단자, 상기 데이터 비트들이 상기 클럭 신호에 응답하여 상기 제 1 세트의 래치들 밖으로 시프트되도록 하는 제 1 시프트 제어 신호를 수신하는 제 1 제어 단자, 및 제 1 세트의 래치의 동작 상태를 나타내는 적어도 하나의 제 1 상태 신호를 생성하는 출력 단자를 더 포함하는, 상기 제 1 세트의 래치들과,
    초기 신호에 응답하여 세트되고, 상기 제 1 세트의 래치들에 저장된 모든 데이터 비트들이 직렬 클럭 신호에 응답하여 제 1 세트의 래치 밖으로 시프트됨을 나타내는 제 1 상태 신호에 응답하여 리셋되는 제 1 플립-플롭으로서, 상기 플립-플롭은 상기 제 1 플립-플롭이 세트될 때 데이터 비트들이 상기 제 1 세트의 래치들밖으로 시프트되도록 제 1 시프트 제어 신호를 제 1 제어 단자에 인가하기 위해 상기 제 1 제어 단자에 결합된 출력 단자를 갖는 상기 제 1 플립-플롭과,
    데이터 비트들을 수신하고, 저장하기 위하여 제 2 버스에 결합된 한 세트의 M 병렬 입력 단자를 가진 제 2 세트의 래치로서, 상기 제 2 세트의 래치는 각각의 데이터 버스 단자에 결합된 직렬 출력 단자, 클럭 신호를 수신하는 직렬 클럭 단자, 데이터 비트가 클럭 신호에 응답하여 제 2 세트의 래치 밖으로 시프트되도록 하는 제 2 시프트 제어 신호를 수신하는 제어 단자, 및 제 2 세트의 래치의 동작 상태를 가리키는 적어도 하나의 제 2 상태 신호를 생성하는 출력 단자를 더 포함하는, 상기 제 2 세트의 래치와,
    제 1 세트의 래치에 저장된 데이터 비트 모두가 제 1 세트의 래치 밖으로 시프트되는 것을 가리키는 제 1 상태 신호에 응답하여 세트되고 제 2 세트의 래치에 저장된 모든 데이터 비트들이 직렬 클럭 신호에 응답하여 제 2 세트의 래치 밖으로 시프트되도록 함을 나타내는 제 2 상태 신호에 응답하여 리셋되는 제 2 플립-플롭으로서, 상기 제 2 플립-플롭은 제 2 플립-플롭이 세트될 때 데이터 비트가 제 2 세트의 래치 밖으로 시프트되도록 하는 제 2 시프트 제어 신호를 제 2 제어 단자에 인가하기 위하여 제어 단자에 결합된 출력 단자를 가지는 것을 특징으로 하는 메모리 장치.
  16. 제 9 항에 있어서,
    상기 메모리 장치는 다이나믹 랜덤 액세스 메모리인, 메모리 장치.
  17. 제 16 항에 있어서,
    상기 다이나믹 랜덤 액세스 메모리는 동기화 다이나믹 랜덤 액세스 메모리를 포함하는, 메모리 장치.
  18. 메모리 장치에 있어서,
    로우 및 컬럼으로 배열된 메모리 셀들의 어레이와;
    로우 어드레스 신호를 수신하고 상기 어레이의 메모리 셀들의 대응하는 로우를 인에이블하도록 결합된 로우 어드레스 디코더와;
    컬럼 어드레스 신호를 수신하고 상기 어레이의 메모리 셀들의 대응하는 컬럼을 인에이블하도록 결합된 컬럼 어드레스 디코더와;
    코멘드 버스로부터 메모리 코멘드들을 수신하고 각각의 메모리 코멘드들에 대응하는 제어 신호를 생성하도록 동작가능한 코멘드 디코더와;
    판독 데이터 경로로서,
    제 1 동작 모드에서 2N 비트의 데이터를 저장하고 제 2 동작 모드에서 N 비트의 데이터를 저장하도록 동작가능한 저장 장치와;
    상기 저장 장치에 결합된 N/2 비트를 가진 제 1 버스와;
    상기 저장 장치에 결합된 N/2 비트를 가진 제 2 버스와;
    상기 제 1 버스에 결합된 제 1 세트의 병렬-대-직렬 컨버터들로서, 상기 제 1 세트의 상기 병렬-대-직렬 컨버터들 각각은 상기 제 1 버스로부터 M 각각의 비트들을 수신하도록 결합된 M 입력 단자들을 가지며, 상기 제 1 세트의 병렬-대-직렬 컨버터들은 제 1 세트의 N/2M 각각의 데이터 버스 단자들에 결합된 각각의 직렬 출력 단자들을 가지며, 상기 제 1 세트의 병렬-대-직렬 컨버터들은 저장 장치로부터 제 1 버스를 통해 M 비트들을 각각 포함하는 2 세트의 병렬 데이터를 수신하고 상기 제 1 세트의 각각의 데이터 버스 단자들에 2M 비트를 각각 포함하는 N/2M 버스트들을 인가하기 위해 제 1 동작 모드로 동작가능한, 상기 제 1 세트의 병렬-대-직렬 컨버터들과;
    상기 제 1 버스 및 제 2 버스에 결합된 제 2 세트의 병렬-대-직렬 컨버터들로서, 상기 제 2 세트의 병렬-대-직렬 컨버터들 각각은 제 1 버스로부터 M 각각의 비트들을 수신하고, 제 2 버스로부터 M 각각의 비트들을 수신하도록 결합된 M 입력 단자들을 가지며, 상기 제 2 세트의 병렬-대-직렬 컨버터들은 상기 저장 장치로부터 M 비트들을 각각 포함하는 2세트의 병렬 데이터를 상기 제 2 버스를 통해 수신하고, 상기 제 2 세트의 각각의 데이터 버스 단자들에 2M 비트들을 각각 포함하는 N/2M 버스트들을 인가하도록 상기 제 1 동작 모드로 동작가능하고, 상기 제 2 세트의 병렬-대-직렬 컨버터들 2M 비트들을 포함하는 한 세트의 병렬 데이터를 저장 장치로부터 상기 제 1 버스 및 제 2 버스들을 통해 수신하고, 상기 제 2 세트의 각각의 데이터 버스 단자들에 2M 비트들을 각각 포함하는 N/2M 버스트들을 인가하도록 제 2 모드로 동작가능한, 상기 제 2 세트의 병렬-대-직렬 컨버터들을 포함하는, 판독 데이터 경로를 포함하는, 메모리 장치.
  19. 제 18 항에 있어서,
    N은 32이고 M은 4인, 메모리 장치.
  20. 제 18 항에 있어서,
    상기 저장 장치는 2N 플립-플롭들을 포함하고, 그 중 N은 상기 제 2 동작 모드에서 사용되는, 메모리 장치.
  21. 제 18 항에 있어서,
    상기 병렬-대-직렬 컨버터들은,
    데이터 비트들을 수신하고 저장하기 위해 상기 제 1 버스 및 제 2 버스 중 하나에 결합된 한 세트의 M 병렬 입력 단자들을 가진 제 1 세트의 래치로서, 상기 제 1 세트의 래치는 데이터 버스 단자들 각각에 결합된 직렬 출력 단자, 클럭 신호를 수신하는 직렬 클럭 단자, 데이터 비트가 클럭 신호에 응답하여 제 1 세트의 래치 밖으로 시프트되도록 하는 시프트 제어 신호를 수신하는 제어 단자, 및 제 1 세트의 래치의 동작 상태를 나타내는 적어도 하나의 상태 신호를 생성하는 출력 단자를 더 포함하는, 상기 제 1 세트의 래치와;
    초기 신호에 응답하여 세트되고, 상기 제 1 세트의 래치들에 저장된 상기 모든 데이터 비트들이 상기 직렬 클럭 신호에 응답하여 제 1 세트의 래치 밖으로 시프트됨을 나타내는 상태 신호에 응답하여 리셋되는 플립-플롭으로서, 상기 플립-플롭은 상기 플립-플롭이 세트될 때 상기 데이터 비트들이 제 1 세트의 래치 밖으로시프트되도록 시프트 제어 신호를 제어 단자에 인가하기 위하여 제어 단자에 결합된 출력 단자를 갖는, 상기 플립-플롭을 포함하는, 메모리 장치.
  22. 제 18 항에 있어서, 상기 병렬-대-직렬 컨버터는,
    데이터 비트들을 수신하고 저장하기 위해 제 1 버스에 결합된 한 세트의 M 병렬 입력 단자들을 갖는 제 1 세트의 래치들로서, 상기 제 1 세트의 래치는 각각의 데이터 버스 단자에 결합된 직렬 출력 단자, 클럭 신호를 수신하는 직렬 클럭 단자, 데이터 비트가 클럭 신호에 응답하여 제 1 세트의 래치 밖으로 시프트되도록 하는 제 1 시프트 제어 신호를 수신하는 제 1 제어 단자, 및 제 1 세트의 래치의 동작 상태를 가리키는 적어도 하나의 제 1 상태 신호를 생성하는 출력 단자를 더 포함하는, 상기 제 1 세트의 래치들과;
    초기 신호에 응답하여 세트되고, 상기 제 1 세트의 래치들에 저장된 모든 데이터 비트들이 직렬 클럭 신호에 응답하여 제 1 세트의 래치 밖으로 시프트되는 것을 나타내는 제 1 상태 신호에 응답하여 리셋되는 제 1 플립-플롭으로서, 상기 플립-플롭은 플립-플롭이 세트될 때 데이터 비트들이 제 1 세트의 래치 밖으로 시프트되도록 하는 제 1 시프트 제어 신호를 제 1 제어 단자에 인가하도록 제 1 제어 단자에 결합된 출력 단자를 갖는, 상기 제 1 플립-플롭과;
    데이터 비트들을 수신하고 저장하기 위해 제 2 버스에 결합된 한 세트의 M 병렬 입력 단자들을 갖는 제 2 세트의 래치들로서, 상기 제 2 세트의 래치는 데이터 버스 단자들 각각에 결합된 직렬 출력 단자, 클럭 신호를 수신하는 직렬 클럭단자, 데이터 비트가 클럭 신호에 응답하여 제 2 세트의 래치 밖으로 시프트되도록 제 2 시프트 제어 신호를 수신하는 제어 단자, 및 제 2 세트의 래치의 동작 상태를 나타내는 적어도 하나의 제 2 상태 신호를 생성하는 출력 단자를 더 포함하는, 상기 제 2 세트의 래치들과;
    제 1 세트의 래치들에 저장된 모든 데이터 비트들이 제 1 세트의 래치 밖으로 시프트됨을 나타내는 제 1 상태 신호에 응답하여 세트되고 제 2 세트의 래치에 저장된 데이터 비트 모두가 직렬 클럭 신호에 응답하여 제 2 세트의 래치 밖으로 시프트되도록 하는 것을 가리키는 제 2 상태 신호에 응답하여 리셋되는 제 2 플립-플롭으로서, 상기 제 2 플립-플롭은 제 2 플립-플롭이 세트될 때 상기 데이터 비트들이 제 2 세트의 래치 밖으로 시프트되도록 제 2 시프트 제어 신호를 제 2 제어 단자에 인가하기 위해 제어 단자에 결합된 출력 단자를 갖는, 상기 제 2 플립-플롭을 포함하는, 메모리 장치.
  23. 제 18 항에 있어서,
    상기 메모리 장치는 다이나믹 랜덤 액세스 메모리를 포함하는, 메모리 장치.
  24. 제 23 항에 있어서,
    상기 다이나믹 랜덤 액세스 메모리는 동기화 다이나믹 랜덤 액세스 메모리를 포함하는, 메모리 장치.
  25. 메모리 장치에 있어서,
    다수의 메모리 어레이 뱅크들로서, 상기 메모리 어레이들 각각은 로우 및 컬럼으로 배열된 복수의 서브 어레이들 포함하고, 상기 서브 어레이들 각각은 로우 및 컬럼으로 배열된 복수의 메모리 셀들을 포함하는, 상기 다수의 메모리 어레이 뱅크들과;
    로우 어드레스 신호를 수신하고 상기 뱅크들 중 하나의 서브 어레이들 중 하나에서 메모리 셀들의 대응하는 로우를 인에이블하도록 결합된 로우 어드레스 디코더와;
    컬럼 어드레스 신호를 수신하고 상기 뱅크들 중 하나의 서브 어레이들 중 하나에서 메모리 셀들의 대응하는 컬럼을 인에이블하도록 결합된 컬럼 어드레스 디코더와;
    코멘드 버스로부터 메모리 코멘드들을 수신하고 각각의 메모리 코멘드들에 대응하는 제어 신호들을 생성하도록 동작가능한 코멘드 디코더와;
    판독 데이터 경로로서,
    서브 어레이들의 P 각각의 대응하는 컬럼들로부터 수신된 데이터의 각각의 비트들을 저장하도록 각각 동작가능한 P*M 저장 장치들과;
    상기 저장 장치들의 P*M/2에 결합된 M*L/2 비트들을 갖는 제 1 버스와;
    상기 저장 장치들의 P*M/2에 결합된 M*L/2 비트들을 갖는 제 2 버스와;
    상기 제 1 버스에 결합된 제 1 세트의 L/2 병렬-대-직렬 컨버터들로서, 상기 제 1 세트의 병렬-대-직렬 컨버터들 각각은 상기 제 1 버스로부터 M 각각의 비트들을 수신하도록 결합된 M 입력 단자들 가지며, 상기 제 1 세트의 병렬-대-직렬 컨버터들은 제 1 세트의 L/2 데이터 버스 단자들 각각에 결합된 각각의 직렬 출력 단자를 가지며, 제 1 세트의 L/2 병렬-대-직렬 컨버터들 각각은 상기 저장 장치로부터 상기 제 1 버스를 통해 M*P/L 비트들을 각각 포함하는 2L/P 세트의 병렬 데이터를 수신하고, 상기 제 1 세트의 각각의 버스 단자들에 2M 비트를 각각 포함하는 L/2 버스트들을 인가하기 위하여 제 1 동작 모드에서 동작가능한, 상기 제 1 세트의 L/2 병렬-대-직렬 컨버터들과;
    제 1 버스 및 제 2 버스에 결합된 제 2 세트의 L/2 병렬-대-직렬 컨버터들로서, 상기 제 2 세트의 병렬-대-직렬 컨버터들 각각은 상기 제 1 버스로부터 M 각각의 비트들 및 제 2 버스로부터 M 각각의 비트들을 수신하도록 결합된 M 입력 단자들을 가지며, 상기 제 2 세트의 병렬-대-직렬 컨버터들은 제 2 세트의 L/2 데이터 버스 단자들 각각에 결합된 각각의 직렬 출력 단자를 가지며, 제 2 세트의 각각의 L/2 병렬-대-직렬 컨버터들 각각은 상기 저장 장치로부터 상기 제 2 버스를 통해 M*P/L 비트들을 각각 포함하는 2L/P 세트의 병렬 데이터를 수신하고, 상기 제 2 세트의 각각의 데이터 버스 단자들에 2M 비트를 각각 포함하는 L/2 버스트들을 인가하기 위하여 제 1 동작 모드에서 동작가능하고, 각각의 제 2 세트의 L/2 병렬-대-직렬 컨버터는 저장 장치로부터 제 1 및 제 2 버스를 통하여 2M*P/L 비트를 포함하는 L/P 세트의 병렬 데이터를 수신하고 제 2 세트의 각각의 데이터 버스 단자에 각각 2M 비트를 포함하는 L/2 버스트를 인가하기 위하여 제 2 모드에서 동작가능한, 상기 제 2 세트의 L/2 병렬-대-직렬 컨버터들을 포함하는, 메모리 장치.
  26. 제 25 항에 있어서,
    P는 8이고, L은 8이고, M은 4인, 메모리 장치.
  27. 제 25 항에 있어서,
    l은 8이고 M은 4이고, P는 상기 제 1 동작 모드에서 16이고 P는 상기 제 2 동작 모드에서 8인, 메모리 장치.
  28. 제 25 항에 있어서,
    P*M 저장 장치들은 P*M 플립-플롭들을 포함하는, 메모리 장치.
  29. 제 25 항에 있어서,
    상기 병렬-대-직렬 컨버터는,
    데이터 비트들을 수신하고 저장하기 위해 제 1 및 제 2 버스 중 하나에 결합된 한 세트의 M 병렬 입력 단자들을 갖는 제 1 세트의 래치들로서, 상기 제 1 세트의 래치들은 각각의 데이터 버스 단자에 결합된 직렬 출력 단자, 클럭 신호를 수신하는 직렬 클럭 단자, 데이터 비트들이 클럭 신호에 응답하여 상기 제 1 세트의 래치들 밖으로 시프트되도록 시프트 제어 신호를 수신하는 제어 단자, 및 상기 제 1 세트의 래치들의 동작 상태를 나타내는 적어도 하나의 상태 신호를 생성하는 출력 단자를 더 포함하는, 상기 제 1 세트의 래치들과;
    초기 신호에 응답하여 세트되고, 상기 제 1 세트의 래치들에 저장된 모든 데이터 비트들이 직렬 클럭 신호에 응답하여 상기 제 1 세트의 래치들 밖으로 시프트됨을 나타내는 상태 신호에 응답하여 리셋되는 플립-플롭으로서, 상기 플립-플롭은 플립-플롭이 세트될 때 상기 데이터 비트들이 상기 제 1 세트의 래치들 밖으로 시프트되도록 시프트 제어 신호를 상기 제어 단자에 인가하기 위해 상기 제어 단자에 결합된 출력 단자를 갖는, 메모리 장치.
  30. 제 25 항에 있어서,
    상기 병렬-대-직렬 컨버터들은,
    데이터 비트들을 수신하고 저장하기 위해 상기 제 1 버스에 결합된 한 세트의 M 병렬 입력 단자들을 가진 제 1 세트의 래치들로서, 상기 제 1 세트의 래치들은 데이터 버스 단자들 각각에 결합된 직렬 출력 단자, 클럭 신호를 수신하는 직렬 클럭 단자, 데이터 비트들이 클럭 신호에 응답하여 제 1 세트의 래치들 밖으로 시프트되도록 하는 제 1 시프트 제어 신호를 수신하는 제 1 제어 단자, 및 제 1 세트의 래치의 동작 상태를 나타내는 적어도 하나의 제 1 상태 신호를 생성하는 출력 단자를 더 포함하는, 상기 제 1 세트의 래치들과;
    초기 신호에 응답하여 세트되고, 상기 제 1 세트의 래치들에 저장된 모든 데이터 비트들이 직렬 클럭 신호에 응답하여 제 1 세트의 래치들 밖으로 시프트됨을 나타내는 제 1 상태 신호에 응답하여 리셋되는 제 1 플립-플롭으로서, 상기 플립-플롭은 상기 제 1 플립-플롭이 세트될 때 상기 데이터 비트들이 제 1 세트의 래치들 밖으로 시프트되도록 제 1 시프트 제어 신호를 상기 제 1 제어 단자에 인가하기 위해서 상기 제 1 제어 단자에 결합된 출력 단자를 갖는, 상기 제 1 플립-플롭과;
    데이터 비트들을 수신하고 저장하기 위해 상기 제 2 버스에 결합된 한 세트의 M 병렬 입력 단자들을 갖는 제 2 세트의 래치들로서, 상기 제 2 세트의 래치들은 데이터 버스 단자들 각각에 결합된 직렬 출력 단자, 클럭 신호를 수신하는 직렬 클럭 단자, 데이터 비트가 클럭 신호에 응답하여 제 2 세트의 래치들 밖으로 시프트되도록 제 2 시프트 제어 신호를 수신하는 제어 단자, 및 제 2 세트의 래치들의 동작 상태를 나타내는 적어도 하나의 제 2 상태 신호를 생성하는 출력 단자를 더 포함하는, 상기 제 2 세트의 래치들과;
    상기 제 1 세트의 래치들에 저장된 모든 데이터 비트들이 상기 제 1 세트의 래치들 밖으로 시프트됨을 나타내는 상기 제 1 상태 신호에 응답하여 세트되고, 상기 제 2 세트의 래치들에 저장된 모든 데이터 비트들이 직렬 클럭 신호에 응답하여 상기 제 2 세트의 래치들 밖으로 시프트됨을 나타내는 제 2 상태 신호에 응답하여 리셋되는 제 2 플립-플롭으로서, 상기 제 2 플립-플롭은 상기 제 2 플립-플롭이 세트될 때 데이터 비트들이 상기 제 2 세트의 래치들 밖으로 시프트되도록 제 2 시프트 제어 신호를 제 2 제어 단자에 인가하기 위해 상기 제어 단자에 결합된 출력 단자들을 갖는, 메모리 장치.
  31. 제 25 항에 있어서,
    상기 메모리 장치는 다이나믹 랜덤 액세스 메모리를 포함하는, 메모리 장치.
  32. 제 31 항에 있어서,
    상기 다이나믹 랜덤 액세스 메모리는 동기화 다이나믹 랜덤 액세스 메모리를 포함하는, 메모리 장치.
  33. 컴퓨터 시스템에 있어서,
    컴퓨팅 기능들을 수행하도록 동작가능한 컴퓨터 회로와;
    상기 컴퓨터 회로에 결합된 적어도 하나의 입력 장치와;
    상기 컴퓨터 회로에 결합된 적어도 하나의 출력 장치와;
    상기 컴퓨터 회로에 결합된 적어도 하나의 데이터 저장 장치들과;
    다이나믹 랜덤 액세스 메모리로서,
    로우 및 컬럼으로 배열된 메모리 셀들의 어레이와;
    로우 어드레스 신호를 수신하고 상기 어레이의 메모리 셀들의 대응하는 로우를 인에이블하도록 결합된 로우 어드레스 디코더와;
    컬럼 어드레스 신호를 수신하고 상기 어레이의 메모리 셀들의 대응하는 컬럼을 인에이블하도록 결합된 컬럼 어드레스 디코더와;
    코멘드 버스로부터 메모리 코멘드들을 수신하고 각각의 메모리 코멘드들에 대응하는 제어 신호들을 생성하도록 동작가능한 코멘드 디코더와,
    판독 데이터 경로로서,
    상기 어레이로부터 N/2 데이터 비트들을 수신하도록 결합된 제 1 버스와;
    상기 어레이로부터 N/2 데이터 비트들을 수신하도록 결합된 제 2 버스와;
    상기 제 1 버스에 결합된 제 1 세트의 N/2M 병렬-대-직렬 컨버터들로서, 상기 제 1 세트의 병렬-대-직렬 컨버터들 각각은 상기 제 1 버스로부터 M 각각의 비트들을 수신하도록 결합된 M 입력 단자들을 가지며, 상기 제 1 세트의 병렬-대-직렬 컨버터들은 제 1 세트의 N/2M 각각의 데이터 버스 단자들에 결합된 각각의 직렬 출력 단자들을 가지며, 상기 제 1 세트의 N/2M 병렬-대-직렬 컨버터들 각각은 M 비트들을 각각 포함하는 상기 어레이로부터 2 세트의 데이터를 판독하기 위해 제 1 동작 모드로 동작가능하고, 각각의 세트의 M 비트들은 상기 제 1 버스를 통해 결합되고, 상기 제 1 세트의 병렬-대-직렬 컨버터들은 상기 제 1 세트의 각각의 데이터 버스 단자들에 2M 비트들을 각각 포함하는 N/2M 버스트들을 인가하기 위해 상기 제 1 동작 모드에서 동작가능한, 상기 제 1 세트의 N/2M 변렬-대-직렬 컨버터들과;
    상기 제 1 버스 및 제 2 버스에 결합된 제 2 세트의 N/2M 병렬-대-직렬 컨버터들로서, 상기 제 2 세트의 병렬-대-직렬 컨버터들 각각은 상기 제 1 버스로부터 M 각각의 비트들을 수신하고 상기 제 2 버스로부터 M 각각의 비트를 수신하도록 결합된 M 입력 단자들을 가지며, 상기 제 2 세트의 병렬-대-직렬 컨버터들은 제 2 세트의 N/2M 각각의 데이터 버스 단자들에 결합된 각각의 직렬 출력 단자들을 가지며, 상기 제 2 세트의 N/2M 병렬-대-직렬 컨버터들 각각은 상기 제 2 버스를 통해 결합된 M 비트들을 각각 포함하는 상기 어레이로부터 2 세트의 데이터를 판독하도록 제 1 동작 모드에서 동작가능하고, 상기 제 2 세트의 병렬-대-직렬 컨버터들은 상기 제 2 세트의 각각의 데이터 버스 단자들에 2M 비트들을 각각 포함하는 N/2M버스트들을 인가하기 위해 상기 제 1 동작 모드에서 동작가능하고, 상기 제 2 세트의 N/2M 병렬-대-직렬 컨버터들 각각은 상기 제 1 버스 및 제 2 버스를 통해 결합된 2M 비트들을 포함하는 어레이로부터 한 세트의 데이터를 판독하기 위해 제 2 동작 모드에서 동작가능하고, 상기 제 2 세트의 병렬-대-직렬 컨버터들은 상기 제 2 세트의 각각의 데이터 버스 단자들에 2M 비트들을 각각 포함하는 N/2M 버스트들을 인가하기 위해 제 2 동작 모드에서 동작가능한, 상기 제 2 세트의 N/2M 병렬-대-직렬 컨버터들을 포함하는, 상기 판독 데이터 경로를 포함하는, 컴퓨터 시스템.
  34. 제 33 항에 있어서,
    N은 32이고 M은 4인, 컴퓨터 시스템.
  35. 제 33 항에 있어서,
    상기 어레이에 결합된 저장 장치로서, 상기 저장 장치는 상기 어레이로부터 판독된 상기 데이터 비트들을 일시적으로 저장하도록 동작가능한, 상기 저장 장치를 더 포함하는, 컴퓨터 시스템.
  36. 제 35 항에 있어서,
    상기 저장 장치는 상기 제 1 동작 모드에서 N 데이터 비트들 및 제 2 동작 모드에서 N 데이터 비트들을 일시적으로 저장하도록 동작가능한, 컴퓨터 시스템.
  37. 제 35 항에 있어서,
    상기 저장 장치는 상기 제 1 동작 모드에서 2N 데이터 비트들 및 상기 제 2 동작 모드에서 N 데이터 비트들을 일시적으로 저장하도록 동작가능한, 컴퓨터 시스템.
  38. 컴퓨터 시스템에 있어서,
    컴퓨팅 기능들을 수행하도록 동작가능한 컴퓨터 회로와;
    상기 컴퓨터 회로에 결합된 적어도 하나의 입력 장치와;
    상기 컴퓨터 회로에 결합된 적어도 하나의 출력 장치와;
    상기 컴퓨터 회로에 결합된 적어도 하나의 데이터 저장 장치들과;
    다이나믹 랜덤 액세스 메모리로서,
    로우 및 컬럼으로 배열된 메모리 셀 어레이와;
    로우 어드레스 신호를 수신하고 상기 어레이의 메모리 셀들의 대응하는 로우를 인에이블하도록 결합된 로우 어드레스 디코더와;
    컬럼 어드레스 신호를 수신하고 상기 어레이의 메모리 셀들의 대응하는 컬럼을 인에이블하도록 결합된 컬럼 어드레스 디코더와;
    코멘드 버스로부터 메모리 코멘드들을 수신하고 각각의 메모리 코멘드들에 대응하는 제어 신호들을 생성하도록 동작가능한 코멘드 디코더와;
    판독 데이터 경로로서,
    제 1 동작 모드에서 2N 데이터 비트들 및 제 2 동작 모드에서 N 데이터 비트들을 저장하도록 동작가능한 저장 장치와;
    상기 저장 장치에 결합된 N/2 비트들을 갖는 제 1 버스와;
    상기 저장 장치에 결합된 N/2 비트를을 갖는 제 2 버스와;
    상기 제 1 버스에 결합된 제 1 세트의 병렬-대-직렬 컨버터들로서, 제 1 세트의 각각의 병렬-대-직렬 컨버터는 제 1 버스로부터 M 각각의 비트를 수신하기 위하여 결합된 M 입력 단자를 가지며, 상기 제 1 세트의 병렬-대-직렬 컨버터들은 제 1 세트의 N/2M 데이터 버스 단자들 각각에 결합된 각각의 직렬 출력 단자들을 가지며, 상기 제 1 세트의 병렬-대-직렬 컨버터들은 M 비트들을 각각 포함하는 2세트의 병렬 데이터를 저장 장치로부터 제 1 버스를 통해 수신하고, 상기 제 1 세트의 각각의 데이터 버스 단자들에 2M 비트들을 각각 포함하는 N/2M 버스트들을 인가하도록 제 1 동작 모드에서 동작가능한, 상기 제 1 세트의 병렬-대-직렬 컨버터와;
    상기 제 1 버스 및 제 2 버스에 결합된 제 2 세트의 병렬-대-직렬 컨버터들로서, 상기 제 2 세트의 병렬-대-직렬 컨버터들 각각은 상기 제 1 버스로부터 M 각각의 비트들을 수신하고 상기 제 2 버스로부터의 M 각각의 비트들을 수신하도록 결합된 M 입력 단자들을 가지며, 상기 제 2 세트의 N/2M 데이터 버스 단자들 각각에 결합된 각각의 직렬 출력 단자들을 가지며, 상기 제 2 세트의 병렬-대-직렬 컨버터들은 상기 저장 장치로부터 제 2 버스를 통해 M 비트들을 각각 포함하는 2 세트의 병렬 데이터를 수신하고 상기 제 2 세트의 각각의 데이터 버스 단자들에 2M 비트들을 각각 포함하는 N/2M 버스트들을 인가하도록 제 1 동작 모드에서 동작가능하고, 상기 제 2 세트의 병렬-대-직렬 컨버터들은 상기 저장 장치로부터 상기 제 1 버스및 제 2 버스를 통해 2M 비트들을 포함하는 한 세트의 병렬 데이터를 수신하고, 상기 제 2 세트의 각각의 데이터 버스 단자들에 2M 비트들을 각각 포함하는 N/2M 버스트들을 인가하도록 제 2 모드에서 동작가능한, 상기 제 2 세트의 병렬-대-직렬 컨버터들을 포함하는, 판독 데이터 경로를 포함하는, 컴퓨터 시스템.
  39. 제 38 항에 있어서,
    N은 32이고 M은 4인, 컴퓨터 시스템.
  40. 제 38 항에 있어서,
    상기 저장 장치는 2N 플립-플롭들을 포함하고, 그 중 N은 상기 제 2 동작 모드에 사용되는, 컴퓨터 시스템.
  41. 컴퓨터 시스템에 있어서,
    컴퓨팅 기능들을 수행하도록 동작가능한 컴퓨터 회로와;
    상기 컴퓨터 회로에 결합된 적어도 하나의 입력 장치와;
    상기 컴퓨터 회로에 결합된 적어도 하나의 출력 장치와;
    상기 컴퓨터 회로에 결합된 적어도 하나의 데이터 저장 장치들과;
    다이나믹 랜덤 액세스 메모리로서,
    복수의 메모리 어레이들의 뱅크들로서, 상기 메모리 어레이들 각각은 로우 및 컬럼으로 배열된 복수의 서브 어레이들을 포함하고, 상기 서브 어레이들 각각은로우 및 컬럼으로 배열된 복수의 메모리 셀들을 포함하는, 상기 복수의 메모리 어레이들의 뱅크들과;
    로우 어드레스 신호를 수신하고 상기 뱅크들 중 하나의 서브 어레이들 중 하나에서 메모리 셀들의 대응하는 로우를 인에이블하도록 결합된 로우 어드레스 디코더와;
    컬럼 어드레스 신호를 수신하고 상기 뱅크들 중 하나의 서브 어레이들 중 하나에서 메모리 셀들의 대응하는 컬럼을 인에이블하도록 결합된 컬럼 어드레스 데코더와;
    코멘드 버스로부터 메모리 코멘드들을 수신하고 각각의 메모리 코멘드들에 대응하는 제어 신호들을 생성하도록 동작가능한 코멘드 디코더와;
    판독 데이터 경로로서,
    서브 어레이들의 P 대응하는 컬럼들 각각으로부터 수신된 데이터의 각각의 비트들을 저장하도록 각각 동작가능한 P*M 저장 장치들과;
    상기 저장 장치들의 P*M/2에 결합된 M*L/2 비트들을 갖는 제 1 버스와;
    상기 저장 장치들의 P*M/2에 결합된 M*L/2 비트들을 갖는 제 2 버스와;
    상기 제 1 버스에 결합된 제 1 세트의 L/2 병렬-대-직렬 컨버터들로서, 상기 제 1 세트의 병렬-대-직렬 컨버터들 각각은 상기 제 1 버스로부터 M 각각의 비트들을 수신하도록 결합된 M 입력 단자들을 가지며, 상기 제 1 세트의 병렬-대-직렬 컨버터들은 상기 제 1 세트의 L/2 각각의 데이터 버스 단자들에 결합된 각각의 직렬 출력 단자들을 가지며, 상기 제 1 세트의 각각의 L/2 병렬-대-직렬 컨버터들은 상기 저장 장치로부터 상기 제 1 버스를 통해 M*P/L 비트들을 각각 포함하는 2L/P 세트의 병렬 데이터를 수신하고 상기 제 1 세트의 각각의 데이터 버스 단자들에 2M 비트들을 포함하는 L/2 버스들를 인가하도록 제 1 동작 모드에서 동작가능한, 상기 제 1 세트의 L/2 병렬-대-직렬 컨버터들과;
    상기 제 1 버스 및 제 2 버스에 결합된 제 2 세트의 L/2 병렬-대-직렬 컨버터들을 포함하고, 상기 제 2 세트의 병렬-대-직렬 컨버터들 각각은 상기 제 1 버스로부터 M 각각의 비트들을 수신하고 상기 제 2 버스로부터 M 각각의 비트들을 수신하도록 결합된 M 입력 단자들을 가지며, 상기 제 2 세트의 병렬-대-직렬 컨버터들은 제 2 세트의 L/2 각각의 데이터 버스 단자들에 결합된 각각의 직렬 출력 단자들을 가지며, 상기 제 2 세트의 L/2 병렬-대-직렬 컨버터들 각각은 상기 저장 장치로부터 상기 제 2 버스를 통해 2L/P 세트의 M*P/L 비트들을 각각 포함하는 병렬 데이터를 수신하고 상기 제 2 세트의 데이터 버스 단자들 각각에 2M 비트들을 포함하는 L/2 버스트들을 인가하도록 제 1 동작 모드에서 동작가능하고, 상기 제 2 세트의 L/2 병렬-대-직렬 컨버터들 각각은 상기 저장 장치로부터 제 1 버스 및 제 2 버스를 통해 2M*P/L 비트들을 포함하는 L/P 세트의 병렬 데이터를 수신하고 상기 제 2 세트의 각각의 데이터 버스 단자들에 2M 비트들을 각각 포함하는 L/2 버스트들을 인가하도록 제 2 모드에서 동작가능한, 상기 제 2 세트의 L/2 병렬-대-직렬 컨버터들을 포함하는, 판독 데이터 경로를 포함하는, 다이나믹 랜덤 억세스 메모리를 포함하는, 컴퓨터 시스템.
  42. 제 41 항에 있어서,
    P는 8이고, L은 8이고, M은 4인, 컴퓨터 시스템.
  43. 제 41 항에 있어서,
    l은 8이고 M은 4이고, P는 상기 제 1 동작 모드에서 16이고 P는 상기 제 2 동작 모드에서 8인, 컴퓨터 시스템.
  44. 제 41 항에 있어서,
    상기 P*M 저장 장치들은 P*M 플립-플롭들을 포함하는, 컴퓨터 시스템.
  45. 제 1 동작 모드 또는 제 2 동작 모드 중 하나로 메모리 어레이로부터 데이터를 전달하는 방법에 있어서,
    상기 제 1 동작 모드에서 제 1 세트의 2N 데이터 비트들을 프리페치하는 단계와;
    상기 제 2 동작 모드에서 제 2 세트의 N 데이터 비트들을 프리페치하는 단계와;
    상기 제 1 동작 모드에서, 상기 제 1 세트의 2N 데이터 비트들을 N/M 비트들의 각각의 버스트들의 2M 데이터 버스 단자들에 전달하는 단계와;
    상기 제 2 동작 모드에서, N/M 비트들의 M 버스트들의 M 데이터 버스 단자들에 상기 제 2 세트의 데이터 비트들을 전달하는 단계를 포함하는, 데이터 전달 방법.
  46. 제 45 항에 있어서,
    상기 제 1 세트의 2N 데이터 비트들을 프리페칭하는 동작은,
    제 1 판독 동작에서 상기 메모리 어레이로부터 N 데이터 비트들을 프리페칭하는 단계와;
    제 2 판독 동작에서 상기 메모리 어레이로부터 N 데이터 비트들을 프리페칭하는 단계를 포함하는, 데이터 전달 방법.
  47. 제 45 항에 있어서,
    제 1 세트의 2N 데이터 비트들을 프리페칭하는 동작은 단일 판독 동작의 메모리 어레이로부터 2N 데이터 비트들을 프리페칭하는 단계를 포함하는, 데이터 전달 방법.
  48. 제 45 항에 있어서,
    상기 제 1 동작 모드에서 상기 제 1 세트의 데이터 비트들을 N/M 비트들의 각각의 버스트들의 2M 데이터 버스 단자들에 전달하는 동작은,
    제 1 세트의 N 병렬 데이터 비트들을 전달하는 단계와;
    제 2 세트의 N 병렬 데이터 비트들을 전달하는 단계와;
    2N 전달된 데이터 비트들을 N/M 비트들을 각각 포함하는 2M 버스트들로 전환하는 단계와;
    상기 2M 버스트들 각각을 각각의 데이터 버스 단자에 결합하는 단계를 포함하는, 데이터 전달 방법.
  49. 제 45 항에 있어서,
    N은 32이고 M은 4인, 데이터 전달 방법.
  50. 제 45 항에 있어서,
    상기 제 1 동작 모드에서 N/M 비트들의 각각의 버스트들에서 상기 제 1 세트의 데이터 비트들을 2M 데이터 버스 단자들에 전달하는 동작은,
    상기 메모리 어레이로부터 각각의 상기 제 1 세트의 N 병렬 데이터 비트들의 각각의 데이터 비트를 각각의 제 1 저장 장치들에 전달하는 단계와;
    상기 메모리 어레이로부터 각각의 상기 제 2 세트의 N 병렬 데이터 비트들의 각각의 데이터 비트를 각각으 제 2 저장 장치들에 전달하는 단계와;
    상기 제 1 저장 장치들의 N 데이터 비트들을 2M 병렬-대-직렬 컨버터들에 전달하는 단계와;
    상기 제 2 저장 장치들의 N 데이터 비트들을 상기 2M 병렬-대-직렬 컨버터들에 전달하는 단계와;
    상기 2N 전달된 데이터 비트들을 각각 N/M 비트들을 포함하는 직렬 데이터의 2M 버스트들로 변환시키기 위해 상기 2M 병렬-대-직렬 컨버터들을 사용하는 단계와;
    상기 2M 버스트들을 각각의 데이터 버스 단자들을 인가하는 단계를 포함하는, 데이터 전달 방법.
  51. 데이터 버스 단자들에 메모리 어레이로부터의 데이터를 결합하는 방법에 있어서,
    제 1 동작 모드에서는 2N 데이터 비트들을 어레이로부터 전달하고, 제 2 동작 모드에서는 N 데이터 비트들을 어레이로부터 전달하는 단계로서, 상기 데이터는 M 비트들의 폭을 각각 갖는 X 세트의 버스들을 통해 전달되는, 상기 전달 단계와;
    상기 전달된 병렬 데이터를 직렬 데이터로 변환하는 단계와;
    직렬 데이터의 각각의 버스트들을 제 1 모드에서는 2Y 데이터 버스 단자들에 그리고 제 2 모드에서는 Y 데이터 버스 단자들에 인가하는 단계로서, 상기 버스트들 각각은 N/Y 비트들을 포함하는, 상기 단계를 포함하는, 데이터 결합 방법.
  52. 제 51 항에 있어서,
    상기 어레이로부터 상기 데이터 비트들을 전달하는 동작은 M 비트들의 폭을 각각 갖는 N/M 세트의 버스들을 통해 상기 데이터 비트들을 전달하는 단계를 포함하는, 데이터 결합 방법.
  53. 제 51 항에 있어서,
    상기 제 1 동작 모드에서 상기 어레이로부터 2N 데이터 비트들을 전달하는 동작은,
    제 1 판독 동작에서 상기 메모리 어레이로부터 N 데이터 비트들을 전달하는 단계와;
    제 2 판독 동작에서 상기 메모리 어레이로부터 N 데이터 비트들을 전달하는 단계를 포함하는, 데이터 결합 방법.
  54. 제 51 항에 있어서,
    제 1 동작 모드에서 어레이로부터 2N 데이터 비트들을 전달하는 동작은 단일 판독 동작에서 상기 메모리 어레이로부터 2N 데이터 비트들을 전달하는 단계를 포함하는, 데이터 결합 방법.
  55. 제 51 항에 있어서,
    제 1 동작 모드에서 상기 어레이로부터 2N 데이터 비트들을 전달하는 동작은,
    제 1 판독 동작에서 상기 메모리 어레이로부터 제 1 저장 장치로 N 데이터 비트들을 전달하는 단계와;
    제 2 판독 동작에서 상기 메모리 어레이로부터 제 2 저장 장치로 N 데이터 비트들을 전달하는 단계와;
    상기 2N 비트들의 정보를 상기 제 1 저장 장치 및 제 2 저장 장치로부터 전달하는 단계를 포함하는, 데이터 결합 방법.
  56. 제 55 항에 있어서,
    상기 제 1 저장 장치 및 제 2 저장 장치로부터 2N 데이터 비트들을 전달하는 동작은,
    상기 제 1 저장 장치로부터 N-비트 버스를 통해 N 데이터 비트들을 전달하는 단계와;
    상기 제 2 저장 장치로부터 N-비트 버스를 통해 N 데이터 비트들을 전달하는 단계를 포함하는, 데이터 결합 방법.
  57. 제 51 항에 있어서,
    N은 32이고, M은 4이고, Y는 4인, 데이터 결합 방법.
  58. 제 51 항에 있어서,
    상기 제 1 동작 모드에서 상기 어레이로부터 2N 데이터 비트들을 전달하고 상기 제 2 동작 모드에서 N 비트의 정보를 전달하는 동작은,
    상기 제 1 동작 모드에서 제 1 판독 동작시 상기 메모리 어레이로부터 N 데이터 비트들을 전달하는 단계와,
    상기 제 1 동작 모드에서 제 2 판독 동작시 상기 메모리 어레이로부터 N 데이터 비트들을 전달하는 단계와,
    상기 제 2 동작 모드에서 제 1 판독 동작시 상기 메모리 어레이로부터 N 데이터 비트들을 전달하는 단계를 포함하는, 데이터 결합 방법.
  59. 제 51 항에 있어서,
    상기 제 1 동작 모드에서 상기 어레이로부터 2N 비트의 데이터를 전달하고 제 2 동작 모드에서 N 비트의 정보를 전달하는 동작은,
    상기 제 1 동작모드에서 제 1 판독 동작시 상기 메모리 어레이로부터 2N 데이터 비트들을 전달하는 단계와;
    상기 제 2 동작 모드에서 제 1 판독 동작시 상기 메모리 어레이로부터 N 데이터 비트들을 전달하는 단계를 포함하는, 데이터 결합 방법.
  60. 제 51 항에 있어서,
    상기 제 1 동작 모드에서 상기 어레이로부터 2N 비트의 데이터를 전달하고 상기 제 2 동작 모드에서 N 비트의 정보를 전달하는 동작은,
    상기 제 1 동작 모드에서, 제 1 판독 동작시 상기 메모리 어레이로부터 저장 장치로 제 1 세트의 N 데이터 비트들을 전달하는 단계와;
    상기 제 1 동작 모드에서, 상기 저장 장치로부터 상기 제 1 세트의 N 데이터 비트들을 전달하는 단계와;
    상기 제 1 동작 모드에서, 제 2 판독 동작시 상기 메모리 어레이로부터 저장 장치로 제 2 세트의 N 데이터 비트들을 전달하는 단계와;
    상기 제 2 동작 모드에서, 제 1 판독 동작시 상기 메모리 어레이로부터 저장 장치로 제 1 세트의 N 데이터 비트들을 전달하는 단계와;
    상기 제 1 동작 모드에서, 상기 저장 장치로부터 상기 제 1 세트의 N 데이터 비트들을 전달하는 단계를 포함하는, 데이터 결합 방법.
  61. 제 51 항에 있어서,
    상기 제 1 동작 모드에서 N/M 비트의 각각의 버스트들에서 제 1 세트의 데이터 비트들을 2M 데이터 버스 단자들로 전달하는 동작은,
    상기 메모리 어레이로부터 각각의 제 1 저장 장치들로 제 1 세트의 N 병렬 데이터 비트들에 각각의 데이터 비트를 전달하는 단계와;
    상기 메모리 어레이로부터 각각의 제 2 저장 장치들로 제 2 세트의 N 병렬 데이터 비트들에 각각의 데이터 비트를 전달하는 단계와;
    2M 병렬-대-직렬 컨버터들로 상기 제 1 저장 장치들의 상기 N 데이터 비트들을 전달하는 단계와;
    2M 병렬-대-직렬 컨버터들로 상기 제 2 저장 장치들의 상기 N 데이터 비트들을 전달하는 단계와;
    N/M 비트들을 각각 포함하는 직렬 데이터의 2M 버스트들로 2N 전달된 데이터 비트들을 변환하기 위해 2M 병렬-대-직렬 컨버터들을 사용하는 단계와;
    상기 2M 버스트들을 각각의 데이터 버스 단자들에 인가하는 단계를 포함하는, 데이터 결합 방법.
  62. 데이터 버스 단자들에 메모리 어레이로부터의 데이터를 결합하는 방법에 있어서,
    제 1 모드에서는 2N 비트의 병렬 데이터를, 그리고 제 2 모드에서는 N 비트의 병렬 데이터를 어레이로부터 전달하는 단계로서, 상기 병렬 데이터는 폭(N)을 갖는 버스를 사용하여 상기 어레이로부터 전달되는, 상기 전달 단계와;
    상기 전달된 병렬 데이터를 직렬 데이터로 변환하는 단계와;
    제 1 모드에서는 2M 데이터 버스 단자들에, 그리고 제 2 모드에서는 M 데이터 버스 단자들에 직렬 데이터의 각각의 버스트들을 인가하는 단계를 포함하는, 데이터 결합 방법.
  63. 제 62 항에 있어서,
    상기 어레이로부터 데이터 비트를 전달하는 동작은 M 비트의 폭을 각각 갖는 N/M 세트의 버스들을 통해 상기 데이터 비트들을 전달하는 단계를 포함하는, 데이터 결합 방법.
  64. 제 62 항에 있어서,
    상기 제 1 동작 모드에서 상기 어레이로부터 2N 비트의 데이터를 전달하는 동작은,
    제 1 판독 동작에서 상기 메모리 어레이로부터 N 데이터 비트들을 전달하는단계와;
    제 2 판독 모드에서 상기 메모리 어레이로부터 N 데이터 비트들을 전달하는 단계를 포함하는, 데이터 결합 방법.
  65. 제 62 항에 있어서,
    상기 제 1 동작 모드에서 상기 어레이로부터 2N 비트의 데이터를 전달하는 동작은 단일 판독 동작시 상기 메모리 어레이로부터 2N 데이터 비트들을 전달하는 단계를 포함하는, 데이터 결합 방법.
  66. 제 62 항에 있어서,
    상기 제 1 동작 모드에서 상기 어레이로부터 2N 비트의 데이터를 전달하는 동작은,
    제 1 판독 동작시 상기 메모리 어레이로부터 제 1 저장 장치로 N 데이터 비트들을 전달하는 단계와;
    제 2 판독 동작시 상기 메모리 어레이로부터 제 2 저장 장치로 N 데이터 비트들을 전달하는 단계와;
    상기 2N 비트의 정보를 상기 제 1 및 제 2 저장 장치들로부터 전달하는 단계를 포함하는, 데이터 결합 방법.
  67. 제 62 항에 있어서,
    상기 제 1 저장 장치 및 제 2 저장 장치로부터 2N 비트의 데이터를 전달하는 동작은,
    상기 제 1 저장 장치로부터 N 비트 버스를 통해 N 데이터 비트들을 전달하는 단계와;
    상기 제 2 저장 장치로부터 N 비트 버스를 통해 N 데이터 비트들을 전달하는 단계를 포함하는, 데이터 결합 방법.
  68. 제 62 항에 있어서,
    N은 32이고 M은 4인, 데이터 결합 방법.
  69. 제 62 항에 있어서,
    상기 제 1 동작 모드에서 상기 어레이로부터 2N 비트의 데이터를 전달하고 제 2 동작 모드에서 N 비트의 정보를 전달하는 동작은,
    상기 제 1 동작 모드에서 제 1 판독 동작시 상기 메모리 어레이로부터 N 데이터 비트들을 전달하는 단계와;
    상기 제 1 동작 모드에서 제 2 판독 동작시 상기 메모리 어레이로부터 N 데이터 비트들을 전달하는 단계와;
    제 2 동작 모드에서 제 1 판독 동작시 상기 메모리 어레이로부터 N 데이터 비트들을 전달하는 단계를 포함하는, 데이터 결합 방법.
  70. 제 62 항에 있어서,
    상기 제 1 동작 모드에서 어레이로부터 2N 비트의 데이터를 전달하고 상기 제 2 동작 모드에서 N 비트의 정보를 전달하는 동작은,
    상기 제 1 동작 모드에서 제 1 판독 동작시 상기 메모리 어레이로부터 2N 데이터 비트들을 전달하는 단계와;
    상기 제 2 동작 모드에서 제 1 판독 동작시 상기 메모리 어레이로부터 N 데이터 비트들을 전달하는 단계를 포함하는, 데이터 결합 방법.
  71. 제 62 항에 있어서,
    상기 제 1 동작 모드에서 상기 어레이로부터 2N 비트의 데이터를 전달하고 상기 제 2 동작 모드에서 N 비트의 정보를 전달하는 동작은,
    상기 제 1 동작 모드에서, 제 1 판독 동작시 상기 메모리 어레이로부터 저장 장치에 전달하는 단계와;
    상기 제 1 동작 모드에서, 상기 저장 장치로부터 상기 제 1 세트의 상기 N 데이터 비트들을 전달하는 단계와;
    상기 제 1 동작 모드에서, 제 2 판독 동작시 상기 메모리 어레이로부터 저장 장치에 제 2 세트의 N 데이터 비트들을 전달하는 단계와;
    상기 제 2 동작 모드에서, 제 1 판독 동작시 상기 메모리 어레이로부터 저장 장치에 제 1세트의 N 데이터 비트들을 전달하는 단계와;
    상기 제 1 동작 모드에서, 상기 저장 장치로부터 제 1 세트의 N 데이터 비트들을 전달하는 단계를 포함하는, 데이터 결합 방법.
  72. 제 62 항에 있어서,
    상기 제 1 동작 모드에서 N/M 비트의 각각의 버스트들에서 상기 제 1 세트의 데이터 비트들을 2M 데이터 버스 단자들에 전달하는 동작은,
    상기 메모리 어레이로부터 각각의 제 1 저장 장치들로 제 1 세트의 N 병렬 데이터 비트들의 각각의 데이터 비트를 전달하는 단계와;
    상기 메모리 어레이로부터 각각의 제 2 저장 장치들로 제 2 세트의 N 병렬 데이터 비트들의 각각의 데이터 비트를 전달하는 단계와;
    2M 병렬-대-직렬 컨버터들로 상기 제 1 저장 장치들의 N 데이터 비트들을 전달하는 단계와;
    2M 병렬-대-직렬 컨버터들로 상기 제 2 저장 장치들의 N 데이터 비트들을 전달하는 단계와;
    N/M 비트들을 각각 포함하는 직렬 데이터의 2M 버스트들로 상기 2N 전달된 데이터 비트로 변환하기 위해서 상기 2M 병렬-대-직렬 컨버터들을 사용하는 단계와;
    상기 2M 버스트들을 각각의 데이터 버스 단자들에 인가하는 단계를 포함하는, 데이터 결합 방법.
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