JP2004118544A - メモリシステム - Google Patents
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- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
Abstract
【課題】システムの処理速度を低下させずに、大容量の不揮発性メモリを接続することが可能なメモリシステムを提供すること。
【解決手段】DMA制御回路4は、フラッシュメモリ8と主メモリ1aまたは1bとの間のDMA転送を制御する。また、S/Pバス変換回路6は、フラッシュメモリ8から出力されたシリアルデータをパラレルデータに変換して主メモリ1aまたは1bへ出力する。したがって、CPU104がフラッシュメモリ8から主メモリ1aまたは1bにファイルデータをダウンロードする必要がなくなり、システムの処理速度を低下させずに、大容量の不揮発性メモリを接続することが可能となった。
【選択図】 図1
【解決手段】DMA制御回路4は、フラッシュメモリ8と主メモリ1aまたは1bとの間のDMA転送を制御する。また、S/Pバス変換回路6は、フラッシュメモリ8から出力されたシリアルデータをパラレルデータに変換して主メモリ1aまたは1bへ出力する。したがって、CPU104がフラッシュメモリ8から主メモリ1aまたは1bにファイルデータをダウンロードする必要がなくなり、システムの処理速度を低下させずに、大容量の不揮発性メモリを接続することが可能となった。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、携帯電話、PDA(Personal Digital Assistants)などに使用されるメモリシステムに関し、特に、ランダムアクセスが不可能な大容量のAND型またはNAND型フラッシュメモリを用いつつ、CPU(Central ProcessingUnit)またはMPU(Micro Processing Unit)の高速動作を可能としたメモリシステムに関する。
【0002】
【従来の技術】
近年、携帯電話、PDA、情報家電などの機器が広く普及している。これらの機器において、iモード化、デジタルカメラ画像の送受信、動画送受信などのために大容量のメモリが必要となる場合には、大容量のフラッシュメモリが接続されることが多い。
【0003】
図11は、従来の携帯電話のメモリシステムの概略構成の一例を示すブロック図である。この携帯電話は、携帯電話の全体的な制御を行なうCPU104と、内部バス103に接続されるRAM/ROM108およびNOR型フラッシュメモリ111と、外部バス100〜102に接続されるDRAM(Dynamic RandomAccess Memory)110と、外部バス100〜102および内部バス103を切替えるバス切替回路105とを含む。
【0004】
NOR型フラッシュメモリ111には、CPU104が実行するプログラムコードが格納される。CPU108は、内部バス103に接続されたRAM/ROM108または外部バス100〜102に接続されたDRAM110に高速にアクセスすることが可能である。
【0005】
NOR型フラッシュメモリ111をはるかに上回る大容量のメモリが必要になった場合には、この携帯電話の外部バス100〜102にメモリシステム112が接続される。このメモリシステム112は、メモリシステム112の全体的な制御を行なう制御回路113と、大容量のAND型またはNAND型フラッシュメモリ114とを含む。
【0006】
フラッシュメモリ114は、シリアルクロックに同期して、セクタ(たとえば、512バイトまたは1024バイト)単位でデータのシリアル読出しまたはシリアル書込みが可能であるので、ファイルストレージに適している。
【0007】
制御回路113は、フラッシュメモリ114のセクタ/カラムアドレスの発生機能、シリアル/パラレルバス変換機能、シリアルクロックの発生機能を有している。
【0008】
CPU104が、外部バス100〜102を介してフラッシュメモリ114にアクセスする場合には、アドレスデコーダ123がCPU104から出力されるアドレスをデコードする。制御回路113は、アドレスデコーダ123によるデコード結果を受け、CPU104から外部バス100〜102を介して送出されたコマンドを解釈し、所要のセクタ/カラムアドレスを生成してフラッシュメモリ114にアクセスする。
【0009】
CPU104がフラッシュメモリ114からデータを読出す場合には、制御回路113は、フラッシュメモリ114から出力されたシリアルデータをパラレルデータに変換し、パラレルバスを介して外部データバス100へ出力する。また、CPU104がフラッシュメモリ114にデータを書込む場合には、制御回路113は、CPU104から出力されたパラレルデータをシリアルデータに変換し、シリアルバスを介してフラッシュメモリ114へ出力する。
【0010】
フラッシュメモリ114から読出されたデータは、RAM108、DRAM110などに格納されて、CPU104は高速にアクセスすることが可能となる。
【0011】
図12は、従来の携帯電話のメモリシステムの概略構成の他の一例を示すブロック図である。この携帯電話の構成は、図11に示す携帯電話の構成と同様であるので、詳細な説明は繰返さない。
【0012】
メモリシステム115は、コンパクトフラッシュ(R)カードやATA(AT Attachment)カードなどのファイルストレージ用カードによって構成され、メモリシステム全体の制御を行なうコントローラLSI(Large Scale Integrated circuit)116と、AND型またはNAND型のフラッシュメモリ114とを含む。
【0013】
コントローラLSI116は、フラッシュメモリ114のセクタ/カラムアドレスの発生機能、シリアル/パラレル変換機能、CPU104からのコマンドの解釈機能などを有している。
【0014】
CPU104が、外部バス100〜102を介してフラッシュメモリ114にアクセスする場合には、コントローラLSI116に対してデータ読出しまたはデータ書込みを示すコマンドを発行する。コントローラLSI116は、CPU104から受けたコマンドを解釈し、フラッシュメモリ114に対してコマンドに応じた制御を行なう。
【0015】
図13は、従来の携帯電話のメモリシステムの概略構成のさらに他の一例を示すブロック図である。この携帯電話の構成は、図11に示す携帯電話の構成と同様であるので、詳細な説明は繰返さない。
【0016】
メモリシステム118は、シリアルデータで送受信を行なうシリアルバス型のメモリスティック、セキュアデジタル(SD)カード、マルチメディアカード(MMC)などのファイルストレージ用カードによって構成され、メモリシステム全体の制御を行なうコントローラLSI119と、AND型またはNAND型のフラッシュメモリ114とを含む。
【0017】
コントローラLSI119は、フラッシュメモリ114のセクタ/カラムアドレスの発生機能、CPU104からのコマンドの解釈機能などを有している。
【0018】
CPU104が、外部バス100〜102を介してフラッシュメモリ114にアクセスする場合には、コントローラLSI119に対してデータ読出しまたはデータ書込みを示すコマンドを発行する。S/P(Serial/Parallel)バス変換回路120は、CPU104から受けたコマンドをシリアルデータに変換して、コントローラLSI119へ出力する。
【0019】
コントローラLSI119は、S/Pバス変換回路120から受けたシリアルデータのコマンドを解釈し、フラッシュメモリ114に対してコマンドに応じた制御を行なう。
【0020】
また、これに関連する技術として、特開平11−316716号公報および特開平11−345194号公報に開示された発明がある。
【0021】
特開平11−316716号公報に開示されたメモリ制御方法によれば、フラッシュROM(Read Only Memory)への書込みに際し、バッファメモリからフラッシュROMへのデータ転送をDMA(Direct Memory Access)転送によって行なうことにより、メモリ転送の高速化を図ったものである。
【0022】
また、特開平11−345194号公報に開示された携帯電話によれば、所定のイベントが発生したときにCPUがDSP(Digital Signal Processor)に対して与える指令に応じ、DSPがフラッシュメモリなどの書換え可能な外付けのROM上のアプリケーションプログラムを内蔵RAMにDMA転送し、DSPがアプリケーションプログラムを実行することによって、DSPを交換することなくアプリケーションプログラムの修正/更新を可能としたものである。
【0023】
【特許文献1】
特開平11−316716号公報
【0024】
【特許文献2】
特開平11−345194号公報
【0025】
【発明が解決しようとする課題】
図11に示す携帯電話においては、制御回路113がシリアルバスを介してフラッシュメモリ114から入力したシリアルデータを、パラレルデータに変換してパラレルバスに出力するので、その転送速度はバス変換の速度に律速されてしまい、一般的には外部バス100〜102によって要求される速度の約1/10となる。そのため、メモリシステム112を外部バス100〜102に直結しても、携帯電話の主メモリとしての機能を実現することができず、処理速度が低下するといった問題点があった。
【0026】
また、フラッシュメモリ114からデータを読出している間はそのデータ転送によって外部バス100〜102が占有されるので、バス効率が大きく低下して、大きなオーバヘッドが発生するといった問題点もあった。
【0027】
また、図12に示す携帯電話においては、コントローラLSI115がCPU104からコマンドを受け、コマンドを解釈した後にシリアルバスを介してフラッシュメモリ114から入力したシリアルデータを、パラレルデータに変換してパラレルバスに出力するので、図11に示す携帯電話と同様の問題が発生することになる。
【0028】
また、図13に示す携帯電話においては、コントローラLSI119がS/Pバス変換回路120からシリアルデータのコマンドを受け、コマンドを解釈した後にシリアルバスを介してフラッシュメモリ114からシリアルデータを入力する。そして、S/Pバス変換回路120がコントローラLSI119から受けたシリアルデータをパラレルデータに変換してパラレルバスに出力するので、図11に示す携帯電話と同様の問題が発生することになる。
【0029】
また、図11〜図13に示す携帯電話に、メモリシステム112、115または118を接続せずに、携帯電話内部のメモリ容量を大きくすればアプリケーションの増大などに対応することができるが、AND型やNAND型のフラッシュメモリと比較して価格が大幅に高くなるとともに、メモリ容量の増大に伴って実装面積が大きくなるといった問題点がある。
【0030】
また、特開平11−316716号公報に開示されたメモリ制御方法においては、バッファメモリからフラッシュROMへのデータ転送をDMA転送によって行なっているが、アプリケーションの高速化を図るための技術ではない。
【0031】
さらには、特開平11−345194号公報に開示された携帯電話機においては、DSPとフラッシュメモリとが密結合となっており、フラッシュメモリからDSP内のRAMにデータをDMA転送している間は、CPUのフラッシュメモリへのアクセスがある程度制限されてしまい、携帯電話機の処理速度の向上にも限界がある。また、フラッシュメモリとしてランダムアクセス可能なものが前提となっているが、この構成ではメモリの大容量化を図ることができない。
【0032】
本発明は、上記問題点を解決するためになされたものであり、その目的は、システムの処理速度を低下させずに、大容量の不揮発性メモリを接続することが可能なメモリシステムを提供することである。
【0033】
【課題を解決するための手段】
本発明のメモリシステムは、不揮発性メモリと、プロセッサが接続される外部バスに接続される主メモリと、不揮発性メモリと主メモリとの間のダイレクトメモリアクセス転送を制御するための転送制御手段と、不揮発性メモリと主メモリとの間におけるパラレルデータとシリアルデータとの変換を行うためのバス変換手段とを含む。
【0034】
【発明の実施の形態】
(第1の実施の形態)
図1は、本発明の第1の実施の形態における携帯電話のメモリシステムの概略構成を示すブロック図である。このメモリシステムは、制御部1と、主メモリ1aおよび1bと、バス切換回路2および3と、AND型またはNAND型のフラッシュメモリ8と、入出力I/O(Input/Output)ポート9と、CPU104と、バス切換回路105と、クロック発生回路106と、クロック分周回路107と、RAM/ROM108とを含む。なお、従来のメモリシステムの構成と同じ部分については、同じ参照符号を付すものとする。
【0035】
また、制御回路1は、主メモリ1aおよび1bとフラッシュメモリ8との間のDMA転送を制御するためのDMA制御回路4と、フラッシュメモリ8へ出力するセクタ/カラムアドレスを生成するセクタ/カラムアドレス発生回路5と、フラッシュメモリ8から受けたシリアルデータをパラレルデータに変換して主メモリ1aまたは1bへ出力し、主メモリ1aまたは1bから受けたパラレルデータをシリアルデータに変換してフラッシュメモリ8へ出力するS/Pバス変換回路6と、制御回路1全体の制御を行なうための制御信号生成回路7とを含む。
【0036】
制御信号生成回路7は、バス切換回路105および外部バス100〜102を介してCPU104から転送ファイル名、フラッシュメモリ8のアクセス先の先頭アドレス、転送セクタ数(転送バイト数)などを含むコマンドを受けると、そのコマンドを解釈してバス切換回路2のバス切換えを制御するためのバス切換信号A13と、バス切換回路3のバス切換えを制御するためのバス切換信号B12と、DMA制御回路4を制御するためのDMA制御信号14とを出力する。
【0037】
DMA制御回路4は、制御信号生成回路7からDMA制御信号14を受けると、主メモリ1aまたは1bとフラッシュメモリ8との間のDMA転送を開始する。主メモリ1aとフラッシュメモリ8との間のDMA転送の際には、DMA制御回路4が主メモリ1aに対して擬似メモリアドレス信号A21および擬似メモリコントロール信号A22を出力するとともに、セクタ/カラムアドレス発生回路5に対してフラッシュメモリ8に対応するアドレスを出力する。
【0038】
また、主メモリ1bとフラッシュメモリ8との間のDMA転送の際には、DMA制御回路4が主メモリ1bに対して擬似メモリアドレス信号B17および擬似メモリコントロール信号B20を出力するとともに、セクタ/カラムアドレス発生回路5に対してフラッシュメモリ8に対応するアドレスを出力する。
【0039】
DMA転送が終了すると、DMA制御回路4はDMA終了信号19を入出力I/Oポート9へ出力する。また、DMA制御回路4は、バス切換回路2および3のバス切換状態を示すバス切換状態信号23を入出力I/Oポート9へ出力する。CPU104は、外部バス100〜102を介して入出力I/Oポート9からDMA終了信号19およびバス切換状態信号23を読出すことによって、DMA転送の終了およびバス切換回路2および3のバス切換状態を知ることができる。
【0040】
図1においては、バス切換回路2および3によって、主メモリ1aが外部バス100〜102に接続され、主メモリ1bがS/Pバス変換回路6に接続された状態を示している。この初期状態においては、CPU104は主メモリ1aに対するアクセスが可能であり、DMA制御回路4は主メモリ1bとフラッシュメモリ8との間のDMA転送が可能である。
【0041】
また、バス切換回路2がバス切換信号A13によって端子aを開放して端子bを端子cに接続し、バス切換回路3がバス切換信号B12によって端子aを開放して端子bを端子cに接続すると、主メモリ1aがS/Pバス変換回路6に接続され、主メモリ1bが外部バス100〜102に接続される。この状態においては、CPU104は主メモリ1bに対してアクセスが可能であり、DMA制御回路4は主メモリ1aとフラッシュメモリ8との間のDMA転送が可能である。
【0042】
さらには、バス切換回路2がバス切換信号A13によって端子aおよび端子bの両方を端子cに接続し、バス切換回路3がバス切換信号B12によって端子cを端子noに接続すると、主メモリ1aおよび1bの両方が外部バス100〜102に接続される。この状態においては、CPU104は主メモリ1aおよび1bの両方にアクセス可能であり、メモリ容量が主メモリ1aおよび1bを加算したものとなる。
【0043】
フラッシュメモリ8は、クロック分周回路107から出力されるシリアルクロック信号16、セクタ/カラムアドレス発生回路5から出力されるコントロール信号17およびアドレス・データ入出力信号18に応じて動作するが、その動作については広く知られているので詳細な説明は行なわない。
【0044】
クロック発生回路106は、CPU104が使用する動作クロックを生成して出力する。また、クロック分周回路107は、クロック発生回路106から出力されたクロック信号を分周して、シリアルクロック信号16およびDMA用クロック信号109を生成する。
【0045】
CPU104はIPL(Initial Program Loader)25を含み、リセット直後にCPU104はこのIPL25を実行して処理を開始する。このIPL25は、ROM108内に格納されてもよい。
【0046】
図2は、本発明の第1の実施の形態における携帯電話のメモリシステムの処理手順を説明するためのフローチャートである。まず、電源が投入されて、CPU104がIPL25の実行を開始すると(S1)、イニシャル・プログラム用ダウンロードプログラムのダウンロードが開始される(S2)。
【0047】
図3は、CPU104がIPL25を実行するときのデータの流れを説明するための図である。CPU104がIPL25の実行を開始すると、バス切換回路105および外部バス100〜102を介して制御信号生成回路7にコマンドを発行し、フラッシュメモリ8に格納されたイニシャル・プログラム用ダウンロードプログラムを主メモリ1bにDMA転送するように指示する。
【0048】
CPU104からコマンドを受けると、制御信号生成回路7は、バス切換回路2に対してバス切換信号A13を出力し、バス切換回路3に対してバス切換信号B12を出力し、DMA制御回路4に対してDMA制御信号14を出力する。バス切換回路2は、バス切換信号A13に応じて端子cを端子aに接続する。また、バス切換回路3は、バス切換信号B12に応じて端子cを端子aに接続する。
【0049】
DMA制御回路4は、制御信号生成回路7からDMA制御信号14を受けると、フラッシュメモリ8からイニシャル・プログラム用ダウンロードプログラムを主メモリ1bにDMA転送するために、主メモリ1bに対して擬似メモリアドレス信号B17および擬似メモリコントロール信号B20を出力するとともに、セクタ/カラムアドレス発生回路5およびS/Pバス変換回路6に対してDMA転送の先頭アドレス、アドレスカウンタ、転送セクタ数(または、バイト数)などのパラメータ群を出力する。
【0050】
セクタ/カラムアドレス発生回路5は、DMA制御回路4からパラメータ群を受けると、セクタ/カラムアドレスを生成してフラッシュメモリ8へ出力することによって、イニシャル・プログラム用ダウンロードプログラムを読出す。S/Pバス変換回路6は、フラッシュメモリ8から読出されたシリアルデータをパラレルデータに変換して主メモリ1bへ出力する。
【0051】
なお、DMA制御回路4から出力されるDMA終了信号19は、入出力I/Oポート9に接続され、CPU104がそのDMA終了信号19の状態を読出すようにしているが、DMA終了信号19を割込み信号としてCPU104へ出力するようにしてもよい。
【0052】
CPU104はIPL25を実行することによって、入出力I/Oポート9を介してDMA終了信号19を監視するが、DMA転送の終了を検知すると制御信号生成回路7に対してコマンドを出力する。制御信号生成回路7は、CPU104からコマンドを受けると、バス切換信号B12を出力してバス切換回路3の端子aを開放し、端子cを端子no(開放端子)に接続するとともに、バス切換信号A13を出力してバス切換回路2の端子aを開放して、端子cを端子bに接続する。
【0053】
次に、CPU104は、イニシャル・プログラム用ダウンロードプログラムの先頭アドレスにジャンプして、イニシャル・プログラム用ダウンロードプログラムを起動して(S3)、イニシャル・プログラムのダウンロードを開始する(S4)。
【0054】
図4は、CPU104が主メモリ1bにダウンロードされたイニシャル・プログラム用ダウンロードプログラムを実行するときのデータの流れを説明するための図である。上述したように、バス切換回路2の端子bが端子cに接続されて主メモリ1bが外部バス100〜102に接続されるので、CPU104は主メモリ1bに格納されるイニシャル・プログラム用ダウンロードプログラムを読出して実行を開始する。
【0055】
本実施の形態においては、フラッシュメモリ8に格納された種々のファイルデータの中から、イニシャル・プログラムとして通信の基本処理を行なうファイルデータをダウンロードするものとする。通信の基本処理に必要なプログラムは、以下の通りである。
【0056】
▲1▼ OS(Operating System)およびファイルマネージメントソフト
▲2▼ フラッシュメモリドライバソフト
▲3▼ ファイル管理テーブル
▲4▼ 通信基本処理プログラム
図5は、CPU104が通信の基本処理に必要なプログラムをダウンロードするときのデータの流れを説明するための図である。CPU104がイニシャル・プログラム用ダウンロードプログラムの実行を開始すると、バス切換回路105および外部バス100〜102を介して制御信号生成回路7にコマンドを発行し、フラッシュメモリ8に格納されたOSおよびファイルマネージメントソフトを主メモリ1aにDMA転送するように指示する。
【0057】
CPU104からコマンドを受けると、制御信号生成回路7は、バス切換回路2に対してバス切換信号A13を出力し、バス切換回路3に対してバス切換信号B12を出力し、DMA制御回路4に対してDMA制御信号14を出力する。
【0058】
DMA制御回路4は、制御信号生成回路7からDMA制御信号14を受けると、フラッシュメモリ8から通信の基本処理に必要なプログラムを主メモリ1aにDMA転送するために、主メモリ1aに対して擬似メモリアドレス信号A21および擬似メモリコントロール信号A22を出力するとともに、セクタ/カラムアドレス発生回路5およびS/Pバス変換回路6に対してDMA転送の先頭アドレス、アドレスカウンタ、転送セクタ数(または、バイト数)などのパラメータ群を出力する。
【0059】
セクタ/カラムアドレス発生回路5は、DMA制御回路4からパラメータ群を受けると、セクタ/カラムアドレスを生成してフラッシュメモリ8へ出力することによって、OSおよびファイルマネージメントソフトを読出す。S/Pバス変換回路6は、フラッシュメモリ8から読出されたシリアルデータをパラレルデータに変換して主メモリ1aへ出力する。
【0060】
CPU104はイニシャル・プログラム用ダウンロードプログラムを実行することによって、入出力I/Oポート9を介してDMA終了信号19を監視するが、DMA転送の終了を検知すると次のフラッシュメモリドライバソフトをダウンロードするために、制御信号生成回路7に対してコマンドを出力する。以下、同様の処理が繰返され、通信の基本処理に必要なプログラムを全て主メモリ1aにダウンロードする。
【0061】
最後の通信基本処理プログラムがダウンロードされたことを確認すると、CPU104は通信基本処理プログラムの実行を開始する(S5)。
【0062】
図6は、通信処理プログラムを実行するときのデータの流れを説明するための図である。CPU104は、通信基本処理プログラムのダウンロードの終了を確認すると、制御信号生成回路7にコマンドを発行し、バスの切換を指示する。
【0063】
CPU104からコマンドを受けると、制御信号生成回路7は、バス切換回路2に対してバス切換信号A13を出力し、バス切換回路3に対してバス切換信号B12を出力する。バス切換回路2は、バス切換信号A13に応じて端子aおよび端子bの両方を端子cに接続する。また、バス切換回路3は、バス切換信号B12に応じて端子cを端子noに接続する。これによって、CPU104は主メモリ1aおよび1bの両方にアクセスすることが可能になる。
【0064】
CPU104は、OSにジャンプすることによって、通信基本処理プログラムの処理が開始される。
【0065】
次に、通信基本処理プログラムの実行中において、アプリケーションプログラムが直近で使用されることが予測される場合(S6,Yes)、CPU104は当該アプリケーションプログラムを予め主メモリ1aまたは1bにダウンロードする(S7)。このアプリケーションプログラムは、ユーザの操作などによって実行が開始される(S8)。
【0066】
CPU104は、入出力I/Oポート9を介してバス切換状態信号23を読出し、バス切換状態を確認する。バスの接続状態が図6に示す状態であり、現在CPU104が主メモリ1aに格納された通信基本処理プログラムを実行中であれば、当該アプリケーションプログラムを主メモリ1bに取込む。すなわち、CPU104は、バス切換回路105および外部バス100〜102を介して制御信号生成回路7にコマンドを発行し、バスの切換を指示する。
【0067】
CPU104からコマンドを受けると、制御信号生成回路7は、バス切換回路2に対してバス切換信号A13を出力し、バス切換回路3に対してバス切換信号B12を出力する。バス切換回路2は、バス切換信号A13に応じて端子bの接続を開放する。また、バス切換回路3は、バス切換信号B12に応じて端子noを開放して端子cを端子aに接続する。
【0068】
そして、CPU104は制御信号生成回路7に対して、フラッシュメモリ8に格納されたアプリケーションプログラムを主メモリ1bにダウンロードするよう指示する。DMA制御回路4は、制御信号生成回路7からDMA制御信号14を受けると、フラッシュメモリ8から主メモリ1bへのアプリケーションプログラムのDMA転送を開始する。
【0069】
CPU104は、アプリケーションプログラムのDMA転送の終了を確認すると、バス切換回路105および外部バス100〜102を介して制御信号生成回路7にコマンドを発行し、バスの切換を指示する。
【0070】
CPU104からコマンドを受けると、制御信号生成回路7は、バス切換回路2に対してバス切換信号A13を出力し、バス切換回路3に対してバス切換信号B12を出力する。バス切換回路2は、バス切換信号A13に応じて端子cを端子aおよび端子bの両方に接続する。また、バス切換回路3は、バス切換信号B12に応じて端子noを端子cに接続する。
【0071】
このようにして、CPU104が主メモリ1aのプログラムを実行中でも、アプリケーションプログラムを予め主メモリ1bに取込んでおくことができる。
【0072】
図7は、フラッシュメモリ8に格納されたファイルデータが、主メモリ1aおよび1bにダウンロードされたところを示す図である。フラッシュメモリ8に格納されたフラッシュメモリドライバソフト、OS、ファイルマネージメントソフト、ファイル管理テーブル、通信基本処理プログラム、アプリケーションプログラム(1)などが主メモリ1aにダウンロードされる。
【0073】
また、フラッシュメモリ8に格納されたイニシャル・プログラム用ダウンロードプログラム、ファイル管理テーブル、アプリケーションプログラム(2)、メモ録やダイヤルメモなどのデータ領域、通信/課金等の記録などが主メモリ1bにダウンロードされる。
【0074】
なお、アプリケーションプログラムの例として、メール関連ソフト、音楽関連ソフト、デジタルカメラ等画像関連ソフトなどを挙げることができる。
【0075】
図8は、DMA制御回路4による双方向のDMA転送を説明するための図である。図5においては、フラッシュメモリ8から主メモリ1aへのファイルデータのDMA転送(ダウンロード)について説明したが、図8に示すように、主メモリ1aからフラッシュメモリ8へのファイルデータのDMA転送(アップロード)も可能である。この場合、CPU104から制御信号生成回路7へ、主メモリ1aからフラッシュメモリ8へのファイルデータのDMA転送を示すコマンドが発行される。
【0076】
なお、本実施の形態においては、主メモリ1aおよび1bとして、SRAM(Static Random Access Memory)、擬似SRAM、DRAMなどを使用しているが、MRAM(Magnetic Random Access Memory)、FeRAM(FerroelectricRandom Access Memory)、OUM(Ovonics Unified Memory)などの高速の不揮発性メモリを使用してもよい。
【0077】
また、外部バス100〜102に接続される主メモリ1a、主メモリ1b、制御回路1および入出力I/Oポート9をCPU104に内蔵し、外部への接続をフラッシュメモリ8のインタフェースバスとしてもよい。
【0078】
また、制御回路1と、主メモリ1aおよび1bと、入出力I/Oポート9とを外部バス100〜102に接続するようにしたが、内部バス103に接続するようにしてもよい。
【0079】
また、本実施の形態においては、携帯電話のメモリシステムについて説明したが、このメモリシステムを画像/動画処理などの大容量のメモリを必要とする電子機器に適用することも可能である。
【0080】
以上説明したように、本発明の第1の実施の形態におけるメモリシステムによれば、主メモリを1aおよび1bの2系統にし、CPU104が現在アクセスしていない方の主メモリにフラッシュメモリ8からのファイルデータをダウンロードするようにしたので、システムの処理速度を低下させずに、低価格のAND型またはNAND型のフラッシュメモリを接続できるようになり、携帯電話のメモリ容量の増大を図ることが可能となった。
【0081】
また、フラッシュメモリ8から必要なファイルデータを逐次主メモリ1aまたは1bにDMA転送するようにしたので、高価な主メモリ1aおよび1bの容量を小さくでき、メモリシステムの低価格化を図ることが可能となった。
【0082】
また、CPU104がアクセスしていない方の主メモリに、フラッシュメモリ8のファイルデータをDMA転送するようにしたので、メモリシステムのオーバヘッドを防止することが可能となった。
【0083】
また、DMA制御回路4は、双方向のDMA転送が可能であるので、携帯電話の操作によって発生した重要なデータ、パラメータ等をフラッシュメモリ8に格納することができる。
【0084】
さらには、OS、通信基本処理プログラム、アプリケーションなどのプログラムを不揮発性のAND型またはNAND型フラッシュメモリ8に格納するようにしたので、携帯電話が故障した場合であっても容易に初期状態に復帰させることが可能になった。
【0085】
(第2の実施の形態)
図9は、本発明の第2の実施の形態におけるメモリシステムの概略構成を示すブロック図である。第2の実施の形態におけるメモリシステムは、図1に示す第1の実施の形態におけるメモリシステムと比較して、バス切換回路2および3と、DMA制御回路4と、セクタ/カラムアドレス発生回路5と、S/Pバス変換回路6と、制御信号生成回路7とがASIC(Application Specific Integrated Circuit)、G/A(Gate Array)などの1チップLSI24によって構成される点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。また、1チップLSI24に主メモリ1aおよび1bを内蔵するようにしてもよい。
【0086】
また、1チップLSI24、主メモリ1aおよび主メモリ1bをCPU104の内部バス103に接続して、CPU104に内蔵するするようにし、外部への接続バスをフラッシュメモリ8のインタフェースバスとしてもよい。
【0087】
本発明の第2の実施の形態におけるメモリシステムは、本発明の第1の実施の形態において説明した効果と同様の効果を得ることができる。
【0088】
(第3の実施の形態)
図10は、本発明の第3の実施の形態におけるメモリシステムの概略構成を示すブロック図である。第3の実施の形態におけるメモリシステムは、図1に示す第1の実施の形態におけるメモリシステムと比較して、主メモリが1a〜1cの3系統となっている点と、バス切換回路の構成が異なる点のみが異なる。したがって、重複する構成及び機能の詳細な説明は繰返さない。
【0089】
制御信号生成回路7は、バス切換信号を制御することによって、図10のバス選択表に示すようにバス切換回路51および52の接続状態を変更する。図10に示すバス選択表において、“接”となっている主メモリが外部バス100〜102に接続される。また、“断”となっている主メモリがS/Pバス変換回路6に接続されて、フラッシュメモリ8からのダウンロードが可能となる。なお、主メモリ1a〜1cの全てを“断”とすることは禁止される。
【0090】
主メモリ1a〜1cの全てが“接”となっていれば、CPU104は主メモリ1a〜1cのいずれに対してもアクセスが可能であり、図10の左のメモリマップに示すように、主メモリ1a〜1cのメモリ容量を加算したものが総メモリ容量となる。
【0091】
以上説明したように、本実施の形態におけるメモリシステムによれは、主メモリが3系統以上となる場合でも、第1の実施の形態において説明した効果と同様の効果を得ることが可能となる。
【0092】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0093】
【発明の効果】
転送制御手段は、バス変換手段によってパラレルデータに変換された不揮発性メモリからのデータを主メモリにダイレクトメモリアクセス転送するので、プロセッサが不揮発性メモリから主メモリにファイルデータをダウンロードする必要がなくなり、システムの処理速度を低下させずに、大容量の不揮発性メモリを接続することが可能となった。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態における携帯電話のメモリシステムの概略構成を示すブロック図である。
【図2】本発明の第1の実施の形態における携帯電話のメモリシステムの処理手順を説明するためのフローチャートである。
【図3】CPU104がIPL25を実行するときのデータの流れを説明するための図である。
【図4】CPU104が主メモリ1bにダウンロードされたイニシャル・プログラム用ダウンロードプログラムを実行するときのデータの流れを説明するための図である。
【図5】CPU104が通信の基本処理に必要なプログラムをダウンロードするときのデータの流れを説明するための図である。
【図6】通信処理プログラムを実行するときのデータの流れを説明するための図である。
【図7】フラッシュメモリ8に格納されたファイルデータが、主メモリ1aおよび1bにダウンロードされたところを示す図である。
【図8】DMA制御回路4による双方向のDMA転送を説明するための図である。
【図9】本発明の第2の実施の形態におけるメモリシステムの概略構成を示すブロック図である。
【図10】本発明の第3の実施の形態におけるメモリシステムの概略構成を示すブロック図である。
【図11】従来の携帯電話のメモリシステムの概略構成の一例を示すブロック図である。
【図12】従来の携帯電話のメモリシステムの概略構成の他の一例を示すブロック図である。
【図13】従来の携帯電話のメモリシステムの概略構成のさらに他の一例を示すブロック図である。
【符号の説明】
1 制御部、1a,1b,1c 主メモリ、2,3,51,53,105 バス切換回路、4 DMA制御回路、5 セクタ/カラムアドレス発生回路、6 S/Pバス変換回路、7 制御信号生成回路、8 フラッシュメモリ、9 入出力I/Oポート、25 IPL、104 CPU、106 クロック発生回路、107 クロック分周回路、108 RAM/ROM。
【発明の属する技術分野】
本発明は、携帯電話、PDA(Personal Digital Assistants)などに使用されるメモリシステムに関し、特に、ランダムアクセスが不可能な大容量のAND型またはNAND型フラッシュメモリを用いつつ、CPU(Central ProcessingUnit)またはMPU(Micro Processing Unit)の高速動作を可能としたメモリシステムに関する。
【0002】
【従来の技術】
近年、携帯電話、PDA、情報家電などの機器が広く普及している。これらの機器において、iモード化、デジタルカメラ画像の送受信、動画送受信などのために大容量のメモリが必要となる場合には、大容量のフラッシュメモリが接続されることが多い。
【0003】
図11は、従来の携帯電話のメモリシステムの概略構成の一例を示すブロック図である。この携帯電話は、携帯電話の全体的な制御を行なうCPU104と、内部バス103に接続されるRAM/ROM108およびNOR型フラッシュメモリ111と、外部バス100〜102に接続されるDRAM(Dynamic RandomAccess Memory)110と、外部バス100〜102および内部バス103を切替えるバス切替回路105とを含む。
【0004】
NOR型フラッシュメモリ111には、CPU104が実行するプログラムコードが格納される。CPU108は、内部バス103に接続されたRAM/ROM108または外部バス100〜102に接続されたDRAM110に高速にアクセスすることが可能である。
【0005】
NOR型フラッシュメモリ111をはるかに上回る大容量のメモリが必要になった場合には、この携帯電話の外部バス100〜102にメモリシステム112が接続される。このメモリシステム112は、メモリシステム112の全体的な制御を行なう制御回路113と、大容量のAND型またはNAND型フラッシュメモリ114とを含む。
【0006】
フラッシュメモリ114は、シリアルクロックに同期して、セクタ(たとえば、512バイトまたは1024バイト)単位でデータのシリアル読出しまたはシリアル書込みが可能であるので、ファイルストレージに適している。
【0007】
制御回路113は、フラッシュメモリ114のセクタ/カラムアドレスの発生機能、シリアル/パラレルバス変換機能、シリアルクロックの発生機能を有している。
【0008】
CPU104が、外部バス100〜102を介してフラッシュメモリ114にアクセスする場合には、アドレスデコーダ123がCPU104から出力されるアドレスをデコードする。制御回路113は、アドレスデコーダ123によるデコード結果を受け、CPU104から外部バス100〜102を介して送出されたコマンドを解釈し、所要のセクタ/カラムアドレスを生成してフラッシュメモリ114にアクセスする。
【0009】
CPU104がフラッシュメモリ114からデータを読出す場合には、制御回路113は、フラッシュメモリ114から出力されたシリアルデータをパラレルデータに変換し、パラレルバスを介して外部データバス100へ出力する。また、CPU104がフラッシュメモリ114にデータを書込む場合には、制御回路113は、CPU104から出力されたパラレルデータをシリアルデータに変換し、シリアルバスを介してフラッシュメモリ114へ出力する。
【0010】
フラッシュメモリ114から読出されたデータは、RAM108、DRAM110などに格納されて、CPU104は高速にアクセスすることが可能となる。
【0011】
図12は、従来の携帯電話のメモリシステムの概略構成の他の一例を示すブロック図である。この携帯電話の構成は、図11に示す携帯電話の構成と同様であるので、詳細な説明は繰返さない。
【0012】
メモリシステム115は、コンパクトフラッシュ(R)カードやATA(AT Attachment)カードなどのファイルストレージ用カードによって構成され、メモリシステム全体の制御を行なうコントローラLSI(Large Scale Integrated circuit)116と、AND型またはNAND型のフラッシュメモリ114とを含む。
【0013】
コントローラLSI116は、フラッシュメモリ114のセクタ/カラムアドレスの発生機能、シリアル/パラレル変換機能、CPU104からのコマンドの解釈機能などを有している。
【0014】
CPU104が、外部バス100〜102を介してフラッシュメモリ114にアクセスする場合には、コントローラLSI116に対してデータ読出しまたはデータ書込みを示すコマンドを発行する。コントローラLSI116は、CPU104から受けたコマンドを解釈し、フラッシュメモリ114に対してコマンドに応じた制御を行なう。
【0015】
図13は、従来の携帯電話のメモリシステムの概略構成のさらに他の一例を示すブロック図である。この携帯電話の構成は、図11に示す携帯電話の構成と同様であるので、詳細な説明は繰返さない。
【0016】
メモリシステム118は、シリアルデータで送受信を行なうシリアルバス型のメモリスティック、セキュアデジタル(SD)カード、マルチメディアカード(MMC)などのファイルストレージ用カードによって構成され、メモリシステム全体の制御を行なうコントローラLSI119と、AND型またはNAND型のフラッシュメモリ114とを含む。
【0017】
コントローラLSI119は、フラッシュメモリ114のセクタ/カラムアドレスの発生機能、CPU104からのコマンドの解釈機能などを有している。
【0018】
CPU104が、外部バス100〜102を介してフラッシュメモリ114にアクセスする場合には、コントローラLSI119に対してデータ読出しまたはデータ書込みを示すコマンドを発行する。S/P(Serial/Parallel)バス変換回路120は、CPU104から受けたコマンドをシリアルデータに変換して、コントローラLSI119へ出力する。
【0019】
コントローラLSI119は、S/Pバス変換回路120から受けたシリアルデータのコマンドを解釈し、フラッシュメモリ114に対してコマンドに応じた制御を行なう。
【0020】
また、これに関連する技術として、特開平11−316716号公報および特開平11−345194号公報に開示された発明がある。
【0021】
特開平11−316716号公報に開示されたメモリ制御方法によれば、フラッシュROM(Read Only Memory)への書込みに際し、バッファメモリからフラッシュROMへのデータ転送をDMA(Direct Memory Access)転送によって行なうことにより、メモリ転送の高速化を図ったものである。
【0022】
また、特開平11−345194号公報に開示された携帯電話によれば、所定のイベントが発生したときにCPUがDSP(Digital Signal Processor)に対して与える指令に応じ、DSPがフラッシュメモリなどの書換え可能な外付けのROM上のアプリケーションプログラムを内蔵RAMにDMA転送し、DSPがアプリケーションプログラムを実行することによって、DSPを交換することなくアプリケーションプログラムの修正/更新を可能としたものである。
【0023】
【特許文献1】
特開平11−316716号公報
【0024】
【特許文献2】
特開平11−345194号公報
【0025】
【発明が解決しようとする課題】
図11に示す携帯電話においては、制御回路113がシリアルバスを介してフラッシュメモリ114から入力したシリアルデータを、パラレルデータに変換してパラレルバスに出力するので、その転送速度はバス変換の速度に律速されてしまい、一般的には外部バス100〜102によって要求される速度の約1/10となる。そのため、メモリシステム112を外部バス100〜102に直結しても、携帯電話の主メモリとしての機能を実現することができず、処理速度が低下するといった問題点があった。
【0026】
また、フラッシュメモリ114からデータを読出している間はそのデータ転送によって外部バス100〜102が占有されるので、バス効率が大きく低下して、大きなオーバヘッドが発生するといった問題点もあった。
【0027】
また、図12に示す携帯電話においては、コントローラLSI115がCPU104からコマンドを受け、コマンドを解釈した後にシリアルバスを介してフラッシュメモリ114から入力したシリアルデータを、パラレルデータに変換してパラレルバスに出力するので、図11に示す携帯電話と同様の問題が発生することになる。
【0028】
また、図13に示す携帯電話においては、コントローラLSI119がS/Pバス変換回路120からシリアルデータのコマンドを受け、コマンドを解釈した後にシリアルバスを介してフラッシュメモリ114からシリアルデータを入力する。そして、S/Pバス変換回路120がコントローラLSI119から受けたシリアルデータをパラレルデータに変換してパラレルバスに出力するので、図11に示す携帯電話と同様の問題が発生することになる。
【0029】
また、図11〜図13に示す携帯電話に、メモリシステム112、115または118を接続せずに、携帯電話内部のメモリ容量を大きくすればアプリケーションの増大などに対応することができるが、AND型やNAND型のフラッシュメモリと比較して価格が大幅に高くなるとともに、メモリ容量の増大に伴って実装面積が大きくなるといった問題点がある。
【0030】
また、特開平11−316716号公報に開示されたメモリ制御方法においては、バッファメモリからフラッシュROMへのデータ転送をDMA転送によって行なっているが、アプリケーションの高速化を図るための技術ではない。
【0031】
さらには、特開平11−345194号公報に開示された携帯電話機においては、DSPとフラッシュメモリとが密結合となっており、フラッシュメモリからDSP内のRAMにデータをDMA転送している間は、CPUのフラッシュメモリへのアクセスがある程度制限されてしまい、携帯電話機の処理速度の向上にも限界がある。また、フラッシュメモリとしてランダムアクセス可能なものが前提となっているが、この構成ではメモリの大容量化を図ることができない。
【0032】
本発明は、上記問題点を解決するためになされたものであり、その目的は、システムの処理速度を低下させずに、大容量の不揮発性メモリを接続することが可能なメモリシステムを提供することである。
【0033】
【課題を解決するための手段】
本発明のメモリシステムは、不揮発性メモリと、プロセッサが接続される外部バスに接続される主メモリと、不揮発性メモリと主メモリとの間のダイレクトメモリアクセス転送を制御するための転送制御手段と、不揮発性メモリと主メモリとの間におけるパラレルデータとシリアルデータとの変換を行うためのバス変換手段とを含む。
【0034】
【発明の実施の形態】
(第1の実施の形態)
図1は、本発明の第1の実施の形態における携帯電話のメモリシステムの概略構成を示すブロック図である。このメモリシステムは、制御部1と、主メモリ1aおよび1bと、バス切換回路2および3と、AND型またはNAND型のフラッシュメモリ8と、入出力I/O(Input/Output)ポート9と、CPU104と、バス切換回路105と、クロック発生回路106と、クロック分周回路107と、RAM/ROM108とを含む。なお、従来のメモリシステムの構成と同じ部分については、同じ参照符号を付すものとする。
【0035】
また、制御回路1は、主メモリ1aおよび1bとフラッシュメモリ8との間のDMA転送を制御するためのDMA制御回路4と、フラッシュメモリ8へ出力するセクタ/カラムアドレスを生成するセクタ/カラムアドレス発生回路5と、フラッシュメモリ8から受けたシリアルデータをパラレルデータに変換して主メモリ1aまたは1bへ出力し、主メモリ1aまたは1bから受けたパラレルデータをシリアルデータに変換してフラッシュメモリ8へ出力するS/Pバス変換回路6と、制御回路1全体の制御を行なうための制御信号生成回路7とを含む。
【0036】
制御信号生成回路7は、バス切換回路105および外部バス100〜102を介してCPU104から転送ファイル名、フラッシュメモリ8のアクセス先の先頭アドレス、転送セクタ数(転送バイト数)などを含むコマンドを受けると、そのコマンドを解釈してバス切換回路2のバス切換えを制御するためのバス切換信号A13と、バス切換回路3のバス切換えを制御するためのバス切換信号B12と、DMA制御回路4を制御するためのDMA制御信号14とを出力する。
【0037】
DMA制御回路4は、制御信号生成回路7からDMA制御信号14を受けると、主メモリ1aまたは1bとフラッシュメモリ8との間のDMA転送を開始する。主メモリ1aとフラッシュメモリ8との間のDMA転送の際には、DMA制御回路4が主メモリ1aに対して擬似メモリアドレス信号A21および擬似メモリコントロール信号A22を出力するとともに、セクタ/カラムアドレス発生回路5に対してフラッシュメモリ8に対応するアドレスを出力する。
【0038】
また、主メモリ1bとフラッシュメモリ8との間のDMA転送の際には、DMA制御回路4が主メモリ1bに対して擬似メモリアドレス信号B17および擬似メモリコントロール信号B20を出力するとともに、セクタ/カラムアドレス発生回路5に対してフラッシュメモリ8に対応するアドレスを出力する。
【0039】
DMA転送が終了すると、DMA制御回路4はDMA終了信号19を入出力I/Oポート9へ出力する。また、DMA制御回路4は、バス切換回路2および3のバス切換状態を示すバス切換状態信号23を入出力I/Oポート9へ出力する。CPU104は、外部バス100〜102を介して入出力I/Oポート9からDMA終了信号19およびバス切換状態信号23を読出すことによって、DMA転送の終了およびバス切換回路2および3のバス切換状態を知ることができる。
【0040】
図1においては、バス切換回路2および3によって、主メモリ1aが外部バス100〜102に接続され、主メモリ1bがS/Pバス変換回路6に接続された状態を示している。この初期状態においては、CPU104は主メモリ1aに対するアクセスが可能であり、DMA制御回路4は主メモリ1bとフラッシュメモリ8との間のDMA転送が可能である。
【0041】
また、バス切換回路2がバス切換信号A13によって端子aを開放して端子bを端子cに接続し、バス切換回路3がバス切換信号B12によって端子aを開放して端子bを端子cに接続すると、主メモリ1aがS/Pバス変換回路6に接続され、主メモリ1bが外部バス100〜102に接続される。この状態においては、CPU104は主メモリ1bに対してアクセスが可能であり、DMA制御回路4は主メモリ1aとフラッシュメモリ8との間のDMA転送が可能である。
【0042】
さらには、バス切換回路2がバス切換信号A13によって端子aおよび端子bの両方を端子cに接続し、バス切換回路3がバス切換信号B12によって端子cを端子noに接続すると、主メモリ1aおよび1bの両方が外部バス100〜102に接続される。この状態においては、CPU104は主メモリ1aおよび1bの両方にアクセス可能であり、メモリ容量が主メモリ1aおよび1bを加算したものとなる。
【0043】
フラッシュメモリ8は、クロック分周回路107から出力されるシリアルクロック信号16、セクタ/カラムアドレス発生回路5から出力されるコントロール信号17およびアドレス・データ入出力信号18に応じて動作するが、その動作については広く知られているので詳細な説明は行なわない。
【0044】
クロック発生回路106は、CPU104が使用する動作クロックを生成して出力する。また、クロック分周回路107は、クロック発生回路106から出力されたクロック信号を分周して、シリアルクロック信号16およびDMA用クロック信号109を生成する。
【0045】
CPU104はIPL(Initial Program Loader)25を含み、リセット直後にCPU104はこのIPL25を実行して処理を開始する。このIPL25は、ROM108内に格納されてもよい。
【0046】
図2は、本発明の第1の実施の形態における携帯電話のメモリシステムの処理手順を説明するためのフローチャートである。まず、電源が投入されて、CPU104がIPL25の実行を開始すると(S1)、イニシャル・プログラム用ダウンロードプログラムのダウンロードが開始される(S2)。
【0047】
図3は、CPU104がIPL25を実行するときのデータの流れを説明するための図である。CPU104がIPL25の実行を開始すると、バス切換回路105および外部バス100〜102を介して制御信号生成回路7にコマンドを発行し、フラッシュメモリ8に格納されたイニシャル・プログラム用ダウンロードプログラムを主メモリ1bにDMA転送するように指示する。
【0048】
CPU104からコマンドを受けると、制御信号生成回路7は、バス切換回路2に対してバス切換信号A13を出力し、バス切換回路3に対してバス切換信号B12を出力し、DMA制御回路4に対してDMA制御信号14を出力する。バス切換回路2は、バス切換信号A13に応じて端子cを端子aに接続する。また、バス切換回路3は、バス切換信号B12に応じて端子cを端子aに接続する。
【0049】
DMA制御回路4は、制御信号生成回路7からDMA制御信号14を受けると、フラッシュメモリ8からイニシャル・プログラム用ダウンロードプログラムを主メモリ1bにDMA転送するために、主メモリ1bに対して擬似メモリアドレス信号B17および擬似メモリコントロール信号B20を出力するとともに、セクタ/カラムアドレス発生回路5およびS/Pバス変換回路6に対してDMA転送の先頭アドレス、アドレスカウンタ、転送セクタ数(または、バイト数)などのパラメータ群を出力する。
【0050】
セクタ/カラムアドレス発生回路5は、DMA制御回路4からパラメータ群を受けると、セクタ/カラムアドレスを生成してフラッシュメモリ8へ出力することによって、イニシャル・プログラム用ダウンロードプログラムを読出す。S/Pバス変換回路6は、フラッシュメモリ8から読出されたシリアルデータをパラレルデータに変換して主メモリ1bへ出力する。
【0051】
なお、DMA制御回路4から出力されるDMA終了信号19は、入出力I/Oポート9に接続され、CPU104がそのDMA終了信号19の状態を読出すようにしているが、DMA終了信号19を割込み信号としてCPU104へ出力するようにしてもよい。
【0052】
CPU104はIPL25を実行することによって、入出力I/Oポート9を介してDMA終了信号19を監視するが、DMA転送の終了を検知すると制御信号生成回路7に対してコマンドを出力する。制御信号生成回路7は、CPU104からコマンドを受けると、バス切換信号B12を出力してバス切換回路3の端子aを開放し、端子cを端子no(開放端子)に接続するとともに、バス切換信号A13を出力してバス切換回路2の端子aを開放して、端子cを端子bに接続する。
【0053】
次に、CPU104は、イニシャル・プログラム用ダウンロードプログラムの先頭アドレスにジャンプして、イニシャル・プログラム用ダウンロードプログラムを起動して(S3)、イニシャル・プログラムのダウンロードを開始する(S4)。
【0054】
図4は、CPU104が主メモリ1bにダウンロードされたイニシャル・プログラム用ダウンロードプログラムを実行するときのデータの流れを説明するための図である。上述したように、バス切換回路2の端子bが端子cに接続されて主メモリ1bが外部バス100〜102に接続されるので、CPU104は主メモリ1bに格納されるイニシャル・プログラム用ダウンロードプログラムを読出して実行を開始する。
【0055】
本実施の形態においては、フラッシュメモリ8に格納された種々のファイルデータの中から、イニシャル・プログラムとして通信の基本処理を行なうファイルデータをダウンロードするものとする。通信の基本処理に必要なプログラムは、以下の通りである。
【0056】
▲1▼ OS(Operating System)およびファイルマネージメントソフト
▲2▼ フラッシュメモリドライバソフト
▲3▼ ファイル管理テーブル
▲4▼ 通信基本処理プログラム
図5は、CPU104が通信の基本処理に必要なプログラムをダウンロードするときのデータの流れを説明するための図である。CPU104がイニシャル・プログラム用ダウンロードプログラムの実行を開始すると、バス切換回路105および外部バス100〜102を介して制御信号生成回路7にコマンドを発行し、フラッシュメモリ8に格納されたOSおよびファイルマネージメントソフトを主メモリ1aにDMA転送するように指示する。
【0057】
CPU104からコマンドを受けると、制御信号生成回路7は、バス切換回路2に対してバス切換信号A13を出力し、バス切換回路3に対してバス切換信号B12を出力し、DMA制御回路4に対してDMA制御信号14を出力する。
【0058】
DMA制御回路4は、制御信号生成回路7からDMA制御信号14を受けると、フラッシュメモリ8から通信の基本処理に必要なプログラムを主メモリ1aにDMA転送するために、主メモリ1aに対して擬似メモリアドレス信号A21および擬似メモリコントロール信号A22を出力するとともに、セクタ/カラムアドレス発生回路5およびS/Pバス変換回路6に対してDMA転送の先頭アドレス、アドレスカウンタ、転送セクタ数(または、バイト数)などのパラメータ群を出力する。
【0059】
セクタ/カラムアドレス発生回路5は、DMA制御回路4からパラメータ群を受けると、セクタ/カラムアドレスを生成してフラッシュメモリ8へ出力することによって、OSおよびファイルマネージメントソフトを読出す。S/Pバス変換回路6は、フラッシュメモリ8から読出されたシリアルデータをパラレルデータに変換して主メモリ1aへ出力する。
【0060】
CPU104はイニシャル・プログラム用ダウンロードプログラムを実行することによって、入出力I/Oポート9を介してDMA終了信号19を監視するが、DMA転送の終了を検知すると次のフラッシュメモリドライバソフトをダウンロードするために、制御信号生成回路7に対してコマンドを出力する。以下、同様の処理が繰返され、通信の基本処理に必要なプログラムを全て主メモリ1aにダウンロードする。
【0061】
最後の通信基本処理プログラムがダウンロードされたことを確認すると、CPU104は通信基本処理プログラムの実行を開始する(S5)。
【0062】
図6は、通信処理プログラムを実行するときのデータの流れを説明するための図である。CPU104は、通信基本処理プログラムのダウンロードの終了を確認すると、制御信号生成回路7にコマンドを発行し、バスの切換を指示する。
【0063】
CPU104からコマンドを受けると、制御信号生成回路7は、バス切換回路2に対してバス切換信号A13を出力し、バス切換回路3に対してバス切換信号B12を出力する。バス切換回路2は、バス切換信号A13に応じて端子aおよび端子bの両方を端子cに接続する。また、バス切換回路3は、バス切換信号B12に応じて端子cを端子noに接続する。これによって、CPU104は主メモリ1aおよび1bの両方にアクセスすることが可能になる。
【0064】
CPU104は、OSにジャンプすることによって、通信基本処理プログラムの処理が開始される。
【0065】
次に、通信基本処理プログラムの実行中において、アプリケーションプログラムが直近で使用されることが予測される場合(S6,Yes)、CPU104は当該アプリケーションプログラムを予め主メモリ1aまたは1bにダウンロードする(S7)。このアプリケーションプログラムは、ユーザの操作などによって実行が開始される(S8)。
【0066】
CPU104は、入出力I/Oポート9を介してバス切換状態信号23を読出し、バス切換状態を確認する。バスの接続状態が図6に示す状態であり、現在CPU104が主メモリ1aに格納された通信基本処理プログラムを実行中であれば、当該アプリケーションプログラムを主メモリ1bに取込む。すなわち、CPU104は、バス切換回路105および外部バス100〜102を介して制御信号生成回路7にコマンドを発行し、バスの切換を指示する。
【0067】
CPU104からコマンドを受けると、制御信号生成回路7は、バス切換回路2に対してバス切換信号A13を出力し、バス切換回路3に対してバス切換信号B12を出力する。バス切換回路2は、バス切換信号A13に応じて端子bの接続を開放する。また、バス切換回路3は、バス切換信号B12に応じて端子noを開放して端子cを端子aに接続する。
【0068】
そして、CPU104は制御信号生成回路7に対して、フラッシュメモリ8に格納されたアプリケーションプログラムを主メモリ1bにダウンロードするよう指示する。DMA制御回路4は、制御信号生成回路7からDMA制御信号14を受けると、フラッシュメモリ8から主メモリ1bへのアプリケーションプログラムのDMA転送を開始する。
【0069】
CPU104は、アプリケーションプログラムのDMA転送の終了を確認すると、バス切換回路105および外部バス100〜102を介して制御信号生成回路7にコマンドを発行し、バスの切換を指示する。
【0070】
CPU104からコマンドを受けると、制御信号生成回路7は、バス切換回路2に対してバス切換信号A13を出力し、バス切換回路3に対してバス切換信号B12を出力する。バス切換回路2は、バス切換信号A13に応じて端子cを端子aおよび端子bの両方に接続する。また、バス切換回路3は、バス切換信号B12に応じて端子noを端子cに接続する。
【0071】
このようにして、CPU104が主メモリ1aのプログラムを実行中でも、アプリケーションプログラムを予め主メモリ1bに取込んでおくことができる。
【0072】
図7は、フラッシュメモリ8に格納されたファイルデータが、主メモリ1aおよび1bにダウンロードされたところを示す図である。フラッシュメモリ8に格納されたフラッシュメモリドライバソフト、OS、ファイルマネージメントソフト、ファイル管理テーブル、通信基本処理プログラム、アプリケーションプログラム(1)などが主メモリ1aにダウンロードされる。
【0073】
また、フラッシュメモリ8に格納されたイニシャル・プログラム用ダウンロードプログラム、ファイル管理テーブル、アプリケーションプログラム(2)、メモ録やダイヤルメモなどのデータ領域、通信/課金等の記録などが主メモリ1bにダウンロードされる。
【0074】
なお、アプリケーションプログラムの例として、メール関連ソフト、音楽関連ソフト、デジタルカメラ等画像関連ソフトなどを挙げることができる。
【0075】
図8は、DMA制御回路4による双方向のDMA転送を説明するための図である。図5においては、フラッシュメモリ8から主メモリ1aへのファイルデータのDMA転送(ダウンロード)について説明したが、図8に示すように、主メモリ1aからフラッシュメモリ8へのファイルデータのDMA転送(アップロード)も可能である。この場合、CPU104から制御信号生成回路7へ、主メモリ1aからフラッシュメモリ8へのファイルデータのDMA転送を示すコマンドが発行される。
【0076】
なお、本実施の形態においては、主メモリ1aおよび1bとして、SRAM(Static Random Access Memory)、擬似SRAM、DRAMなどを使用しているが、MRAM(Magnetic Random Access Memory)、FeRAM(FerroelectricRandom Access Memory)、OUM(Ovonics Unified Memory)などの高速の不揮発性メモリを使用してもよい。
【0077】
また、外部バス100〜102に接続される主メモリ1a、主メモリ1b、制御回路1および入出力I/Oポート9をCPU104に内蔵し、外部への接続をフラッシュメモリ8のインタフェースバスとしてもよい。
【0078】
また、制御回路1と、主メモリ1aおよび1bと、入出力I/Oポート9とを外部バス100〜102に接続するようにしたが、内部バス103に接続するようにしてもよい。
【0079】
また、本実施の形態においては、携帯電話のメモリシステムについて説明したが、このメモリシステムを画像/動画処理などの大容量のメモリを必要とする電子機器に適用することも可能である。
【0080】
以上説明したように、本発明の第1の実施の形態におけるメモリシステムによれば、主メモリを1aおよび1bの2系統にし、CPU104が現在アクセスしていない方の主メモリにフラッシュメモリ8からのファイルデータをダウンロードするようにしたので、システムの処理速度を低下させずに、低価格のAND型またはNAND型のフラッシュメモリを接続できるようになり、携帯電話のメモリ容量の増大を図ることが可能となった。
【0081】
また、フラッシュメモリ8から必要なファイルデータを逐次主メモリ1aまたは1bにDMA転送するようにしたので、高価な主メモリ1aおよび1bの容量を小さくでき、メモリシステムの低価格化を図ることが可能となった。
【0082】
また、CPU104がアクセスしていない方の主メモリに、フラッシュメモリ8のファイルデータをDMA転送するようにしたので、メモリシステムのオーバヘッドを防止することが可能となった。
【0083】
また、DMA制御回路4は、双方向のDMA転送が可能であるので、携帯電話の操作によって発生した重要なデータ、パラメータ等をフラッシュメモリ8に格納することができる。
【0084】
さらには、OS、通信基本処理プログラム、アプリケーションなどのプログラムを不揮発性のAND型またはNAND型フラッシュメモリ8に格納するようにしたので、携帯電話が故障した場合であっても容易に初期状態に復帰させることが可能になった。
【0085】
(第2の実施の形態)
図9は、本発明の第2の実施の形態におけるメモリシステムの概略構成を示すブロック図である。第2の実施の形態におけるメモリシステムは、図1に示す第1の実施の形態におけるメモリシステムと比較して、バス切換回路2および3と、DMA制御回路4と、セクタ/カラムアドレス発生回路5と、S/Pバス変換回路6と、制御信号生成回路7とがASIC(Application Specific Integrated Circuit)、G/A(Gate Array)などの1チップLSI24によって構成される点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。また、1チップLSI24に主メモリ1aおよび1bを内蔵するようにしてもよい。
【0086】
また、1チップLSI24、主メモリ1aおよび主メモリ1bをCPU104の内部バス103に接続して、CPU104に内蔵するするようにし、外部への接続バスをフラッシュメモリ8のインタフェースバスとしてもよい。
【0087】
本発明の第2の実施の形態におけるメモリシステムは、本発明の第1の実施の形態において説明した効果と同様の効果を得ることができる。
【0088】
(第3の実施の形態)
図10は、本発明の第3の実施の形態におけるメモリシステムの概略構成を示すブロック図である。第3の実施の形態におけるメモリシステムは、図1に示す第1の実施の形態におけるメモリシステムと比較して、主メモリが1a〜1cの3系統となっている点と、バス切換回路の構成が異なる点のみが異なる。したがって、重複する構成及び機能の詳細な説明は繰返さない。
【0089】
制御信号生成回路7は、バス切換信号を制御することによって、図10のバス選択表に示すようにバス切換回路51および52の接続状態を変更する。図10に示すバス選択表において、“接”となっている主メモリが外部バス100〜102に接続される。また、“断”となっている主メモリがS/Pバス変換回路6に接続されて、フラッシュメモリ8からのダウンロードが可能となる。なお、主メモリ1a〜1cの全てを“断”とすることは禁止される。
【0090】
主メモリ1a〜1cの全てが“接”となっていれば、CPU104は主メモリ1a〜1cのいずれに対してもアクセスが可能であり、図10の左のメモリマップに示すように、主メモリ1a〜1cのメモリ容量を加算したものが総メモリ容量となる。
【0091】
以上説明したように、本実施の形態におけるメモリシステムによれは、主メモリが3系統以上となる場合でも、第1の実施の形態において説明した効果と同様の効果を得ることが可能となる。
【0092】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0093】
【発明の効果】
転送制御手段は、バス変換手段によってパラレルデータに変換された不揮発性メモリからのデータを主メモリにダイレクトメモリアクセス転送するので、プロセッサが不揮発性メモリから主メモリにファイルデータをダウンロードする必要がなくなり、システムの処理速度を低下させずに、大容量の不揮発性メモリを接続することが可能となった。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態における携帯電話のメモリシステムの概略構成を示すブロック図である。
【図2】本発明の第1の実施の形態における携帯電話のメモリシステムの処理手順を説明するためのフローチャートである。
【図3】CPU104がIPL25を実行するときのデータの流れを説明するための図である。
【図4】CPU104が主メモリ1bにダウンロードされたイニシャル・プログラム用ダウンロードプログラムを実行するときのデータの流れを説明するための図である。
【図5】CPU104が通信の基本処理に必要なプログラムをダウンロードするときのデータの流れを説明するための図である。
【図6】通信処理プログラムを実行するときのデータの流れを説明するための図である。
【図7】フラッシュメモリ8に格納されたファイルデータが、主メモリ1aおよび1bにダウンロードされたところを示す図である。
【図8】DMA制御回路4による双方向のDMA転送を説明するための図である。
【図9】本発明の第2の実施の形態におけるメモリシステムの概略構成を示すブロック図である。
【図10】本発明の第3の実施の形態におけるメモリシステムの概略構成を示すブロック図である。
【図11】従来の携帯電話のメモリシステムの概略構成の一例を示すブロック図である。
【図12】従来の携帯電話のメモリシステムの概略構成の他の一例を示すブロック図である。
【図13】従来の携帯電話のメモリシステムの概略構成のさらに他の一例を示すブロック図である。
【符号の説明】
1 制御部、1a,1b,1c 主メモリ、2,3,51,53,105 バス切換回路、4 DMA制御回路、5 セクタ/カラムアドレス発生回路、6 S/Pバス変換回路、7 制御信号生成回路、8 フラッシュメモリ、9 入出力I/Oポート、25 IPL、104 CPU、106 クロック発生回路、107 クロック分周回路、108 RAM/ROM。
Claims (8)
- 不揮発性メモリと、
プロセッサが接続される外部バスに接続される主メモリと、
前記不揮発性メモリと主メモリとの間のダイレクトメモリアクセス転送を制御するための転送制御手段と、
前記不揮発性メモリと主メモリとの間におけるパラレルデータとシリアルデータとの変換を行うためのバス変換手段とを含むメモリシステム。 - 前記主メモリは、複数の主メモリを含み、
前記メモリシステムはさらに、第1の主メモリが前記外部バスに接続されているときに、前記第1の主メモリと異なる第2の主メモリが前記バス変換手段を介して前記不揮発性メモリに接続されるようにバスを切換え、
前記第2の主メモリが前記外部バスに接続されているときに、前記第1の主メモリが前記バス変換手段を介して前記不揮発性メモリに接続されるようにバスを切換えるためのバス切換手段を含む、請求項1記載のメモリシステム。 - 前記バス切換手段は、前記第1の主メモリおよび前記第2の主メモリの両方を前記外部バスに接続し、前記第1の主メモリおよび前記第2の主メモリの両方を前記バス変換手段から切断する、請求項2記載のメモリシステム。
- 前記メモリシステムはさらに、前記外部バスに接続され、前記プロセッサから受けたコマンドを解釈して前記転送制御手段および前記バス切換手段を制御するための制御信号生成手段を含む、請求項2または3記載のメモリシステム。
- 前記メモリシステムはさらに、前記バス切換手段によるバス切換状態を示す信号を受け、前記外部バスを介して前記プロセッサへ出力するための出力手段を含む、請求項2〜4のいずれかに記載のメモリシステム。
- 前記出力手段は、前記転送制御手段によるダイレクトメモリアクセス転送が終了したことを示す信号を受け、前記外部バスを介して前記プロセッサへ出力する、請求項5記載のメモリシステム。
- 少なくとも前記転送制御手段、前記バス変換手段、前記バス切換手段および前記制御信号生成手段が1つのチップに構成される、請求項4記載のメモリシステム。
- 少なくとも前記1つのチップおよび前記複数の主メモリが、前記プロセッサに内蔵される、請求項7記載のメモリシステム。
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