JPH11316716A - メモリ制御方法及び装置 - Google Patents
メモリ制御方法及び装置Info
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- JPH11316716A JPH11316716A JP12368998A JP12368998A JPH11316716A JP H11316716 A JPH11316716 A JP H11316716A JP 12368998 A JP12368998 A JP 12368998A JP 12368998 A JP12368998 A JP 12368998A JP H11316716 A JPH11316716 A JP H11316716A
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】フラッシュＲＯＭ等への書き込みに際し、ソフ
トウエアによる処理の負担を軽減し、データ転送に関わ
る処理を高速化し、更に、外部からの停電時にもフラッ
シュＲＯＭ等への書き込みを行うことができるメモリ制
御方法及び装置を提供する。 【解決手段】 フラッシュＲＯＭ２３への書き込みに際
し、バス制御部２１、バッファメモリ２４、ＤＭＡＣ
（Direct Memory Access Controler）２２を備え、メモ
リ転送に関わる処理をハードウエア化し、ソフトウエア
の介在を極力減らすことによって、メモリ転送を高速化
している。又、ファイル盤２００内に二次電池２７を備
え、停電時には、瞬時に電源が二次電池２７に切り替わ
るようにしている。
トウエアによる処理の負担を軽減し、データ転送に関わ
る処理を高速化し、更に、外部からの停電時にもフラッ
シュＲＯＭ等への書き込みを行うことができるメモリ制
御方法及び装置を提供する。 【解決手段】 フラッシュＲＯＭ２３への書き込みに際
し、バス制御部２１、バッファメモリ２４、ＤＭＡＣ
（Direct Memory Access Controler）２２を備え、メモ
リ転送に関わる処理をハードウエア化し、ソフトウエア
の介在を極力減らすことによって、メモリ転送を高速化
している。又、ファイル盤２００内に二次電池２７を備
え、停電時には、瞬時に電源が二次電池２７に切り替わ
るようにしている。
Description
【０００１】
【発明の属する技術分野】本発明は、伝送装置の監視制
御部に関し、特に、フラッシュＲＯＭ、ＥＥＰＲＯＭ、
ＳＲＡＭ等への書き込み・読み出しに用いるメモリ制御
方法及び装置に関する。
御部に関し、特に、フラッシュＲＯＭ、ＥＥＰＲＯＭ、
ＳＲＡＭ等への書き込み・読み出しに用いるメモリ制御
方法及び装置に関する。
【０００２】
【従来の技術】従来、電話回線等のための伝送装置は、
図１０に示すように、制御盤、ファイル盤、被制御盤盤
を含んで構成されている。ここで、制御盤は、ＣＰＵを
搭載し、ソフトウエアによって動作する。又、ファイル
盤は、回線設定情報等を不揮発性メモリに格納し、電源
遮断時にも回線設定情報を復旧するための情報源とされ
る。このように、制御盤とファイル盤とで構成される監
視制御部が監視制御する被制御盤は、伝送に直接関わる
信号を処理するためのものであり、インタフェース盤等
が含まれる。
図１０に示すように、制御盤、ファイル盤、被制御盤盤
を含んで構成されている。ここで、制御盤は、ＣＰＵを
搭載し、ソフトウエアによって動作する。又、ファイル
盤は、回線設定情報等を不揮発性メモリに格納し、電源
遮断時にも回線設定情報を復旧するための情報源とされ
る。このように、制御盤とファイル盤とで構成される監
視制御部が監視制御する被制御盤は、伝送に直接関わる
信号を処理するためのものであり、インタフェース盤等
が含まれる。
【０００３】更に、上述したファイル盤が備える不揮発
性メモリの書き込み制御を行うための従来のメモリ制御
装置を図１１に示す（特開昭６２−１６４２９９号公
報）。図１１を参照して従来のメモリ制御装置を説明す
ると、この装置は、ＣＰＵ１の負担を軽減すべく、ＣＰ
Ｕ１とＥＥＰＲＯＭ２の間にデータラッチ４、アドレス
ラッチ３、書き込み信号ラッチ５等を備えたマイクロコ
ンピュータ装置である。
性メモリの書き込み制御を行うための従来のメモリ制御
装置を図１１に示す（特開昭６２−１６４２９９号公
報）。図１１を参照して従来のメモリ制御装置を説明す
ると、この装置は、ＣＰＵ１の負担を軽減すべく、ＣＰ
Ｕ１とＥＥＰＲＯＭ２の間にデータラッチ４、アドレス
ラッチ３、書き込み信号ラッチ５等を備えたマイクロコ
ンピュータ装置である。
【０００４】
【発明が解決しようとする課題】しかし、近年、伝送装
置あたりの回線容量が増加し、伝送装置内で監視制御す
る対象が増加している。そのために、ファイル盤に格納
する情報量も増加している。
置あたりの回線容量が増加し、伝送装置内で監視制御す
る対象が増加している。そのために、ファイル盤に格納
する情報量も増加している。
【０００５】これに対応するため、バッテリーでバック
アップしたＳＲＡＭを用いる方式は、ソフトウエアの制
御が容易であり、データの更新を高速に行うことができ
るという利点がある。その反面、ＳＲＡＭの実装面積が
大きいため、ファイルの容量を増加させるのが、困難で
あるという欠点がある。
アップしたＳＲＡＭを用いる方式は、ソフトウエアの制
御が容易であり、データの更新を高速に行うことができ
るという利点がある。その反面、ＳＲＡＭの実装面積が
大きいため、ファイルの容量を増加させるのが、困難で
あるという欠点がある。
【０００６】一方、ＳＲＡＭの代替として、フラッシュ
ＲＯＭを用いることもできる。フラッシュＲＯＭは、Ｓ
ＲＡＭに比べて単位面積当たりの記憶容量が大きいた
め、ファイル容量の増加が容易である。しかし、フラッ
シュＲＯＭは、そのデバイスの特性上、任意のバイトの
みを書き換えることができず、特定のサイズ単位で書き
換えなければならないため、一旦、該当するサイズ分だ
け読み出して、変更すべきバイトを書き換えるというソ
フトウエアによる処理が必要であるので、ＣＰＵの負担
が重くなるという欠点がある。
ＲＯＭを用いることもできる。フラッシュＲＯＭは、Ｓ
ＲＡＭに比べて単位面積当たりの記憶容量が大きいた
め、ファイル容量の増加が容易である。しかし、フラッ
シュＲＯＭは、そのデバイスの特性上、任意のバイトの
みを書き換えることができず、特定のサイズ単位で書き
換えなければならないため、一旦、該当するサイズ分だ
け読み出して、変更すべきバイトを書き換えるというソ
フトウエアによる処理が必要であるので、ＣＰＵの負担
が重くなるという欠点がある。
【０００７】そこで、本発明は、フラッシュＲＯＭ等へ
の書き込みに際し、ソフトウエアによる処理の負担を更
に軽減し、データ転送に関わる処理を高速化することを
課題としている。
の書き込みに際し、ソフトウエアによる処理の負担を更
に軽減し、データ転送に関わる処理を高速化することを
課題としている。
【０００８】又、本発明は、停電時にもフラッシュＲＯ
Ｍ等への書き込みを行うことができるメモリ制御方法及
び装置を提供することを課題としている。
Ｍ等への書き込みを行うことができるメモリ制御方法及
び装置を提供することを課題としている。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
め、本発明では、フラッシュＲＯＭへの書き込みに際
し、バス制御部、バッファメモリ，ダイレクト・メモリ
・アクセス・コントローラ（ＤＭＡＣ）を備え、メモリ
転送に関わる処理をハードウエア化し、ソフトウエアの
介在を極力減らすことによって、メモリ転送を高速化し
ている。
め、本発明では、フラッシュＲＯＭへの書き込みに際
し、バス制御部、バッファメモリ，ダイレクト・メモリ
・アクセス・コントローラ（ＤＭＡＣ）を備え、メモリ
転送に関わる処理をハードウエア化し、ソフトウエアの
介在を極力減らすことによって、メモリ転送を高速化し
ている。
【００１０】具体的には、本発明のメモリ制御装置は、
ＤＭＡＣの指示に基づいてバッファメモリに格納された
データを不揮発性半導体メモリに書き込むメモリ制御装
置であって、前記ＤＭＡＣと前記バッファメモリと前記
半導体不揮発メモリはバス制御部に接続されており、前
記ＤＭＡＣと前記バス制御部はＣＰＵで制御され、前記
ＤＭＡＣと前記バッファメモリと前記半導体不揮発メモ
リと前記バス制御部は電源回路又は二次電池で駆動され
る。
ＤＭＡＣの指示に基づいてバッファメモリに格納された
データを不揮発性半導体メモリに書き込むメモリ制御装
置であって、前記ＤＭＡＣと前記バッファメモリと前記
半導体不揮発メモリはバス制御部に接続されており、前
記ＤＭＡＣと前記バス制御部はＣＰＵで制御され、前記
ＤＭＡＣと前記バッファメモリと前記半導体不揮発メモ
リと前記バス制御部は電源回路又は二次電池で駆動され
る。
【００１１】又、本発明のメモリ制御方法は、バッファ
メモリに格納されたデータを不揮発性半導体メモリに書
き込むメモリ制御方法であって、ＣＰＵから直接バッフ
ァメモリにデータを格納し、ＤＭＡＣの制御の下でバッ
ファメモリと不揮発性半導体メモリの間でデータ転送を
行わせるとともに、ＣＰＵには前記データ転送以外の処
理を行わせ、更に、停電時においては、バッファメモリ
と不揮発性半導体メモリの間でＤＭＡ転送が行われてい
る場合、停電の検知に基づいて、電源を二次電池に切り
替え、ＤＭＡ転送を終了させるようにしている。
メモリに格納されたデータを不揮発性半導体メモリに書
き込むメモリ制御方法であって、ＣＰＵから直接バッフ
ァメモリにデータを格納し、ＤＭＡＣの制御の下でバッ
ファメモリと不揮発性半導体メモリの間でデータ転送を
行わせるとともに、ＣＰＵには前記データ転送以外の処
理を行わせ、更に、停電時においては、バッファメモリ
と不揮発性半導体メモリの間でＤＭＡ転送が行われてい
る場合、停電の検知に基づいて、電源を二次電池に切り
替え、ＤＭＡ転送を終了させるようにしている。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。
を参照しつつ説明する。
【００１３】［第１の実施形態］図１は本発明の第１の
実施の形態に係るメモリ制御装置のブロック図である。
本発明の第１の実施形態に係るメモリ制御装置は、制御
盤１００ファイル盤２００とが分割された構成となって
おり、ＣＰＵバス３００で接続されている。
実施の形態に係るメモリ制御装置のブロック図である。
本発明の第１の実施形態に係るメモリ制御装置は、制御
盤１００ファイル盤２００とが分割された構成となって
おり、ＣＰＵバス３００で接続されている。
【００１４】制御盤１００は、プログラムドＩＯ（Prog
rammed Input/Output：ＰＩＯ）１０、ＣＰＵ１１、メ
モリ１２、その他のデバイス１３、電源回路１４を備え
ている。ここに、制御盤１００では、外部から電源を供
給し、電源回路１４によって、制御盤１００内部で必要
な電圧に変換し安定化してＰＩＯ１０、ＣＰＵ１１、メ
モリ１２、その他のデバイス１３に供給している。
rammed Input/Output：ＰＩＯ）１０、ＣＰＵ１１、メ
モリ１２、その他のデバイス１３、電源回路１４を備え
ている。ここに、制御盤１００では、外部から電源を供
給し、電源回路１４によって、制御盤１００内部で必要
な電圧に変換し安定化してＰＩＯ１０、ＣＰＵ１１、メ
モリ１２、その他のデバイス１３に供給している。
【００１５】又、ファイル盤２００は、バス制御部２
１，ＤＭＡＣ２２，フラッシュＲＯＭ２３，バッファメ
モリ２４、電源回路２５、充電回路２６、二次電池２７
を備えている。ここに、ファイル盤２００では、外部か
ら電源を供給し、電源回路２５によって、ファイル盤２
００内部で必要な電圧に変換し安定化して、バス制御部
２１，ＤＭＡＣ２２，フラッシュＲＯＭ２３，バッファ
メモリ２４、充電回路２６に供給している。
１，ＤＭＡＣ２２，フラッシュＲＯＭ２３，バッファメ
モリ２４、電源回路２５、充電回路２６、二次電池２７
を備えている。ここに、ファイル盤２００では、外部か
ら電源を供給し、電源回路２５によって、ファイル盤２
００内部で必要な電圧に変換し安定化して、バス制御部
２１，ＤＭＡＣ２２，フラッシュＲＯＭ２３，バッファ
メモリ２４、充電回路２６に供給している。
【００１６】そこで、以下、本発明の第１の実施形態に
係るメモリ制御装置が備える各構成要素について説明す
る。
係るメモリ制御装置が備える各構成要素について説明す
る。
【００１７】まず、ＰＩＯ１０は、入出力をプログラム
で変更することができるインタフェースである。
で変更することができるインタフェースである。
【００１８】ＣＰＵ１１は、中央演算装置であり、ＯＳ
やアプリケーションプログラム等のソフトウエアを実行
する。
やアプリケーションプログラム等のソフトウエアを実行
する。
【００１９】メモリ１２は、プログラム、データ等を格
納しておく記憶装置であり、必要に応じてＣＰＵ１１か
らのアクセスを受ける。
納しておく記憶装置であり、必要に応じてＣＰＵ１１か
らのアクセスを受ける。
【００２０】その他のデバイス１３は、制御盤１００の
監視制御動作に必要なデバイスであり、各種レジスタ
群、デコーダ、プログラムカウンタ、スタックポインタ
等がある。
監視制御動作に必要なデバイスであり、各種レジスタ
群、デコーダ、プログラムカウンタ、スタックポインタ
等がある。
【００２１】電源回路１４は、外部から供給された電圧
を５Ｖ程度乃至３０Ｖ程度の各種電圧に変換・安定化し
て、メモリ制御装置が備える制御盤１００に供給する。
を５Ｖ程度乃至３０Ｖ程度の各種電圧に変換・安定化し
て、メモリ制御装置が備える制御盤１００に供給する。
【００２２】バス制御部２１は、ＤＭＡＣ２２の指示に
より、ＣＰＵ、バッファメモリ、フラッシュＲＯＭの三
者間の接続を制御する。
より、ＣＰＵ、バッファメモリ、フラッシュＲＯＭの三
者間の接続を制御する。
【００２３】ＤＭＡＣ２２は、ＣＰＵ１１からの指示に
より、フラッシュＲＯＭ２３からバッファメモリ２４
へ、又、バッファメモリ２４からフラッシュＲＯＭ２３
へデータを転送するためのアドレスや制御信号を生成す
る。又、ＤＭＡ（Direct Memory Access）転送の際のデ
ータの大きさや書き込みの手順等に関しては、使用する
フラッシュＲＯＭに合わせてインタフェースをとる。
より、フラッシュＲＯＭ２３からバッファメモリ２４
へ、又、バッファメモリ２４からフラッシュＲＯＭ２３
へデータを転送するためのアドレスや制御信号を生成す
る。又、ＤＭＡ（Direct Memory Access）転送の際のデ
ータの大きさや書き込みの手順等に関しては、使用する
フラッシュＲＯＭに合わせてインタフェースをとる。
【００２４】フラッシュＲＯＭ２３は、特定のサイズ単
位で、データを電気的に一括消去することができる半導
体不揮発メモリである。
位で、データを電気的に一括消去することができる半導
体不揮発メモリである。
【００２５】バッファメモリ２４は、ＲＡＭで構成さ
れ、フラッシュＲＯＭからの転送データを一時格納す
る。又、このバッファメモリ２４は、ＣＰＵからの読み
書きも可能であり、データを編集後にフラッシュＲＯＭ
２３にＤＭＡ転送するのに用いる。なお、バッファメモ
リ２４とフラッシュＲＯＭ２３はアドレスの異なる領域
に配置される。
れ、フラッシュＲＯＭからの転送データを一時格納す
る。又、このバッファメモリ２４は、ＣＰＵからの読み
書きも可能であり、データを編集後にフラッシュＲＯＭ
２３にＤＭＡ転送するのに用いる。なお、バッファメモ
リ２４とフラッシュＲＯＭ２３はアドレスの異なる領域
に配置される。
【００２６】電源回路１４は、外部から供給された電圧
を５Ｖ程度乃至３０Ｖ程度の各種電圧に変換・安定化し
て、メモリ制御装置が備えるファイル盤２００に供給す
る。
を５Ｖ程度乃至３０Ｖ程度の各種電圧に変換・安定化し
て、メモリ制御装置が備えるファイル盤２００に供給す
る。
【００２７】電源回路２５は、電源１４と同様である。
【００２８】充電回路２６は、外部電源供給中に、二次
電池２７に充電する回路である。
電池２７に充電する回路である。
【００２９】二次電池２７は、外部電源の供給が停止し
ても、ファイル盤２００を一定時間動作させるのに十分
な電圧と静電容量を備えている。なお、上記の一定時間
とは、電源停止後に、バッファメモリ２４内における全
データをフラッシュＲＯＭ２３にＤＭＡ転送するのに十
分な時間をいう。
ても、ファイル盤２００を一定時間動作させるのに十分
な電圧と静電容量を備えている。なお、上記の一定時間
とは、電源停止後に、バッファメモリ２４内における全
データをフラッシュＲＯＭ２３にＤＭＡ転送するのに十
分な時間をいう。
【００３０】以上、図１を参照して、本発明の第１の実
施の形態に係るメモリ制御装置の構成について説明し
た。
施の形態に係るメモリ制御装置の構成について説明し
た。
【００３１】次に、図２乃至６を参照して、この装置に
より、データの読み出しと書き込みを行う方法につい
て、説明する。
より、データの読み出しと書き込みを行う方法につい
て、説明する。
【００３２】まず、ＣＰＵ１１からファイル盤のフラッ
シュＲＯＭ２３に格納されたデータを読み出すには、図
２に示すように、単に、フラッシュＲＯＭ２３に割り当
てたアドレスを指定して、ランダムアクセスすればよ
い。従って、読み出しには特別な手順はない。
シュＲＯＭ２３に格納されたデータを読み出すには、図
２に示すように、単に、フラッシュＲＯＭ２３に割り当
てたアドレスを指定して、ランダムアクセスすればよ
い。従って、読み出しには特別な手順はない。
【００３３】しかし、フラッシュＲＯＭ２３にデータを
書き込むためには所定の時間が必要であり、この所定の
時間の終了を待たずに、フラッシュＲＯＭ２３にアクセ
スすると、データを正確に書き込むことができない。そ
こで、本発明では、転送にかかる処理をハードウエア化
しソフトウエアの負担を軽減して、高速に書き込むこと
ができる手順を用いている。以下、図６を参照して、デ
ータの書き込みについて説明する。図６は、ＣＰＵ１１
からファイル盤２００にデータを書き込む手順を示すフ
ローチャートである。
書き込むためには所定の時間が必要であり、この所定の
時間の終了を待たずに、フラッシュＲＯＭ２３にアクセ
スすると、データを正確に書き込むことができない。そ
こで、本発明では、転送にかかる処理をハードウエア化
しソフトウエアの負担を軽減して、高速に書き込むこと
ができる手順を用いている。以下、図６を参照して、デ
ータの書き込みについて説明する。図６は、ＣＰＵ１１
からファイル盤２００にデータを書き込む手順を示すフ
ローチャートである。
【００３４】図６に示すように、ソフトウエアの処理と
して、まず、Ｓ６０１で、ＤＭＡ転送中か否かを判断す
る。このとき、ＤＭＡ転送中であれば、ＤＭＡ転送が終
了するまで、ＤＭＡ転送中か否かを判断する。一方、Ｄ
ＭＡ転送中でなければ、Ｓ６０２で、ＤＭＡＣ２２に対
して、転送アドレスを指定する。
して、まず、Ｓ６０１で、ＤＭＡ転送中か否かを判断す
る。このとき、ＤＭＡ転送中であれば、ＤＭＡ転送が終
了するまで、ＤＭＡ転送中か否かを判断する。一方、Ｄ
ＭＡ転送中でなければ、Ｓ６０２で、ＤＭＡＣ２２に対
して、転送アドレスを指定する。
【００３５】次に、Ｓ６０２で、ＤＭＡＣ２２に対して
転送アドレスを指定した後、Ｓ６０３で、ＤＭＡＣ２２
に対して、フラッシュＲＯＭ２３からバッファメモリ２
４にＤＭＡ転送をするよう指示する。すると、図３にお
いて太線で示すように、バス制御部２１により、フラッ
シュＲＯＭ２３とバッファメモリ２４との間のバスのみ
が接続され、ＣＰＵバス３００から独立してＤＭＡ転送
が行われる。
転送アドレスを指定した後、Ｓ６０３で、ＤＭＡＣ２２
に対して、フラッシュＲＯＭ２３からバッファメモリ２
４にＤＭＡ転送をするよう指示する。すると、図３にお
いて太線で示すように、バス制御部２１により、フラッ
シュＲＯＭ２３とバッファメモリ２４との間のバスのみ
が接続され、ＣＰＵバス３００から独立してＤＭＡ転送
が行われる。
【００３６】すなわち、ＤＭＡ転送中は、割り込みがあ
るまで、ＣＰＵ１１は通常の処理を実行することができ
る。この通常の処理を実行するため、ＣＰＵ１１はＳ６
０４で割り込みがあるかどうかを判断し、割り込みがな
いときは、Ｓ６０５で通常処理を実行し、通常処理の実
行後に再びＳ６０４に戻ることによって通常処理を継続
する。
るまで、ＣＰＵ１１は通常の処理を実行することができ
る。この通常の処理を実行するため、ＣＰＵ１１はＳ６
０４で割り込みがあるかどうかを判断し、割り込みがな
いときは、Ｓ６０５で通常処理を実行し、通常処理の実
行後に再びＳ６０４に戻ることによって通常処理を継続
する。
【００３７】一方、割り込みがあった時は、Ｓ６０４か
らＳ６０６に進み、Ｓ６０６で、ＣＰＵは、バッファメ
モリ２４内のデータを編集する。バッファメモリ２４は
ＲＡＭで構成されているので、ＣＰＵ１１から通常のメ
モリとしてアクセスされている。なお、このとき、図４
において太線で示すように、バス制御部２１によって、
ＣＰＵ１１及びバッファメモリ２４が接続されている。
らＳ６０６に進み、Ｓ６０６で、ＣＰＵは、バッファメ
モリ２４内のデータを編集する。バッファメモリ２４は
ＲＡＭで構成されているので、ＣＰＵ１１から通常のメ
モリとしてアクセスされている。なお、このとき、図４
において太線で示すように、バス制御部２１によって、
ＣＰＵ１１及びバッファメモリ２４が接続されている。
【００３８】Ｓ６０６でのデータ編集後、Ｓ６０７で、
ＣＰＵは、ＤＭＡＣ２２に対してバッファメモリ２４か
らフラッシュＲＯＭにＤＭＡ転送するよう指示する。そ
うすると、図５に示すように、バス制御部２１により、
フラッシュＲＯＭ２３とバッファメモリ２４との間のバ
スのみが接続され、ＣＰＵバス３００から独立してＤＭ
Ａ転送が行われる。
ＣＰＵは、ＤＭＡＣ２２に対してバッファメモリ２４か
らフラッシュＲＯＭにＤＭＡ転送するよう指示する。そ
うすると、図５に示すように、バス制御部２１により、
フラッシュＲＯＭ２３とバッファメモリ２４との間のバ
スのみが接続され、ＣＰＵバス３００から独立してＤＭ
Ａ転送が行われる。
【００３９】すなわち、ＤＭＡ転送中は、割り込みがあ
るまで、ＣＰＵ１１は通常の処理を実行することができ
る。この通常の処理を実行するため、ＣＰＵ１１はＳ６
０８で割り込みがあるかどうかを判断し、割り込みがな
いときは、Ｓ６０９で通常処理を実行し、通常処理の実
行後に再びＳ６０８に戻ることによって通常処理を継続
する。ただし、Ｓ６０８で割り込みがあったときは、処
理を終了する。
るまで、ＣＰＵ１１は通常の処理を実行することができ
る。この通常の処理を実行するため、ＣＰＵ１１はＳ６
０８で割り込みがあるかどうかを判断し、割り込みがな
いときは、Ｓ６０９で通常処理を実行し、通常処理の実
行後に再びＳ６０８に戻ることによって通常処理を継続
する。ただし、Ｓ６０８で割り込みがあったときは、処
理を終了する。
【００４０】以上、電源供給時のファイル盤へのデータ
の書き込みについて説明した。次に、電源供給が停止し
たときのファイル盤へのデータの書き込みについて、図
６を参照して、説明する。
の書き込みについて説明した。次に、電源供給が停止し
たときのファイル盤へのデータの書き込みについて、図
６を参照して、説明する。
【００４１】電源供給が停止すると、その停電の検知に
基づいて、瞬時に電源が二次電池２７に切り替わる。そ
して、以下のように処理される。
基づいて、瞬時に電源が二次電池２７に切り替わる。そ
して、以下のように処理される。
【００４２】まず、フラッシュＲＯＭ２３からバッファ
メモリ２４へのＤＭＡ転送に関する処理について説明す
る。停電が、Ｓ６０３でＤＭＡＣ２２にフラッシュＲＯ
Ｍ２３からバッファメモリ２４への転送を指示する以前
に生じた場合は、ハードウエアはなにも行わない。一
方、停電が、Ｓ６０３でＤＭＡＣ２２にフラッシュＲＯ
Ｍ２３からバッファメモリ２４への転送を指示した直後
である場合は、転送（ＤＭＡ転送）を完了させ、Ｓ６０
３を終了させる。
メモリ２４へのＤＭＡ転送に関する処理について説明す
る。停電が、Ｓ６０３でＤＭＡＣ２２にフラッシュＲＯ
Ｍ２３からバッファメモリ２４への転送を指示する以前
に生じた場合は、ハードウエアはなにも行わない。一
方、停電が、Ｓ６０３でＤＭＡＣ２２にフラッシュＲＯ
Ｍ２３からバッファメモリ２４への転送を指示した直後
である場合は、転送（ＤＭＡ転送）を完了させ、Ｓ６０
３を終了させる。
【００４３】次に、バッファメモリへの編集に関する処
理について説明する。停電が、Ｓ６０６でバッファメモ
リ２４を編集中である場合は、ハードウエアとしては何
もしない。
理について説明する。停電が、Ｓ６０６でバッファメモ
リ２４を編集中である場合は、ハードウエアとしては何
もしない。
【００４４】更に、バッファメモリ２４からフラッシュ
ＲＯＭ２３へのＤＭＡ転送に関する処理について説明す
る。停電が、Ｓ６０７でＤＭＡＣ２２にバッファメモリ
２４からフラッシュＲＯＭ２３への転送を指示した直後
である場合は、転送（ＤＭＡ転送）を完了させる。
ＲＯＭ２３へのＤＭＡ転送に関する処理について説明す
る。停電が、Ｓ６０７でＤＭＡＣ２２にバッファメモリ
２４からフラッシュＲＯＭ２３への転送を指示した直後
である場合は、転送（ＤＭＡ転送）を完了させる。
【００４５】以上、本発明の第１の実施の形態について
説明した。本発明の実施形態はこれ以外にもいくつか考
えられる。
説明した。本発明の実施形態はこれ以外にもいくつか考
えられる。
【００４６】［第２の実施形態］第２の実施形態を図７
に示す。この場合は、フラッシュＲＯＭ２３の代わりに
電気的消去可能なＰＲＯＭ（ＥＥＰＲＯＭ（Electrical
ly Erasable and Programmable ＲＯＭ））７０を用い
ている。この第２の実施形態の構成と動作は、フラッシ
ュＲＯＭ２３がＥＥＰＲＯＭ７０に置き換えられる点を
除いて、第１の実施形態と同じである。
に示す。この場合は、フラッシュＲＯＭ２３の代わりに
電気的消去可能なＰＲＯＭ（ＥＥＰＲＯＭ（Electrical
ly Erasable and Programmable ＲＯＭ））７０を用い
ている。この第２の実施形態の構成と動作は、フラッシ
ュＲＯＭ２３がＥＥＰＲＯＭ７０に置き換えられる点を
除いて、第１の実施形態と同じである。
【００４７】この第２の実施形態においては、ＥＥＰＲ
ＯＭ７０を用いているので、特定のブロックごとにデー
タを書き込み消去できるという利点がある。
ＯＭ７０を用いているので、特定のブロックごとにデー
タを書き込み消去できるという利点がある。
【００４８】［第３の実施形態］又、第３の実施の形態
を図８に示す。この場合は、二次電池８１でバックアッ
プされたＳＲＡＭ８０を用いている。なお、二次電池８
２はファイル盤２００を動作させるためのものである。
この第３の実施形態の構成と動作は、フラッシュＲＯＭ
２３がＳＲＡＭ８０に置き換えられる点及び二次電池を
２個備えた点を除いて、第１の実施形態と同じである。
を図８に示す。この場合は、二次電池８１でバックアッ
プされたＳＲＡＭ８０を用いている。なお、二次電池８
２はファイル盤２００を動作させるためのものである。
この第３の実施形態の構成と動作は、フラッシュＲＯＭ
２３がＳＲＡＭ８０に置き換えられる点及び二次電池を
２個備えた点を除いて、第１の実施形態と同じである。
【００４９】この第３の実施形態においては、ＳＲＡＭ
８０を用いているので、高速にデータを書き込み消去で
きるという利点がある。
８０を用いているので、高速にデータを書き込み消去で
きるという利点がある。
【００５０】［第４の実施形態］又、第４の実施形態を
図９に示す。この場合は、データチェック部９０を設け
て、ＣＲＣチェックやＳＵＭチェックをデータ転送の途
中に行うことで、データを更に高い精度で保証すること
ができる。この第４の実施形態の構成と動作は、データ
チェック部９０を備えた点を除いて、第１の実施形態と
同じである。
図９に示す。この場合は、データチェック部９０を設け
て、ＣＲＣチェックやＳＵＭチェックをデータ転送の途
中に行うことで、データを更に高い精度で保証すること
ができる。この第４の実施形態の構成と動作は、データ
チェック部９０を備えた点を除いて、第１の実施形態と
同じである。
【００５１】この第４の実施形態においては、二次電池
２７の充電が十分でなかったり、何らかの故障でＤＭＡ
転送が完全に終了しなかったとしても、あとでエラー検
出あるいはエラー訂正をすることができるという利点が
ある。
２７の充電が十分でなかったり、何らかの故障でＤＭＡ
転送が完全に終了しなかったとしても、あとでエラー検
出あるいはエラー訂正をすることができるという利点が
ある。
【００５２】
【発明の効果】以上説明したように本発明によれば、フ
ラッシュＲＯＭ等への書き込みに際し、ソフトウエアに
よる処理の負担を軽減し、データ転送に関わる処理を高
速化することができる。又、本発明によれば、外部から
の停電時にもフラッシュＲＯＭ等への書き込みをおこな
うことができるメモリ制御方法及び装置を提供すること
ができる。
ラッシュＲＯＭ等への書き込みに際し、ソフトウエアに
よる処理の負担を軽減し、データ転送に関わる処理を高
速化することができる。又、本発明によれば、外部から
の停電時にもフラッシュＲＯＭ等への書き込みをおこな
うことができるメモリ制御方法及び装置を提供すること
ができる。
【００５３】具体的には、本発明の効果は、第１に、Ｃ
ＰＵの負担が軽減されるところにある。すなわち、バス
制御部を持ち、制御盤のＣＰＵバスから分離した形でＤ
ＭＡ転送ができ、又、ファイル盤内部のメモリ間の転送
のため、遅延が少なくなるので、たとえば、ｎワードの
転送を行う場合、通常のＣＰＵであれば、２ｎステップ
分以上の処理をＣＰＵができることになる。
ＰＵの負担が軽減されるところにある。すなわち、バス
制御部を持ち、制御盤のＣＰＵバスから分離した形でＤ
ＭＡ転送ができ、又、ファイル盤内部のメモリ間の転送
のため、遅延が少なくなるので、たとえば、ｎワードの
転送を行う場合、通常のＣＰＵであれば、２ｎステップ
分以上の処理をＣＰＵができることになる。
【００５４】又、本発明の効果は、第２には、停電時に
もデータを保証することができるところにある。すなわ
ち、二次電池を持ち、停電時にもバッファメモリからフ
ラッシュＲＯＭへのＤＭＡ転送が継続できるので、書き
込み単位でのデータは、保証できる。
もデータを保証することができるところにある。すなわ
ち、二次電池を持ち、停電時にもバッファメモリからフ
ラッシュＲＯＭへのＤＭＡ転送が継続できるので、書き
込み単位でのデータは、保証できる。
【００５５】又、本発明の効果は、第３には、制御盤抜
去時にもデータを保証することができるところにある。
すなわち、バッファメモリにデータを確保してから、Ｄ
ＭＡ転送を始めるので、制御盤抜去時にもバッファメモ
リからフラッシュＲＯＭへのＤＭＡ転送が継続でき、書
き込み単位でのデータは、保証できる。
去時にもデータを保証することができるところにある。
すなわち、バッファメモリにデータを確保してから、Ｄ
ＭＡ転送を始めるので、制御盤抜去時にもバッファメモ
リからフラッシュＲＯＭへのＤＭＡ転送が継続でき、書
き込み単位でのデータは、保証できる。
【００５６】又、本発明の効果は、第４には、ファイル
盤抜去時にもデータを保証することができるところにあ
る。すなわち、ファイル盤を抜去して、電源の供給が絶
たれても、バッファメモリからフラッシュＲＯＭへのＤ
ＭＡ転送が継続できるので、書き込み単位でのデータ
は、保証できる。
盤抜去時にもデータを保証することができるところにあ
る。すなわち、ファイル盤を抜去して、電源の供給が絶
たれても、バッファメモリからフラッシュＲＯＭへのＤ
ＭＡ転送が継続できるので、書き込み単位でのデータ
は、保証できる。
【図１】本発明の第１の実施形態のブロック図である。
【図２】フラッシュＲＯＭからデータを読み出す際の接
続を説明するブロック図である。
続を説明するブロック図である。
【図３】フラッシュＲＯＭフラッシュＲＯＭからバッフ
ァメモリへＤＭＡ転送を行う際の接続を説明するブロッ
ク図である。
ァメモリへＤＭＡ転送を行う際の接続を説明するブロッ
ク図である。
【図４】ＣＰＵがバッファメモリをアクセスする際の接
続を説明するブロック図である。
続を説明するブロック図である。
【図５】バッファメモリからフラッシュＲＯＭへＤＭＡ
転送を行う際の接続を説明するブロック図である。
転送を行う際の接続を説明するブロック図である。
【図６】本発明の第１の実施形態のフローチャートであ
る。
る。
【図７】本発明の第２の実施形態のブロック図である。
【図８】本発明の第３の実施形態のブロック図である。
【図９】本発明の第１の実施形態のブロック図である。
【図１０】従来の一般的な伝送装置の構成を示す図であ
る。
る。
【図１１】従来のＥＥＰＲＯＭ制御装置である。
１０ プログラムドＩＯ（ＰＩＯ） １１ ＣＰＵ １２ メモリ １３ その他のデバイス １４ 電源回路 ２１ バス制御部 ２２ ダイレクト・メモリ・アクセス・コントローラ
（ＤＭＡＣ） ２３ フラッシュＲＯＭ ２４ バッファメモリ ２５ 電源回路 ２６ 充電回路 ２７ 二次電池 １００ 制御盤 ２００ ファイル盤
（ＤＭＡＣ） ２３ フラッシュＲＯＭ ２４ バッファメモリ ２５ 電源回路 ２６ 充電回路 ２７ 二次電池 １００ 制御盤 ２００ ファイル盤
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 16/02 Ｇ１１Ｃ 11/34 Ｚ 16/06 17/00 ６０１Ｑ ６３１
Claims (7)
- 【請求項１】 ダイレクト・メモリ・アクセス・コント
ローラ（ＤＭＡＣ）の指示に基づいてバッファメモリに
格納されたデータを不揮発性半導体メモリに書き込むメ
モリ制御装置であって、 前記ＤＭＡＣと前記バッファメモリと前記半導体不揮発
メモリはバス制御部に接続されており、 前記ＤＭＡＣと前記バス制御部はＣＰＵで制御され、 前記ＤＭＡＣと前記バッファメモリと前記半導体不揮発
メモリと前記バス制御部とは電源回路又は二次電池で駆
動されることを特徴とするメモリ制御装置。 - 【請求項２】 前記不揮発性半導体メモリは、フラッシ
ュＲＯＭであることを特徴とする請求項１記載のメモリ
制御装置。 - 【請求項３】 前記不揮発性半導体メモリは、電気的消
去可能なＰＲＯＭ（ＥＥＰＲＯＭ）であることを特徴と
する請求項１記載のメモリ制御装置。 - 【請求項４】 前記不揮発性半導体メモリは、スタティ
ックＲＡＭ（ＳＲＡＭ）であることを特徴とする請求項
１記載のメモリ制御装置。 - 【請求項５】 前記不揮発性半導体メモリは、スタティ
ックＲＡＭ（ＳＲＡＭ）であり、前記ＳＲＡＭは前記電
源回路又は第１の二次電池で駆動され、 前記ＤＭＡＣと前記バッファメモリと前記半導体不揮発
メモリと前記バス制御部とは前記電源回路又は第２の二
次電池で駆動されることを特徴とする請求項１記載のメ
モリ制御装置。 - 【請求項６】 バッファメモリに格納されたデータを不
揮発性半導体メモリに書き込むメモリ制御方法であっ
て、 ＣＰＵから直接バッファメモリにデータを格納し、 ダイレクト・メモリ・アクセス・コントローラ（ＤＭＡ
Ｃ）の制御の下でバッファメモリと不揮発性半導体メモ
リの間でデータ転送を行わせるとともに、前記ＣＰＵに
は前記データ転送以外の処理を行わせることを特徴とす
るメモリ制御方法。 - 【請求項７】 停電時において前記バッファメモリと前
記不揮発性半導体メモリの間で前記転送が行われている
場合には、 停電の検知に基づいて、電源を二次電池に切り替え、前
記データ転送を終了させることを特徴とする請求項６記
載のメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12368998A JPH11316716A (ja) | 1998-05-06 | 1998-05-06 | メモリ制御方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12368998A JPH11316716A (ja) | 1998-05-06 | 1998-05-06 | メモリ制御方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11316716A true JPH11316716A (ja) | 1999-11-16 |
Family
ID=14866898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12368998A Pending JPH11316716A (ja) | 1998-05-06 | 1998-05-06 | メモリ制御方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11316716A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6810444B2 (en) | 2002-09-26 | 2004-10-26 | Renesas Technology Corp. | Memory system allowing fast operation of processor while using flash memory incapable of random access |
| JP2008152601A (ja) * | 2006-12-19 | 2008-07-03 | Konica Minolta Business Technologies Inc | メモリ装置 |
| JP2011175379A (ja) * | 2010-02-23 | 2011-09-08 | Toshiba Corp | マイクロコンピュータ及び車両 |
-
1998
- 1998-05-06 JP JP12368998A patent/JPH11316716A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6810444B2 (en) | 2002-09-26 | 2004-10-26 | Renesas Technology Corp. | Memory system allowing fast operation of processor while using flash memory incapable of random access |
| JP2008152601A (ja) * | 2006-12-19 | 2008-07-03 | Konica Minolta Business Technologies Inc | メモリ装置 |
| JP2011175379A (ja) * | 2010-02-23 | 2011-09-08 | Toshiba Corp | マイクロコンピュータ及び車両 |
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