JP4282410B2 - フラッシュメモリの制御回路、並びに、この制御回路を備えるメモリコントローラ及びフラッシュメモリシステム - Google Patents
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前記データ保持機能に保持されているデータの複製データを保持する複製データ保持機能と、
前記フラッシュメモリに対する書込み処理を制御する書込み制御機能とを備え、
前記フラッシュメモリに対する書込み処理の実行時に、前記データ保持機能から前記フラッシュメモリに供給されるデータが、前記複製データ保持機能に取込まれるように構成されていることを特徴とするフラッシュメモリの制御回路によって達成される。更に、このフラッシュメモリの制御回路を備えたメモリコントローラ、又は、このフラッシュメモリの制御回路とフラッシュメモリを備えたフラッシュメモリシステムによっても達成される。
[フラッシュメモリシステム1の説明]
図1は、本発明に係るフラッシュメモリシステム1を概略的に示すブロック図である。図1に示したようにフラッシュメモリシステム1は、フラッシュメモリ2と、それを制御するコントローラ3で構成されている。又、フラッシュメモリシステム1は、通常ホストシステム4に着脱可能に装着されて使用され、ホストコンシステム4に対して一種の外部記憶装置として用いられる。
[メモリセルの説明]
次に、図2及び3参照して図1に示したフラッシュメモリ2を構成するメモリセル16の具体的な構造について説明する。
[フラッシュメモリのメモリ構造の説明]
次に、フラッシュメモリ2のメモリ構造を説明する。図4は、フラッシュメモリ2のメモリ構造を概略的に示す図である。図4に示したように、フラッシュメモリ2はデータの読出し及び書込みにおける処理単位であるページと、データの消去単位であるブロックで構成されている。
[本発明に係る書込み処理の説明]
次に、図面を参照して本発明に係る書込み処理について説明する。図5から図7には、フラッシュメモリに書込むデータを一時的に保持するバッファ(第1バッファ9a、第2バッファ9b、コピーバッファ9c)と、データの書込み先であるフラッシュメモリ2が示されている。
1)内部コマンドとして内部書込みコマンドが、フラッシュメモリシーケンサブロック12内の所定のレジスタに設定される。
2)データの書込み先となるページ0のアドレスが、フラッシュメモリシ―ケンサブロック12内の所定のレジスタに設定される。
1)内部コマンドとして内部書込みコマンドが、フラッシュメモリシーケンサブロック12内の所定のレジスタに設定される。
2)データの書込み先となるページ1のアドレスが、フラッシュメモリシ―ケンサブロック12内の所定のレジスタに設定される。
1)内部コマンドとして内部書込みコマンドが、フラッシュメモリシーケンサブロック12内の所定のレジスタに設定される。
2)データの書込み先となるページ1のアドレスが、フラッシュメモリシ―ケンサブロック12内の所定のレジスタに設定される。
2 フラッシュメモリ
3 コントローラ
4 ホストコンピュータ
5 ホストインターフェース制御ブロック
6 マイクロプロセッサ
7 ホストインターフェースブロック
8 ワークエリア
9 バッファ
9a 第1バッファ
9b 第2バッファ
9c コピーバッファ
10 フラッシュメモリインターフェースブロック
11 ECCブロック
12 フラッシュメモリシーケンサブロック
13 外部バス
14 内部バス
16 メモリセル
17 P型半導体基板
18 ソース拡散領域
19 ドレイン拡散領域
20 トンネル酸化膜
21 フローティングゲート電極
22 絶縁膜
23 コントロールゲート電極
24 チャネル
25 ユーザ領域
26 冗長領域
Claims (4)
- フラッシュメモリに書込むデータを一時的に保持するデータ保持機能と、
前記データ保持機能に保持されているデータの複製データを保持する複製データ保持機能と、
前記フラッシュメモリに対する書込み処理を制御する書込み制御機能とを備え、
前記書込み制御機能は、前記フラッシュメモリに対する書込み処理の実行時に、前記データ保持機能から前記フラッシュメモリに供給されるデータを、前記複製データ保持機能に取込み、前記フラッシュメモリに対する書込み処理が正常に終了しなかった場合に、前記複製データ保持機能に保持されているデータを、前記フラッシュメモリに書込む処理を実行するように構成されていることを特徴とするフラッシュメモリの制御回路。 - 前記複製データ保持機能が保持するデータのデータ容量が、フラッシュメモリの書込み処理単位分のデータ容量と等しいことを特徴とする請求項1記載のフラッシュメモリの制御回路。
- 請求項1又は2記載のフラッシュメモリの制御回路を備えたメモリコントローラ。
- 請求項1又は2記載のフラッシュメモリの制御回路とフラッシュメモリを備えたフラッシュメモリシステム。
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