JP4304167B2 - メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 - Google Patents
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ホストシステムから与えられるアクセス指示に基づいて、複数ページからなる物理ブロックを記憶領域に複数持つフラッシュメモリに対するアクセスを制御するメモリコントローラであって、
前記アクセス指示により指示されるアクセス先の論理アドレスに基づいてアクセス対象の物理ブロック及び当該物理ブロック内のアクセス対象のページを特定するためのアドレス情報を生成するアドレス情報生成手段と、
前記アドレス情報を保持する第1のアドレスレジスタ及び第2のアドレスレジスタと、
前記第2のアドレスレジスタに有効な前記アドレス情報が保持されているか否かを示すフラグ情報を保持する情報保持手段と、
前記アドレス情報生成手段により生成された前記アドレス情報を前記第1のアドレスレジスタ又は前記第2のアドレスレジスタに格納するアドレス設定手段と、
前記第1のアドレスレジスタに保持されている前記アドレス情報に基づいてフラッシュメモリ内のアクセス対象のページを指示する物理アドレスを生成し、生成した前記物理アドレスをフラッシュメモリに供給するアドレス供給手段と、
前記アドレス供給手段によりフラッシュメモリに供給される前記物理アドレスに基づいて前記第1のアドレスレジスタに保持されている前記アドレス情報に対応するアクセス対象のページに対するアクセスが終了したときに、前記第2のアドレスレジスタに保持されている前記アドレス情報を前記第1のアドレスレジスタに転送するアドレス情報転送手段とを備え、
前記アドレス情報転送手段は、前記フラグ情報が前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていることを示す情報であるときに、前記第2のアドレスレジスタに保持されている前記アドレス情報を前記第1のアドレスレジスタに転送すると共に、前記情報保持手段に保持されている前記フラグ情報を前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていないことを示す情報に変更し、
前記アドレス設定手段は、前記フラグ情報が前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていないことを示す情報であるときに、前記アドレス情報を前記第2のアドレスレジスタに格納すると共に、前記情報保持手段に保持されている前記フラグ情報を前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていることを示す情報に変更し、
前記アドレス情報は、前記論理アドレスが連続するアクセス先の領域に対応するフラッシュメモリ内の記憶領域を特定するための情報であって、アクセス対象の物理ブロックを特定する第1の情報と、前記第1の情報により特定される物理ブロック内のアクセス対象となるページのページ番号を特定する第2の情報と、前記第1の情報により特定される物理ブロック内のアクセス対象となるページのページ数を特定する第3の情報とで構成されており、
前記アドレス供給手段は、前記第1の情報及び前記第2の情報に基づいてアクセス対象のページに対応する前記物理アドレスを生成し、フラッシュメモリに前記物理アドレスを供給する毎に前記第2の情報及び前記第3の情報を更新し、前記第3の情報に基づいてフラッシュメモリに対する前記物理アドレスの供給を終了する、
ことを特徴とする。
ホストシステムから与えられるアクセス指示に基づいて、複数ページからなる物理ブロックを記憶領域に複数持つフラッシュメモリに対するアクセスを制御するフラッシュメモリの制御方法であって、
前記アクセス指示により指示されるアクセス先の論理アドレスに基づいてアクセス対象の物理ブロック及び当該物理ブロック内のアクセス対象のページを特定するためのアドレス情報を生成するアドレス情報生成処理と、
アドレス情報生成処理により生成された前記アドレス情報を第1のアドレスレジスタ又は第2のアドレスレジスタに格納するアドレス設定処理と、
前記第1のアドレスレジスタに保持されている前記アドレス情報に基づいてフラッシュメモリ内のアクセス対象のページを指示する物理アドレスを生成し、生成した前記物理アドレスをフラッシュメモリに供給するアドレス供給処理と、
前記アドレス供給処理によりフラッシュメモリに供給される前記物理アドレスに基づいて前記第1のアドレスレジスタに保持されている前記アドレス情報に対応するアクセス対象のページに対するアクセスが終了したときに、前記第2のアドレスレジスタに保持されている前記アドレス情報を前記第1のアドレスレジスタに転送するアドレス情報転送処理と、
前記第2のアドレスレジスタに有効な前記アドレス情報が保持されているか否かを示すフラグ情報を保持する情報保持手段に保持されている前記フラグ情報を更新する更新処理とを含み、
前記アドレス情報転送処理では、前記フラグ情報が前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていることを示す情報であるときに、前記第2のアドレスレジスタに保持されている前記アドレス情報が前記第1のアドレスレジスタに転送され、
前記アドレス設定処理では、前記フラグ情報が前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていないことを示す情報であるときに、前記アドレス情報が前記第2のアドレスレジスタに格納され、
前記更新処理では、前記アドレス情報転送処理により前記第2のアドレスレジスタに保持されている前記アドレス情報が前記第1のアドレスレジスタに転送されたときに前記情報保持手段に保持されている前記フラグ情報が前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていないことを示す情報に変更され、前記アドレス設定処理により前記アドレス情報が前記第2のアドレスレジスタに格納されたときに前記情報保持手段に保持されている前記フラグ情報が前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていることを示す情報に変更され、
前記アドレス情報は、前記論理アドレスが連続するアクセス先の領域に対応するフラッシュメモリ内の記憶領域を特定するための情報であって、アクセス対象の物理ブロックを特定する第1の情報と、前記第1の情報により特定される物理ブロック内のアクセス対象となるページのページ番号を特定する第2の情報と、前記第1の情報により特定される物理ブロック内のアクセス対象となるページのページ数を特定する第3の情報とで構成されており、
前記アドレス供給処理では、前記第1の情報及び前記第2の情報に基づいてアクセス対象のページに対応する前記物理アドレスが生成され、フラッシュメモリに前記物理アドレスが供給される毎に前記第2の情報及び前記第3の情報が更新され、前記第3の情報に基づいてフラッシュメモリに対する前記物理アドレスの供給を終了する、
ことを特徴とする。
図1は、本発明の実施形態に係るフラッシュメモリシステム10を示す構成図である。
図1に示したように、フラッシュメモリシステム10は、フラッシュメモリ11と、それを制御するメモリコントローラ20とで構成されている。このフラッシュメモリシステム10は、通常、文字、音声、あるいは画像情報等の種々の情報を処理するパーソナルコンピュータやデジタルスチルカメラをはじめとするホストシステム30である各種情報処理装置に内蔵される。
以下に、フラッシュメモリ11及びメモリコントローラ20の詳細と、フラッシュメモリシステム10の動作とを説明する。
[フラッシュメモリ11の説明]
このフラッシュメモリシステム10において、データが記憶されるフラッシュメモリ11は、NAND型フラッシュメモリで構成されている。NAND型フラッシュメモリは、ストレージデバイスへの用途として(ハードディスクの代わりになるものとして)開発された不揮発性メモリである。このNAND型フラッシュメモリは、ランダムアクセスを行なうことができず、書込みと読出しはページ単位で、消去はブロック単位で行なわれる。又、データの上書ができないので、データを書込むときは、消去されている領域にデータの書込みが行なわれる。
上記ブロックとページの構成は、フラッシュメモリ11の仕様によって異なるが、一般的なフラッシュメモリでは、図2(a)に示したように、1ブロックが32ページ(P0〜P31)で構成され、各ページが512バイトのユーザー領域と16バイトの冗長領域で構成されている。又、記憶容量の増加に伴い、図2(b)に示したように、1ブロックが64ページ(P0〜P63)で構成され、各ページが2048バイトのユーザー領域と64バイトの冗長領域で構成されているものも提供されている。
一般的なNAND型フラッシュメモリは、書込みデータ若しくは読出しデータを保持するためのレジスタと、データを記憶するメモリセルアレイによって構成されている。メモリセルアレイは、複数のメモリセルが直列に接続されたメモリセル群を複数備えており、ワード線によって、メモリセル群の特定のメモリセルが選択される。このワード線によって選択されたメモリセルとレジスタの間で、データの複写(レジスタからメモリセルへの複写、若しくはメモリセルからレジスタへの複写)が行なわれる。
メモリコントローラ20は、ホストインターフェースブロック21と、マイクロプロセッサ22と、フラッシュメモリインターフェースブロック23と、ECC(エラー・コレクション・コード)ブロック24と、バッファ25と、ROM(Read Only Memory)26と、SRAM(Static Randam Access Memory)27とを備え、これらの要素が一つの半導体チップ上に集積されている。以下に、各要素の機能を説明する。
論理アドレス(フラッシュメモリシステム10に対して与えられるアドレス)と物理アドレス(フラッシュメモリ11内のアドレス)の対応関係を示す変換テーブルは、マイクロプロセッサ22によって、SRAM27の記憶領域に作成される。
フラッシュメモリインターフェースブロック23には、アドレスレジスタ23a、アドレスレジスタ23b、空きフラグレジスタ23c、制御ブロック23d、及びデータ転送部(転送部)23eが設けられている。
ホストシステム30は、フラッシュメモリ11にアクセスするためのコマンドや論理アドレスを、フラッシュメモリシステム10に与える。コマンドや論理アドレスは、ホストインターフェースブロック21を介してマイクロプロセッサ22に与えられる。フラッシュメモリ11にデータを書込む場合には、そのデータがホストシステム30から与えられ、ホストインターフェースブロック21を介してバッファ25に与えられる。
フラッシュメモリ11の複数ブロックに対して連続的にアクセスするときには、マイクロプロセッサ22は、次にアクセスするブロックに対応する物理アドレスをアドレスレジスタ23bに設定して保持させる。
読出し処理では、フラッシュメモリ11に対して、読出しコマンドが供給され、続いてアドレスレジスタ23aのメインレジスタに保持されている物理アドレスとサブレジスタに保持されているページ番号に基づいて生成されたアドレスデータ(アドレスa)を供給する。フラッシュメモリ11は、供給された読出しコマンド及びアドレスデータに応答してデータaを出力する。尚、サブレジスタに保持されているページ番号とページ数は、アドレスデータをフラッシュメモリ11に供給する毎に更新する。この更新では、ページ番号が+1され、ページ数が−1される。
11 フラッシュメモリ
20 メモリコントローラ
21 ホストインターフェースブロック
22 マイクロプロセッサ
23 フラッシュメモリインターフェースブロック
23a アドレスレジスタ
23b アドレスレジスタ
23c 空きフラグレジスタ
23d 制御ブロック
23e 転送部
24 ECCブロック
25 バッファ
26 ROM
63 SRAM
Claims (3)
- ホストシステムから与えられるアクセス指示に基づいて、複数ページからなる物理ブロックを記憶領域に複数持つフラッシュメモリに対するアクセスを制御するメモリコントローラであって、
前記アクセス指示により指示されるアクセス先の論理アドレスに基づいてアクセス対象の物理ブロック及び当該物理ブロック内のアクセス対象のページを特定するためのアドレス情報を生成するアドレス情報生成手段と、
前記アドレス情報を保持する第1のアドレスレジスタ及び第2のアドレスレジスタと、
前記第2のアドレスレジスタに有効な前記アドレス情報が保持されているか否かを示すフラグ情報を保持する情報保持手段と、
前記アドレス情報生成手段により生成された前記アドレス情報を前記第1のアドレスレジスタ又は前記第2のアドレスレジスタに格納するアドレス設定手段と、
前記第1のアドレスレジスタに保持されている前記アドレス情報に基づいてフラッシュメモリ内のアクセス対象のページを指示する物理アドレスを生成し、生成した前記物理アドレスをフラッシュメモリに供給するアドレス供給手段と、
前記アドレス供給手段によりフラッシュメモリに供給される前記物理アドレスに基づいて前記第1のアドレスレジスタに保持されている前記アドレス情報に対応するアクセス対象のページに対するアクセスが終了したときに、前記第2のアドレスレジスタに保持されている前記アドレス情報を前記第1のアドレスレジスタに転送するアドレス情報転送手段とを備え、
前記アドレス情報転送手段は、前記フラグ情報が前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていることを示す情報であるときに、前記第2のアドレスレジスタに保持されている前記アドレス情報を前記第1のアドレスレジスタに転送すると共に、前記情報保持手段に保持されている前記フラグ情報を前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていないことを示す情報に変更し、
前記アドレス設定手段は、前記フラグ情報が前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていないことを示す情報であるときに、前記アドレス情報を前記第2のアドレスレジスタに格納すると共に、前記情報保持手段に保持されている前記フラグ情報を前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていることを示す情報に変更し、
前記アドレス情報は、前記論理アドレスが連続するアクセス先の領域に対応するフラッシュメモリ内の記憶領域を特定するための情報であって、アクセス対象の物理ブロックを特定する第1の情報と、前記第1の情報により特定される物理ブロック内のアクセス対象となるページのページ番号を特定する第2の情報と、前記第1の情報により特定される物理ブロック内のアクセス対象となるページのページ数を特定する第3の情報とで構成されており、
前記アドレス供給手段は、前記第1の情報及び前記第2の情報に基づいてアクセス対象のページに対応する前記物理アドレスを生成し、フラッシュメモリに前記物理アドレスを供給する毎に前記第2の情報及び前記第3の情報を更新し、前記第3の情報に基づいてフラッシュメモリに対する前記物理アドレスの供給を終了する、
ことを特徴とするメモリコントローラ。 - 請求項1に記載のメモリコントローラとフラッシュメモリを備えることを特徴とするフラッシュメモリシステム。
- ホストシステムから与えられるアクセス指示に基づいて、複数ページからなる物理ブロックを記憶領域に複数持つフラッシュメモリに対するアクセスを制御するフラッシュメモリの制御方法であって、
前記アクセス指示により指示されるアクセス先の論理アドレスに基づいてアクセス対象の物理ブロック及び当該物理ブロック内のアクセス対象のページを特定するためのアドレス情報を生成するアドレス情報生成処理と、
アドレス情報生成処理により生成された前記アドレス情報を第1のアドレスレジスタ又は第2のアドレスレジスタに格納するアドレス設定処理と、
前記第1のアドレスレジスタに保持されている前記アドレス情報に基づいてフラッシュメモリ内のアクセス対象のページを指示する物理アドレスを生成し、生成した前記物理アドレスをフラッシュメモリに供給するアドレス供給処理と、
前記アドレス供給処理によりフラッシュメモリに供給される前記物理アドレスに基づいて前記第1のアドレスレジスタに保持されている前記アドレス情報に対応するアクセス対象のページに対するアクセスが終了したときに、前記第2のアドレスレジスタに保持されている前記アドレス情報を前記第1のアドレスレジスタに転送するアドレス情報転送処理と、
前記第2のアドレスレジスタに有効な前記アドレス情報が保持されているか否かを示すフラグ情報を保持する情報保持手段に保持されている前記フラグ情報を更新する更新処理とを含み、
前記アドレス情報転送処理では、前記フラグ情報が前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていることを示す情報であるときに、前記第2のアドレスレジスタに保持されている前記アドレス情報が前記第1のアドレスレジスタに転送され、
前記アドレス設定処理では、前記フラグ情報が前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていないことを示す情報であるときに、前記アドレス情報が前記第2のアドレスレジスタに格納され、
前記更新処理では、前記アドレス情報転送処理により前記第2のアドレスレジスタに保持されている前記アドレス情報が前記第1のアドレスレジスタに転送されたときに前記情報保持手段に保持されている前記フラグ情報が前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていないことを示す情報に変更され、前記アドレス設定処理により前記アドレス情報が前記第2のアドレスレジスタに格納されたときに前記情報保持手段に保持されている前記フラグ情報が前記第2のアドレスレジスタに有効な前記アドレス情報が保持されていることを示す情報に変更され、
前記アドレス情報は、前記論理アドレスが連続するアクセス先の領域に対応するフラッシュメモリ内の記憶領域を特定するための情報であって、アクセス対象の物理ブロックを特定する第1の情報と、前記第1の情報により特定される物理ブロック内のアクセス対象となるページのページ番号を特定する第2の情報と、前記第1の情報により特定される物理ブロック内のアクセス対象となるページのページ数を特定する第3の情報とで構成されており、
前記アドレス供給処理では、前記第1の情報及び前記第2の情報に基づいてアクセス対象のページに対応する前記物理アドレスが生成され、フラッシュメモリに前記物理アドレスが供給される毎に前記第2の情報及び前記第3の情報が更新され、前記第3の情報に基づいてフラッシュメモリに対する前記物理アドレスの供給を終了する、
ことを特徴とするフラッシュメモリの制御方法。
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JP2005131920A JP4304167B2 (ja) | 2005-04-28 | 2005-04-28 | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 |
Applications Claiming Priority (1)
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JP2005131920A Active JP4304167B2 (ja) | 2005-04-28 | 2005-04-28 | メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 |
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KR102120825B1 (ko) | 2013-01-03 | 2020-06-09 | 삼성전자주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
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2005
- 2005-04-28 JP JP2005131920A patent/JP4304167B2/ja active Active
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