JP2006178909A - メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法 - Google Patents

Abstract

【課題】 ＮＡＮＤ型フラッシュメモリで構成されたフラッシュメモリに、起動時に実行されるＢＩＯＳ等のプログラムを記憶させた情報処理装置を、容易に構成できるようにする。
【解決手段】 フラッシュメモリ１１には、ＢＩＯＳとＢＩＯＳをＤＲＡＭにロードするプログラムのイニシャルバイオスローダとが格納されている。起動時にメモリコントローラ２０がイニシャルバイオスローダをバッファ２５にロードする。ホストシステムのＣＰＵが、イニシャルバイオスローダのコマンドに従い、ＢＩＯＳを読出すコマンドをメモリコントローラ２０に与える。そのコマンドに従い、メモリコントローラ２０は、ＢＩＯＳを実行順序にＦＩＦＯバッファ２６に読出す。ＢＩＯＳは、実行順序にＦＩＦＯバッファ２６からＤＲＡＭに転送され、ＢＩＯＳがＣＰＵにより実行される。
【選択図】 図１

Description

本発明は、メモリコントローラ、そのメモリコントローラを備えるフラッシュメモリシステム、及びフラッシュメモリの制御方法に関する。

近年、メモリーカードやシリコンディスクといったメモリシステムにて使用される半導体メモリに、フラッシュメモリが広く採用されている。フラッシュメモリは、不揮発性メモリの一種である。フラッシュメモリに格納されたデータは、電力が供給されていないときでも保持されていることが要求される。

ＮＡＮＤ型フラッシュメモリは、上記のメモリシステムで特に多く用いられるフラッシュメモリの一種である。ＮＡＮＤ型フラッシュメモリに含まれている複数のメモリセルのそれぞれは、他のメモリセルとは独立して、論理値“１”を示すデータが格納されている消去状態から、論理値“０”を示すデータが格納されている書込状態へと変化することができる。これとは対照的に、書込状態から消去状態へと変化するときには、各メモリセルは他のメモリセルと独立して変化することができない。このときには、ブロックと称される予め定められた数のメモリセルが、全て同時に消去状態になる。この一括消去動作は、一般的に、“ブロック消去”と称されている。

ＮＡＮＤ型フラッシュメモリに対する書込処理若しくは読出処理は、ページと称される予め定められた数のメモリセル単位で処理が行なわれる。消去処理の単位であるブロックは複数のページで構成されている。

ＮＡＮＤ型フラッシュメモリは、上記のような特徴を有するため、ＣＰＵ（Central Processing Unit）を備えたシステムでは、起動時に実行されるＢＩＯＳ（Basic Input Output System）等のプログラムを保存する場合には、通常、任意のアドレスを指定した読出しが可能なＮＯＲ型フラッシュメモリに保存していた。しかし、ＮＯＲ型フラッシュメモリは、ＮＡＮＤ型フラッシュメモリに比べて価格が高いため、価格を考慮すればＮＡＮＤ型フラッシュメモリを用いることが好ましかった。

上記課題を解決するため、下記特許文献１では、起動時に実行されるＢＩＯＳ等のプログラムをＮＡＮＤ型フラッシュメモリに保存し、そのプログラムをＲＡＭ（Random Access Memory）にロードして実行する提案がなされている。
特表２００３−５１９８７０号公報

特許文献１に示された起動時の処理では、ＣＰＵがＮＡＮＤ型フラッシュメモリから出力されるコマンドを直接読込み、その直接読み込んだコマンドに従って、ＣＰＵは、ＮＡＮＤ型フラッシュメモリに記憶されているＢＩＯＳ等のプログラムをＲＡＭにロードしている。この処理では、ＣＰＵがＮＡＮＤ型フラッシュメモリに直接アクセスしなければならないため、回路構成やＮＡＮＤ型フラッシュメモリの仕様等についての制約が多くなっている。従って、ＮＯＲ型フラッシュメモリにＢＩＯＳ等のプログラムを保存していた装置に、適用するのは容易でなかった。

そこで、本発明は、起動時に実行されるＢＩＯＳ等のプログラムをＮＡＮＤ型フラッシュメモリに保存したシステムを容易に実現することができるメモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法を提供することを目的とする。

上記目的を達成するために、本発明の第１の観点に係るメモリコントローラは、
起動時に、フラッシュメモリに記憶されている第１のプログラムを読み出す第１の読出し手段と、
ホストシステム側からランダムアクセスが可能で、前記第１の読出し手段によって読み出した前記第１のプログラムを保持するデータ保持手段と、
前記ホストシステム側からの要求に応じて、フラッシュメモリに記憶されている第２のプログラムをページ単位で読み出す第２の読出し手段と、
前記第２の読出し手段が読み出した前記第２のプログラムを保持した後、前記ホストシステム側に対してページ単位で転送するデータ転送手段とを備え、
前記データ保持手段が、前記第１のプログラムを保持した後に、前記第２の読出し手段が動作可能になるように構成されていることを特徴とする。

このような構成を採用することにより、ホストシステムがフラッシュメモリに直接アクセスしなくても、起動時に実行されるＢＩＯＳ等のプログラムを取得できるので、フラッシュメモリの回路構成や仕様等についての制約が多くなることを抑制できる。

尚、前記第１のプログラムは、前記データ保持手段にアクセスした前記ホストシステムに前記要求を発生させるコマンドが記載されていてもよい。

また、前記第２の読出し手段が、前記第２のプログラムに記述されているコマンドの実行順序に従って前記第２のプログラムを読み出してもよい。

また、前記第１のプログラムに基づいて前記データ転送手段が、前記第２のプログラムの転送処理を実行してもよい。

また、前記フラッシュメモリの記憶空間の前記第１のプログラム及び前記第２のプログラムが記憶されている領域には、前記ホストシステム側から与えられてもよい。

また、前記第２のプログラムが、ＢＩＯＳであってもよい。

また、前記データ転送手段が、ＡＴＡインターフェースを介して前記第２のプログラムを前記ホストシステムに転送してもよい。

上記目的を達成するために、本発明の第２の観点に係るフラッシュメモリシステムは、前記本発明の第１の観点に係るメモリコントローラとフラッシュメモリを備えることを特徴とする。

上記目的を達成するために、本発明の第３の観点に係るフラッシュメモリの制御方法は、
起動時に、フラッシュメモリに記憶されている第１のプログラムを読み出す第１の読出し処理と、
該第１の読出し処理によって読み出した前記第１のプログラムを、ホストシステム側からランダムアクセスが可能なデータ保持手段に書き込む処理と、
前記ホストシステム側からの要求に応じて、フラッシュメモリに記憶されている第２のプログラムをページ単位で読み出す第２の読出し処理と、
該第２の読出し処理によって読み出した前記第２のプログラムを保持した後、前記ホストシステム側に対してページ単位で転送するデータ転送処理とを含み、
前記データ保持手段に前記第１のプログラムが書き込まれた後に、前記第２の読出し処理が実行されることを特徴とする。

尚、前記第１のプログラムは、前記データ保持手段にアクセスした前記ホストシステムに前記要求を発生させるコマンドが記載されていてもよい。
また、前記第２のプログラムが、前記第２のプログラムに記述されているコマンドの実行順序に従って読み出されてもよい。

また、前記第１のプログラムに基づいて、前記第２のプログラムのデータ転送処理が実行されてもよい。

また、フラッシュメモリの記憶空間の前記第１のプログラム及び前記第２のプログラムが記憶されている領域に、前記ホストシステム側から与えられる論理アドレスが割当てられていなくてもよい。

また、前記第２のプログラムが、ＢＩＯＳであってもよい。

また、前記第２のプログラムが、ＡＴＡインターフェースを介して前記ホストシステムに転送されてもよい。

ＮＡＮＤ型フラッシュメモリで構成されたフラッシュメモリに、起動時に実行されるＢＩＯＳ等の第２のプログラムを記憶させた情報処理装置を、容易に構成することができる。又、ホストシステムの起動が終了した後は、情報処理装置に組み込まれたフラッシュメモリシステムを、一般的な記憶デバイスと同様に取り扱うことができるので、省システム化を図ることもできる。

以下、図面に基づき、本発明の実施の形態について詳細に説明する。
図１は、本発明の実施形態に係るフラッシュメモリシステム１０を、概略的に示すブロック図である。

図１に示したように、フラッシュメモリシステム１０は、フラッシュメモリ１１と、それを制御するメモリコントローラ２０とで構成されている。このフラッシュメモリシステム１０は、通常、文字、音声、あるいは画像情報等の種々の情報を処理するパーソナルコンピュータやデジタルスチルカメラをはじめとするホストシステムである各種情報処理装置に内蔵される。
以下に、フラッシュメモリ１１及びメモリコントローラ２０の詳細と、フラッシュメモリシステム１０の動作とを説明する。

[フラッシュメモリ１１の説明]
このフラッシュメモリシステム１０において、データが記憶されるフラッシュメモリ１１は、ＮＡＮＤ型フラッシュメモリで構成されている。ＮＡＮＤ型フラッシュメモリは、ストレージデバイスへの用途として(ハードディスクの代わりになるものとして)開発された不揮発性メモリである。このＮＡＮＤ型フラッシュメモリは、ランダムアクセスを行なうことができず、書込みと読出しはページ単位で、消去はブロック単位で行なわれる。又、データの上書きができないので、データを書込むときは、消去されている領域にデータの書込みが行なわれる。

ＮＡＮＤ型フラッシュメモリは、このような特徴を有するため、通常、データの書替えを行なう場合には、ブロック消去されている消去済ブロックに新たなデータ（書替え後のデータ）を書込み、古いデータ（書替え前のデータ）が書込まれていたブロックを消去するという処理を行なっている。

このようなデータの書替を行なった場合、書替後のデータは、書替前と異なるブロックに書込まれるため、ホストシステム側から与えられる論理アドレスと、フラッシュメモリ１１内での物理アドレスとの対応関係は、データを書替える毎に動的に変化する。従って、フラッシュメモリ１１にアクセスするときには、通常、論理アドレスと物理アドレスとの対応関係を示したアドレス変換テーブルが作成され、このアドレス変換テーブルを用いて、フラッシュメモリ１１に対するアクセスが行なわれる。

図２は、ブロックとページの関係を示す説明図である。
上記ブロックとページの構成は、フラッシュメモリ１１の仕様によって異なるが、一般的なフラッシュメモリでは、図２（ａ）に示したように、１ブロックが３２ページ（Ｐ０〜Ｐ３１）で構成され、各ページが５１２バイトのユーザー領域と１６バイトの冗長領域で構成されている。又、記憶容量の増加に伴い、図２（ｂ）に示したように、１ブロックが６４ページ（Ｐ０〜Ｐ６３）で構成され、各ページが２０４８バイトのユーザー領域と６４バイトの冗長領域で構成されているものも提供されている。

ここで、ユーザー領域は、主に、ホストシステムから供給されるデ―タが記憶される領域であり、冗長領域は、誤り訂正符号、対応論理アドレス情報及びブロックステータス等の付加データが記憶される領域である。誤り訂正符号は、ユーザー領域に記憶されているデータに含まれる誤りを検出、訂正するための付加データであり、後述するＥＣＣブロックによって生成される。

対応論理アドレス情報は、物理ブロックにデータが記憶されている場合に書込まれ、その物理ブロックに記憶されているデータの論理アドレスに関する情報を示している。尚、物理ブロックにデータが記憶されていない場合は、対応論理アドレス情報が書込まれないので、対応論理アドレス情報が書込まれているか否かで、そのブロックが消去済ブロックであるか否かを判断することができる。つまり、対応論理ブロックアドレスが書込まれていない場合は、消去済ブロックであると判断される。

ブロックステータスは、その物理ブロックが不良ブロック（正常にデータの書込み等を行なうことができない物理ブロック）であるか否かを示すフラグであり、その物理ブロックが不良ブロックであると判断された場合には、不良ブロックであることを示すフラグが設定される。

次に、フラッシュメモリ１１の回路構成について説明する。
一般的なＮＡＮＤ型フラッシュメモリは、書込みデータ若しくは読出しデータを保持するためのレジスタと、データを記憶するメモリセルアレイによって構成されている。メモリセルアレイは、複数のメモリセルが直列に接続されたメモリセル群を複数備えており、ワード線によって、メモリセル群の特定のメモリセルが選択される。このワード線によって選択されたメモリセルとレジスタの間で、データの複写（レジスタからメモリセルへの複写、若しくはメモリセルからレジスタへの複写）が行なわれる。

メモリセルアレイを構成するメモリセルは、２つのゲートを備えたＭＯＳトランジスタで構成されている。ここで、上側のゲートはコントロールゲートと、下側のゲートはフローティングゲートと呼ばれており、フローティングゲートに電荷（電子）を注入したり、フローティングゲートから電荷（電子）を排出したりすることによって、データの書込みや消去を行っている。

フローティングゲートは、周囲を絶縁体で囲まれているので、注入された電子は長期間にわたって保持される。フローティングゲートに電子を注入するときは、コントロールゲートが高電位側となる高電圧を印加して電子を注入し、フローティングゲートから電子を排出するときは、コントロールゲートが低電位側となる高電圧を印加して電子を排出する。フローティングゲートに電子が注入されている状態（書込状態）が、論理値"０"のデータに対応し、フローティングゲートから電子が排出されている状態（消去状態）が、論理値"１"のデータに対応する。

［メモリコントローラ２０の説明］
メモリコントローラ２０は、ホストインターフェースブロック２１と、マイクロプロセッサ２２と、フラッシュメモリインターフェースブロック２３と、ＥＣＣ（エラー・コレクション・コード）ブロック２４と、バッファ２５と、ＦＩＦＯ（First In First Out）バッファ２６とから構成される。これら機能ブロックによって構成されるメモリコントローラ２０は、一つの半導体チップ上に集積されている。以下に、各機能ブロックの機能を説明する。

マイクロプロセッサ２２は、メモリコントローラ２０を構成する各機能ブロック全体の、動作を制御する機能ブロックである。又、論理アドレス（フラッシュメモリシステム１０に対して与えられるアドレス）と物理アドレス（フラッシュメモリ１１内のアドレス）の対応関係を示す変換テーブルは、マイクロプロセッサ２２の制御の下、ＳＲＡＭ（Static Random Access Memory）で構成された作業領域（図示せず）に作成される。

ホストインターフェースブロック２１は、コンパニオンチップ（Companion Chip）３０とバッファ２５、又はコンパニオンチップ３０とＦＩＦＯバッファ２６との間で行われるデータの授受を制御する機能ブロックである。
ここで、コンパニオンチップ３０は、ＳＲＡＭ（Static Random Access Memory）用インターフェース３１とＡＴＡ（AT Attachment）インターフェース３２を提供するチップである。

バッファ２５は、コンパニオンチップ３０によって提供されるＳＲＡＭ用インターフェース３１を介して、ホストシステム内の回路と接続され、ＦＩＦＯバッファ２６は、コンパニオンチップ３０によって提供されるＡＴＡインターフェース３２を介して、ホストシステム内の回路と接続される。

ホストインターフェースブロック２１は、ＳＲＡＭ用インターフェース３１を介して供給される制御信号やアドレス信号に基づいて、バッファ２５の動作を制御する。バッファ２５は、ＳＲＡＭで構成されており、ＳＲＡＭ用インターフェース３１側からのランダムアクセス（アドレスを指定した読み書き）が可能な構成になっている。

更に、ホストインターフェースブロック２１は、ＡＴＡインターフェース３２から供給される論理アドレス、セクタ数及び外部コマンド等を保持するレジスタや、エラーが発生した場合にセットされるエラーレジスタ（図示せず）を有している。ホストインターフェースブロック２１は、ＡＴＡインターフェース３２から供給される論理アドレス、セクタ数及び外部コマンド等の情報や制御信号に基づいて、ＦＩＦＯバッファ２６の動作を制御する。ＦＩＦＯバッファ２６は、ホストインターフェースブロック２１の制御の下、ＡＴＡインターフェース３２側に対してページ単位でデータを送受信する。

フラッシュメモリインターフェースブロック２３は、フラッシュメモリ１１に対するアクセスを制御する機能ブロックであり、フラッシュメモリ１１とバッファ２５間、及びフラッシュメモリ１１とＦＩＦＯバッファ２６間のデータの送受信は、フラッシュメモリインターフェースブロック２３の制御の下に行われる。

フラッシュメモリインターフェースブロック２３は、複数のレジスタ（図示せず）を備え、この複数のレジスタに内部コマンドを実行する際に必要な情報が設定される。この複数のレジスタに、内部コマンドを実行する際に必要な情報（アドレス情報、アクセスするページ数等）が設定され、その情報に基づいて処理が実行される。ここで、「内部コマンド」とは、メモリコントローラ２０からフラッシュメモリ１１に与えられるコマンドである。一方、ＡＴＡインターフェース３２側から与えられるコマンドは「外部コマンド」と言う。

ＥＣＣブロック２４は、フラッシュメモリ１１に書込まれるデータに付加されるエラーコレクションコードを生成するブロックである。このエラーコレクションコードは、通常、フラッシュメモリの冗長領域に書込まれる。フラッシュメモリ１１からデータを読み出すときは、データと共に読み出されるエラーコレクションコードに基づいて、読み出したデータに含まれる誤りの検出と訂正が、ＥＣＣブロック２４によって行われる。

［フラッシュメモリシステム１０の動作説明］
図３は、フラッシュメモリシステム１０の動作を説明するための図であり、フラッシュメモリシステム１０を組み込んだホストシステム４０の要部の構成を示している。

このホストシステム４０は、種々の情報を処理する情報処理装置であり、プログラム等によって与えられるコマンドを実行するＣＰＵ（Central Processing Unit）４１を中心に回路が構成されている。図３には、フラッシュメモリシステム１０の動作を説明するために必要な、ＣＰＵ４１、コンパニオンチップ３０及びＤＲＡＭ（Dynamic Random Access Memory）４２を図示している。フラッシュメモリシステム１０についても、バッファ２５、ＦＩＦＯバッファ２６、及びフラッシュメモリ１１だけを簡略化して図示している。

ＣＰＵ４１とコンパニオンチップ３０とは、バス４３を介して接続されている。ＤＲＡＭ４２は、コンパニオンチップ３０のＤＲＡＭ用インターフェース４４に接続されている。ＣＰＵ４１は、コンパニオンチップ３０を介してフラッシュメモリシステム１０やＤＲＡＭ４２にアクセスする。

図４は、フラッシュメモリ１１に記憶されている情報を示す説明図である。
フラッシュメモリ１１の記憶領域は、属性情報等のシステム情報が記憶されている領域(ＳＹＳ)１１ａと、第２のプログラムであるＢＩＯＳ（Basic Input Output System）をＤＲＡＭ４２にロードするための第１のプログラムであるイニシャルバイオスローダーが記憶されている領域(ＩＢＬ)１１ｂと、ＢＩＯＳが記憶されている領域(ＢＩＯＳ)１１ｃと、ＯＳ（Operating System）等のプログラムや各種データが記憶されるデータ領域(ＤＡＴＡ)１１ｄに区分されている。ホストシステム４０の起動時に、イニシャルバイオスローダーは、バッファ２５にロードされ、ＢＩＯＳは、ＦＩＦＯバッファ２６を介してＤＲＡＭ４２にロードされる。

ここで、起動時の処理について説明する。
図５は、起動時の処理を示すフローチャートである。
まず、ホストシステム４０が起動するときに、メモリコントローラ２０がリセットされる（ステップ１）。メモリコントローラ２０がリセットされると、マイクロプロセッサ２２がメモリコントローラ２０内の初期化等の第１の起動処理を開始する。この第１の起動処理では、更に、フラッシュメモリ１１に記憶されているイニシャルバイオスローダーが、バッファ２５にロードされる（ステップ２）。

イニシャルバイオスローダーが、全てバッファ２５にロードされると、ＣＰＵ４１に対するリセットが解除される（ステップ３）。つまり、ＣＰＵ４１は、ホストシステム４０の起動開始からイニシャルバイオスローダーのロードが終了するまで、リセット状態になっている。

ＣＰＵ４１に対するリセットが解除されると、ＣＰＵ４１はホストシステム４０内の初期化等の第２の起動処理を開始する。この第２の起動処理では、ＣＰＵ４１がバッファ２５に対するアクセスを開始し、イニシャルバイオスローダーに記述されているコマンドを実行する。このコマンドでは、ＣＰＵ４１が、ＤＲＡＭ４２とＦＩＦＯバッファ２６にアクセスすることができるようにするために、ＤＲＡＭ用インターフェース４４とＡＴＡインターフェース３２の初期化が行われる（ステップ４）。

続いて、ＣＰＵ４１は、イニシャルバイオスローダーに記述されているコマンドに従って、フラッシュメモリ１１内のＢＩＯＳを読み出すためのコマンド（以下、このＢＩＯＳを読み出すためのコマンドを、バイオスロードコマンドと言う）を、ホストインターフェースブロック２１内のレジスタに設定する。つまり、バイオスロードコマンドが、ＡＴＡインターフェース３２を介してフラッシュメモリシステム１０（フラッシュメモリシステム１０内のメモリコントローラ２０）に与えられる。

このバイオスロードコマンドが与えられると、マイクロプロセッサ２２は、フラッシュメモリインターフェースブロック２３内のレジスタに、内部読出しコマンド、アドレス等を設定する。この設定に従って、フラッシュメモリ１１に対する読出し処理が開始されると、フラッシュメモリ１１内のＢＩＯＳが、その実行順序に従ってＦＩＦＯバッファ２６に読み出される。つまり、マイクロプロセッサ２２は、フラッシュメモリ１１内のＢＩＯＳが、コマンドを実行する際の順序で読み出されるように、読出し先のアドレス（フラッシュメモリ１１内の物理アドレス）を設定する。ＦＩＦＯバッファ２６に読み出されたＢＩＯＳは、ＣＰＵ４１の制御の下、ＦＩＦＯバッファ２６からＤＲＡＭ４２に転送される。つまり、ＦＩＦＯバッファ２６からＡＴＡインターフェース３２側に出力されたデータが、ＤＲＡＭ４２に書込まれる（ステップ５）。

尚、上記のようにコマンドを実行する際の順序でＢＩＯＳを読み出すため、例えば、読み出す順序を記述したロード管理情報を、フラッシュメモリ１１内に書込んでおき、このロード管理情報に基づいて、読出し先のアドレス（フラッシュメモリ１１内の物理アドレス）を設定すればよい。

読み出す順序を物理ブロック単位で管理する場合（各物理ブロックについては、先頭ページから順番にプログラムが書込まれている場合）、ロード管理情報には、読み出す物理ブロックの物理アドレスを、読み出す順番で記述すればよい。又、領域１１ｃ内の良品の物理ブロック（不良ブロックを除いた物理ブロック）に、物理アドレスの順番でＢＩＯＳを書込み、物理アドレスの順番とコマンドを実行する順序が一致するようにすれば、上記ロード管理情報を用いることなくコマンドを実行する順序でＢＩＯＳを読み出すことができる。この場合、物理アドレスの順番でＢＩＯＳを読み出せば、コマンドを実行する順序でＢＩＯＳが読み出される。この際、不良ブロックの物理アドレスとＢＩＯＳのプログラム容量（例えば、ＢＩＯＳが書込まれている物理ブロックのブロック数等）をフラッシュメモリ１１内に書込んでおくことが好ましい。又、ＢＩＯＳが書込まれている先頭の物理ブロックに先頭であることを示す情報を書込み、最後の物理ブロックに最後であることを示す情報を書込んでもよい。

ＢＩＯＳが記憶されている領域１１ｃは、ＡＴＡインターフェース３２を介してフラッシュメモリシステム１０（フラッシュメモリシステム１０内のメモリコントローラ２０）に与えられる読出しコマンド及び書込みコマンドでは、アクセスできないようにしておくことが好ましい。

例えば、上記のようなバイオスロードコマンドを設定し、バイオスロードコマンド以外のコマンドでは、ＢＩＯＳが記憶されている領域１１ｃにアクセスできないように設定する。つまり、読出しコマンド及び書込みコマンドと共に与えられる論理アドレスが、ＢＩＯＳが記憶されている領域１１ｃに割当てられないように、論理アドレスと物理アドレスの対応関係を設定することが望ましい。

フラッシュメモリ１１内に記憶されているＢＩＯＳが、全てＤＲＡＭ４２にロードされると、ジャンプコマンドが実行される（ステップ６）。ジャンプコマンドのジャンプ先は、ＤＲＡＭ４２にロードされているＢＩＯＳの先頭アドレスに対応する。尚、ジャンプコマンドにより、イニシャルバイオスローダーに記述されているコマンドの処理は終了する。

ジャンプコマンドの実行後、ＣＰＵ４１は、ＤＲＡＭ４２にロードされているＢＩＯＳの先頭アドレスから順番にコマンドの処理を続行する。ＢＩＯＳに記述されているコマンドを実行することにより、ホストシステム４０を構成する周辺デバイスの診断や初期化が行われる（ステップ７）。つまり、イニシャルバイオスローダーでは、フラッシュメモリ１１内に記憶されているＢＩＯＳをＤＲＡＭ４２にロードするために必要な初期化だけが行われ、イニシャルバイオスローダーで初期化されていなかった周辺デバイスは、ＢＩＯＳに記述されているコマンドの実行により、初期化される。

周辺デバイスの初期化が終了すると、イニシャルプログラムローダー（Initial Program Loader）が起動し、マスターブートレコード（Master Boot Record：ＭＢＲ）に記憶されているパーティション情報やプログラムが読み出される（ステップ８）。

ここで、マスターブートレコードがフラッシュメモリ１１のデータ領域１１ｄ内のページに割当てられている場合、そのページ書き込まれているパーティション情報やプログラムは、ＦＩＦＯバッファ２６を介してＤＲＡＭ４２に読み出される。続いて、パーティション情報に記述されている情報に基づいて起動するＯＳに対応するブートセクタ（Boot Sector）が、ＤＲＡＭ４２に読み出される。ブートセクタに記述されているプログラムに基づいて、ＯＳの起動が開始される（ステップ９）。

ブートセクタがフラッシュメモリ１１のデータ領域１１ｄ内のページに割当てられている場合、そのページ書き込まれているプログラムは、ＦＩＦＯバッファ２６を介してＤＲＡＭ４２に読み出される。

上記処理で、マイクロプロセッサ２２は、ＳＲＡＭ用インターフェース３１を介してバッファ２５にアクセスする場合と、ＡＴＡインターフェース３２を介してＦＩＦＯバッファ２６にアクセスする場合とがある。従って、メモリコントローラ２０又はメモリコントローラ２０を含むフラッシュメモリシステム１０は、バッファ２５を活性化状態にする第１のチップイネーブル信号とＦＩＦＯバッファ２６を活性化状態にする第２のチップイネーブル信号を受け取るための入力端子（制御信号の入力端子）とを、備えていることが好ましい。

第１のチップイネーブル信号と第２のチップイネーブル信号受け取るための入力端子を設けることにより、フラッシュメモリシステム１０は、ＣＰＵ４１から、ＳＲＡＭとＩＯデバイス（例えば、ＡＴＡインターフェース３２に接続されたハードディスクのようなデバイス）として認識される。

起動時にＣＰＵ４１がＮＯＲ型フラッシュメモリに記憶されているＢＩＯＳを読み出す構成のホストシステムで、ＮＯＲ型フラッシュメモリの代わりに上記フラッシュメモリシステム１０を組み込む場合には、ＮＯＲ型フラッシュメモリを活性化状態にするためのチップイネーブル信号を、上記第１のチップイネーブル信号に割当てることにより、上記フラッシュメモリシステム１０への置き換えを容易に実現することができる。

上記ＯＳの起動が終了した後、ホストシステム４０に組み込まれたフラッシュメモリシステム１０は、ＡＴＡインターフェース３２に接続された記憶デバイスとして使用される。ＡＴＡインターフェース３２に接続された記憶デバイスとして使用されるときには、ホストインターフェースブロック２１内のレジスタに論理アドレス、セクタ数、及びコマンド等を書き込むことにより、フラッシュメモリ１１のデータ領域１１ｄに対して、データの書込みや読出しを行うことができる。このデータの書込みや読出しでは、ＡＴＡインターフェース３２に接続された一般的な記憶デバイスと同様に、ＬＢＡ（Logical Block Addres）等で論理アドレスが指定される。

論理アドレスを物理アドレスに割当てる場合、例えば、データ領域１１ｄ内の複数の物理ブロックでゾーンを形成し、ゾーン毎に予め設定された論理アドレスの領域を割当てる。ゾーン毎に論理アドレスの領域を割当てることにより、論理アドレスを物理アドレスの対応関係を示す変換テーブルを、ゾーン毎に作成することができる。

図６は、ゾーンの説明図である。
図６に示した例では、１０２４個の物理ブロックで１つのゾーンが形成され、このゾーンに対して１０００ブロック分（物理ブロック１０００個分）の論理アドレスの領域が割当てられている。論理アドレス空間は、セクタ単位で付けた連番であるＬＢＡで示されている。１セクタの容量がフラッシュメモリ１１の１ページの容量と等しく、各物理ブロックが３２個のページで構成されている場合、ゾーン内の各物理ブロックは、論理アドレス空間の３２セクタ分の領域に割当てられる。
従って、論理アドレス空間の３２セクタ分の領域を１個の論理ブロックとすれば、１個の物理ブロックに対して１個の論理ブロックが割当てられる。

尚、論理ブロック内の各セクタと物理ブロック内の各ページの対応関係については、アドレスの管理が煩雑になることを避けるために、それぞれ先頭から順番に論理ブロック内のセクタが物理ブロック内のページに割当てられる。

１つのゾーンに割当てられる３２００セクタ分の領域（ＬＢＡ０〜ＬＢＡ３１９９）を、３２セクタ毎に区切った論理ブロックに、連番（ＬＢＮ０〜ＬＢＮ９９９）を付け（以下、論理ブロックに付けた連番を論理ブロック連番という）、ゾーンを構成する１０２４個の物理ブロックに連番（＃０〜＃１０２３）を付けた場合（以下、物理ブロックに付けた連番を物理ブロック連番という）、論理ブロック連番と物理ブロック連番の対応関係を管理することにより、論理アドレスと物理アドレスの対応関係を管理することができる。

図６に示した例では、ＬＢＡ０〜ＬＢＡ３１に対応する論理ブロック連番ＬＢＮ０の論理ブロックが、物理ブロック連番＃３の物理ブロックに割当てられ、ＬＢＡ３２〜ＬＢＡ６３に対応する論理ブロック連番ＬＢＮ１の論理ブロックが、物理ブロック連番＃１の物理ブロックに割当てられている。ＬＢＡ６４〜ＬＢＡ９５に対応する論理ブロック連番ＬＢＮ２の論理ブロックが、物理ブロック連番＃５の物理ブロックに割当てられ、ＬＢＡ９６〜ＬＢＡ１２７に対応する論理ブロック連番ＬＢＮ３の論理ブロックが、物理ブロック連番＃７の物理ブロックに割当てられている。

フラッシュメモリ１１にアクセスするときは、論理ブロックと物理ブロックの対応関係を示した変換テーブルを作成し、この変換テーブルを用いて、アクセスするページのアドレスを求める。変換テーブルは、各物理ブロックの冗長領域に書込まれている論理ブロックに関する情報（その物理ブロックに書込まれているユーザーデータに対応する論理ブロックを示す情報）に基づいて作成される。

例えば、物理ブロックにユーザーデータを書込んだときに、そのユーザーデータに対応する論理ブロックの論理ブロック連番を、その物理ブロックの冗長領域に書込めば、この論理ブロック連番を順次読み出すことにより、変換テーブルを作成することができる。

この変換テーブルは、１つゾーンに割当てられている論理アドレス空間の論理ブロック連番と、これ対応する物理ブロックの物理ブロック連番との対応関係を示している。従って、ホストシステムから与えられるＬＢＡが属する論理ブロックの論理ブロック連番を変換テーブル上で検索することにより、それに対応する物理ブロックの物理ブロック連番を求めることができる。

本発明の実施形態に係るフラッシュメモリシステムを、概略的に示すブロック図である。 ブロックとページの関係を示す説明図である。 フラッシュメモリシステムの動作を説明するための図である。 フラッシュメモリに記憶されている情報を示す説明図である。 起動時の処理を示すフローチャートである。 ゾーンの説明図である。

符号の説明

１０ フラッシュメモリシステム
１１ フラッシュメモリ
２０ メモリコントローラ
２１ ホストインターフェースブロック
２２ マイクロプロセッサ
２３ フラッシュメモリインターフェースブロック
２４ ＥＣＣブロック
２５ バッファ
２６ ＦＩＦＯバッファ
３０ コンパニオンチップ
３１ ＳＲＡＭ用インターフェース
３２ ＡＴＡインターフェース
４０ ホストシステム
４１ ＣＰＵ
４２ ＤＲＡＭ

Claims (15)

1. 起動時に、フラッシュメモリに記憶されている第１のプログラムを読み出す第１の読出し手段と、
   ホストシステム側からランダムアクセスが可能で、前記第１の読出し手段によって読み出した前記第１のプログラムを保持するデータ保持手段と、
   前記ホストシステム側からの要求に応じて、フラッシュメモリに記憶されている第２のプログラムをページ単位で読み出す第２の読出し手段と、
   前記第２の読出し手段が読み出した前記第２のプログラムを保持した後、前記ホストシステム側に対してページ単位で転送するデータ転送手段とを備え、
   前記データ保持手段が、前記第１のプログラムを保持した後に、前記第２の読出し手段が動作可能になるように構成されていることを特徴とするメモリコントローラ。
2. 前記第１のプログラムは、前記データ保持手段にアクセスした前記ホストシステムに前記要求を発生させるコマンドが記載されていることを特徴とする請求項１に記載のメモリコントローラ。
3. 前記第２の読出し手段が、前記第２のプログラムに記述されているコマンドの実行順序に従って前記第２のプログラムを読み出すことを特徴とする請求項１又は２に記載のメモリコントローラ。
4. 前記第１のプログラムに基づいて前記データ転送手段が、前記第２のプログラムの転送処理を実行することを特徴とする請求項１乃至３のいずれか１項に記載のメモリコントローラ。
5. 前記フラッシュメモリの記憶空間の前記第１のプログラム及び前記第２のプログラムが記憶されている領域には、前記ホストシステム側から与えられる論理アドレスが割当てられていないことを特徴とする請求項１乃至４のいずれか１項に記載のメモリコントローラ。
6. 前記第２のプログラムが、ＢＩＯＳであることを特徴とする請求項１乃至５のいずれか１項に記載のメモリコントローラ。
7. 前記データ転送手段が、ＡＴＡインターフェースを介して前記第２のプログラムを前記ホストシステムに転送することを特徴とする請求項１乃至５のいずれか１項に記載のメモリコントローラ。
8. 請求項１乃至７のいずれか１項に記載のメモリコントローラとフラッシュメモリを備えることを特徴とするフラッシュメモリシステム。
9. 起動時に、フラッシュメモリに記憶されている第１のプログラムを読み出す第１の読出し処理と、
   該第１の読出し処理によって読み出した前記第１のプログラムを、ホストシステム側からランダムアクセスが可能なデータ保持手段に書き込む処理と、
   前記ホストシステム側からの要求に応じて、フラッシュメモリに記憶されている第２のプログラムをページ単位で読み出す第２の読出し処理と、
   該第２の読出し処理によって読み出した前記第２のプログラムを保持した後、前記ホストシステム側に対してページ単位で転送するデータ転送処理とを含み、
   前記データ保持手段に前記第１のプログラムが書き込まれた後に、前記第２の読出し処理が実行されることを特徴とするフラッシュメモリの制御方法。
10. 前記第１のプログラムは、前記データ保持手段にアクセスした前記ホストシステムに前記要求を発生させるコマンドが記載されていることを特徴とする請求項９に記載のフラッシュメモリの制御方法。
11. 前記第２のプログラムが、前記第２のプログラムに記述されているコマンドの実行順序に従って読み出されることを特徴とする請求項９又は１０に記載のフラッシュメモリの制御方法。
12. 前記第１のプログラムに基づいて、前記第２のプログラムのデータ転送処理が実行されることを特徴とする請求項９乃至１１のいずれか１項に記載のフラッシュメモリの制御方法。
13. フラッシュメモリの記憶空間の前記第１のプログラム及び前記第２のプログラムが記憶されている領域に、前記ホストシステム側から与えられる論理アドレスが割当てられていないことを特徴とする請求項９乃至１２のいずれか１項に記載のフラッシュメモリの制御方法。
14. 前記第２のプログラムが、ＢＩＯＳであることを特徴とする請求項９乃至１３のいずれか１項に記載のフラッシュメモリの制御方法。
15. 前記第２のプログラムが、ＡＴＡインターフェースを介して前記ホストシステムに転送されることを特徴とする請求項９乃至１４のいずれか１項に記載のフラッシュメモリの制御方法。
    

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