JPH07200418A - データ記憶装置ならびにその制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 動作信頼性の高いデータ記憶装置ならびにそ
の制御方法を提供する。 【構成】 電気的に書き込みが可能で、かつ所定の単位
でデータを記憶するデータ記憶部５が設けられ、上位装
置から所定の単位でデータアクセスがなされるデータ記
憶装置において、前記データ記憶装置に電源が供給され
なくてもデータを一時的に記憶できる第１のメモリ６
と、その第１のメモリ６から前記データ記憶部５へのデ
ータ転送に必要な制御情報を、前記データ記憶装置に電
源が供給されなくても一時的に記憶できる第２のメモリ
７と、前記データ転送時に電源の供給が遮断されたとき
に、その転送中の所定単位のデータを電源供給再開後に
データ記憶部に再書き込みするための制御手段１６とを
備えることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば半導体メモリ装
置やハードディスク装置などの各種データ記憶装置とそ
の制御方法に関するものである。

【０００２】

【従来の技術】各種のコンピュータシステムでは、大量
のデータを蓄積、処理するために、従来は磁気ディスク
や光ディスクなどのディスク状の記憶媒体が使用されて
いた。

【０００３】またこのディスク状記憶媒体に代わるもの
として、例えばＤＲＡＭやＳＲＡＭなどの固体記憶装置
が検討されている。しかしこれらは高価であり、記憶し
たデータを保持するためには常に電力が必要でそのため
にランニングコストが高くつくという欠点を有してい
る。

【０００４】この欠点を解消するため、特開平２−２９
２７９８号に記載されているようなデータ処理システム
が提案されている。

【０００５】

【発明が解決しようとする課題】ところがこのデータ処
理システムはデータが一定のブロック毎に書き込まれる
ため、データ書込時に例えば停電やコンセントの引抜き
などで電源供給が遮断されるとその書き込み動作が中断
されるが、そのときのデータブロツクの正当性の保障が
できず、信頼性の問題がある。

【０００６】このことは特にデータ記憶部にフラッシュ
ＥＥＰＲＯＭを使用した場合、このメモリはデータの書
込速度が比較的遅いため、前述のようなトラブルが発生
したときのデータブロツクの正当性の保障が困難とな
る。

【０００７】データ記憶装置が例えばカード状半導体メ
モリ装置あるいはハードディスクなどのようにそれ自体
が電源を持っておらず、上位装置側から給電して作動す
るものにおいては、上位装置からデータ記憶装置を不意
に取り出したときなどでも、データ記憶装置は電源供給
が遮断された状態となり、前述と同様に書込中のデータ
ブロツクの正当性の保障ができなくなる。

【０００８】本発明の目的は、このような従来技術の欠
点を解消し、動作信頼性の高いデータ記憶装置ならびに
その制御方法を提供することにある。

【０００９】

【課題を解決するための手段】前記目的を達成するため
に、第１の本発明は、電気的に書き込みが可能で、かつ
所定の単位でデータを記憶する、例えばフラッシュ型Ｅ
ＥＰＲＯＭなどの不揮発性メモリからなるデータ記憶部
が設けられ、上位装置から所定の単位でデータアクセス
がなされるデータ記憶装置において、前記データ記憶装
置に電源が供給されなくてもデータを一時的に記憶でき
る、例えばＦＲＡＭや電池でバックアップされたＳＲＡ
Ｍなどからなる第１のメモリと、その第１のメモリから
前記データ記憶部へのデータ転送に必要な制御情報を、
前記データ記憶装置に電源が供給されなくても一時的に
記憶できる、例えばＦＲＡＭや電池でバックアップされ
たＳＲＡＭなどからなる第２のメモリと、前記データ転
送時に電源の供給が遮断されたときに、その転送中の所
定単位のデータについて正当性を保障できるときは電源
供給再開後にデータ記憶部に再書き込みするための、例
えばＣＰＵなどの制御手段とを備えることを特徴とする
ものである。

【００１０】前記目的を達成するために、第２の本発明
は、電気的に書き込みが可能で、かつ所定の単位でデー
タを記憶する、例えばフラッシュ型ＥＥＰＲＯＭなどの
不揮発性メモリからなるデータ記憶部が設けられ、上位
装置から所定の単位でデータアクセスがなされるデータ
記憶装置において、前記データ記憶装置に電源が供給さ
れなくてもデータを一時的に記憶できる、例えばＦＲＡ
Ｍや電池でバックアップされたＳＲＡＭなどからなる第
１のメモリと、その第１のメモリから前記データ記憶部
へのデータ転送に必要な制御情報を、前記データ記憶装
置に電源が供給されなくても一時的に記憶できる、例え
ばＦＲＡＭや電池でバックアップされたＳＲＡＭなどか
らなる第２のメモリと、前記データ転送時に外部電源の
供給が遮断されたことを検知する電源電圧検出部と、内
部電源部と、外部電源と内部電源の切り換えを行う電源
切換部とを有する電源制御部と、前記データ転送時に外
部電源の供給が遮断されたときに、前記電源制御部によ
り内部電源に切り換えて、少なくともその転送中の所定
単位のデータをデータ記憶部に記憶するための、例えば
ＣＰＵなどの制御手段とを備えることを特徴とするもの
である。

【００１１】前記目的を達成するために、第３の本発明
は、電気的に書き込みが可能で、かつ所定の単位でデー
タを記憶する、例えばフラッシュ型ＥＥＰＲＯＭなどの
不揮発性メモリからなるデータ記憶部が設けられ、上位
装置から所定の単位でデータアクセスがなされるテータ
記憶装置の制御方法において、前記データ記憶装置に電
源が供給されなくてもデータを一時的に記憶できる、例
えばＦＲＡＭや電池でバックアップされたＳＲＡＭなど
からなる第１のメモリと、その第１のメモリから前記デ
ータ記憶部へのデータ転送に必要な制御情報を、前記デ
ータ記憶装置に電源が供給されなくても一時的に記憶で
きる、例えばＦＲＡＭや電池でバックアップされたＳＲ
ＡＭなどからなる第２のメモリとを備え、上位装置から
データ記憶部にデータを書き込む際、前記上位装置から
第１のメモリへデータ転送する第１のステップと、前記
第１のメモリから前記データ記憶部へデータ転送する第
２のステップでデータの書き込みが行われ、データ書込
中に電源が遮断され、その後に電源供給が再開した場
合、前記第２のメモリ内の制御情報から前記第１のメモ
リ内のデータが正当か否かをチェックして、正当である
場合は前記制御情報に基づき前記第２のステップを実行
して、電源遮断時に中断されていた所定単位のデータを
データ記憶部に転送することを特徴とするものである。

【００１２】

【作用】本発明は前述のような構成になっており、電源
が遮断されたときに転送中であった所定単位のデータが
電源供給再開後あるいは外部電源の遮断によって切り換
えられた内部電源によってデータ記憶部に書き込まれる
ため、当該データの正当性の保障が完全となり、動作信
頼性の高いデータ記憶装置ならびにその制御方法が提供
できる。

【００１３】

【実施例】つぎに本発明の実施例を図とともに説明す
る。図１は第１実施例に係る半導体メモリ装置を説明す
るためのブロック図である。

【００１４】半導体メモリ装置１は、フラッシュメモリ
へのリード／ライトおよび全体の制御を行うマイコン
２、上位装置とのインターフェースプロトコルを実現す
るＩ／Ｆコントローラ３、作業用のワークメモリ４、複
数のフラッシュ型ＥＥＰＲＯＭ（フラッシュメモリアレ
イ）からなるデータ記憶部５、第１のメモリ６、第２の
メモリ７、前記各部を接続するアドレスバス８、データ
バス９、制御信号バス１０で主に構成されている。

【００１５】そしてアドレスバス１１、データバス１
２、制御信号バス１３により上位装置（図示せず）と接
続されている。ここでアドレスバス８とアドレスバス１
１、データバス９とデータバス１２、制御信号バス１０
と制御信号バス１３とは、必ずしも対応するものではな
い。

【００１６】前記マイコン２は制御プログラムを格納し
たＲＯＭ１４、カウンタレジスタならびにブロックナン
バレジスタなどの機能を有するＲＡＭ１５、各制御動作
を実行するためのＣＰＵ１６を備えている。

【００１７】前記Ｉ／Ｆコントローラ３は上位装置との
アクセスを実現するために、実行する処理を指定するた
めのコマンドレジスタ１７、データアクセスする論理ブ
ロックアドレスを指定するためのアドレスレジスタ１
８、転送ブロック数を指定するためのレングスレジスタ
１９、データの書込み／読出しを行うためのデータレジ
スタ２０、実行結果を知らせるためのステータスレジス
タ２１を備えている。

【００１８】前記ワークメモリ４は上位装置からの論理
ブロックアドレスをデータ記憶部５のフラッシュメモリ
群におけるメモリ空間上の実際のアドレスである実ブロ
ックアドレスに変換する第１のテーブル２２と、その実
ブロックアドレスに対応するフラッシュメモリのデータ
領域を管理する第２のテーブル２３とを有している。

【００１９】この半導体メモリ装置１は通常のハードテ
ィスクと同様に、ある一定のブロック単位でデータアク
セスされるものであり、上位装置から論理ブロックアド
レスとして任意のデータ領域が指定される。このとき１
ブロックのバイト単位は任意であるが、２ⁿ バイトが望
ましく、ここでは１ブロックが５１２バイトで構成され
ている場合として説明する。

【００２０】第１のテーブル２２の構成を図２とともに
説明する。第１のテーブル２２は前述のように、上位装
置からデータアクセスのために指定される論理ブロック
アドレスを、複数のフラッシュメモリから構成されるデ
ータ記憶部５のメモリ空間上の実際のアドレスである実
ブロックアドレスに変換するためのものである。

【００２１】同図において論理ブロックアドレス空間
は、論理ブロックアドレス０００１ｈ〜ＦＦＦＦｈにマ
ッピングされているとする。また同様に、実ブロックア
ドレス空間も実ブロックアドレス０００１ｈ〜ＦＦＦＦ
ｈにマッピングされているとする。ここで例えば、上位
装置からデータ読出し先として論理ブロックアドレス０
０３０ｈが指定された場合、第１のテーブル２２により
論理ブロックアドレス００３０ｈに対応する実ブロック
アドレス００８８ｈが参照され、実ブロックアドレス空
間の実ブロックアドレス００８８ｈが指定され、対応す
るデータＡが読み出される。

【００２２】このように第１のテーブル２２を介するこ
とにより、論理ブロックアドレスと実ブロックアドレス
のアドレス値が常に一致している必要がなくなるので、
データ記憶部５のメモリ空間を有効に使用することがで
きる。

【００２３】また、データの書込みのない論理ブロック
アドレスについては、例えば論理ブロックアドレスＦＦ
ＦＦｈのように、第１のテーブル２２の所定の領域の値
が００００ｈであり、実ブロックアドレス空間上に対応
するデータが無いことを示している。このような論理ブ
ロックアドレスへの読出しにつていは、ＡＬＬ０を上位
装置に転送すればよい。

【００２４】第２のテーブル２３は、実ブロックアドレ
ス空間上の実ブロックアドレス内のデータの状態を管理
するフラグ情報を格納するためのものである。図３に示
すように、実ブロックアドレス００８８ｈに対応する第
２のテーブル２３の領域には、この実ブロックアドレス
内のデータが有効であることを示す「有効データ」フラ
グ０１ｈが格納されている。さらに、実ブロックアドレ
ス００４３ｈのように実ブロックアドレス内のデータが
無効である場合は、「無効データ」フラグ０２ｈが格納
されている。これは、以前はこのブロック内のデータが
有効であったが、書換えが行われ、ある論理ブロックア
ドレスに対応するデータが他の実ブロックアドレスにセ
ットされたことを示している。また、「無効データ」フ
ラグはフラッシュメモリにおける消去処理の必要性も示
している。

【００２５】データの書き込みが可能な実ブロックアド
レスについては、実ブロックアドレス０００７ｈのよう
に「空きブロック」フラグ００ｈが格納されている。ま
た、データの書き込みができない実ブロックアドレスに
ついては、実ブロックアドレス０１２３ｈのように「欠
陥ブロック」フラグＦＦｈが格納されている。これらの
フラグ情報により、実ブロックアドレス空間を構成する
フラッシュメモリの状態を管理することができ、フラッ
シュメモリに対してデータの書き込み、消去などの処理
を有効に行うことができる。これらのフラグの値は一例
であり、フラッシュメモリの状態を管理できるように識
別されていれば、任意に設定してもよい。

【００２６】前記第１のテーブル２２と第２のテーブル
２３はデータ記憶部５内のフラッシュメモリをアクセス
するのに必要な情報であるので、不揮発メモリに格納さ
れる。そのメモリとしては、ＥＥＰＲＯＭやフラッシュ
メモリでもよいが、アクセスがＥＥＰＲＯＭやフラッシ
ュメモリに比べて高速であり、バイト単位でデータの書
換えが可能なＦＲＡＭが最適である。また、メモリとし
てＳＲＡＭを使用し、電源オフ時に不揮発メモリへテー
ブル情報を格納する方法でもよい。あるいは、電池等で
ＳＲＡＭをバックアップする方法でもよい。

【００２７】図４は、第１のメモリ６の構成を示す図で
ある。この第１のメモリ６は、例えばＦＲＡＭあるいは
電池でバックアップされたＳＲＡＭなどのようにデータ
記憶部５（フラッシュ型ＥＥＰＲＯＭ）よりもデータ書
込速度が高速でかつ不揮発性のメモリで構成されてい
る。そして同図に示すように「ブロック０」から「ブロ
ック２５５」までのブロックナンバ毎のメモリブロック
２４を多数備えている。

【００２８】このブロックの総数は、任意であって構わ
ない。

【００２９】図５は、第２のメモリ７の構成を示す図で
ある。この第２のメモリ７は、例えばＦＲＡＭあるいは
電池でバックアップされたＳＲＡＭまたはＥＥＰＲＯＭ
などのメモリで構成されている。そしてデータ転送の処
理状態を示すフラグ情報を記憶するフラグ情報エリア２
５、先頭アドレス情報を記憶する先頭アドレス情報エリ
ア２６、転送ブロック数を記憶する転送ブロック数情報
エリア２７、操作対象論理ブロックアドレスを記憶する
操作対象論理ブロックアドレス情報エリア２８、操作対
象実ブロックアドレスを記憶する操作対象実ブロックア
ドレス情報エリア２９、対象論理ブロックアドレスを記
憶する多数の対象論理ブロックアドレス情報エリア３０
などを有している。

【００３０】これらフラグ情報エリア２５、先頭アドレ
ス情報エリア２６、転送ブロック数情報エリア２７、操
作対象論理ブロックアドレス情報エリア２８、操作対象
実ブロックアドレス情報エリア２９、対象論理ブロック
アドレス情報エリア３０によってデータ転送の処理に必
要な各種制御情報を格納する制御情報エリア３１が構成
されている。

【００３１】次に図６ないし図１３を用いてマイコン２
の処理動作について説明する。

【００３２】図７に示すように上位装置から電源が供給
されると、まずステップ（以下、Ｓと略記する）１にお
いて各部がイニシャライズされ、Ｓ２で電源遮断に対応
する処理がなされるが、この処理については後で説明す
ることにして、ここでは上位装置から半導体メモリ装置
に通常の状態で電源が供給されている場合を説明する。
すなわちＳ２において第２のメモリ内のフラグ情報が
「１１Ｈ」あるいは「１２Ｈ」でないと判断されると、
Ｓ５に進む。

【００３３】Ｓ５ではコマンド待ちかどうか判断し、コ
マンド待ちであればそれを受信し、Ｓ６でそのコマンド
がデータ書き込みなのかどうか判断され、データ書き込
みであれば後述する書き込み処理のサブルーチンをコー
ルする。また、Ｓ７で受信した前記コマンドがデータ読
み出しなのかどうか判断され、データ読み出しであれば
後述する読み出し処理のサブルーチンをコールする。

【００３４】その他のコマンドであればＳ８でそのコマ
ンドに対応した処理を実行し、コマンドの処理が終了す
るとＳ９で終了の信号を上位装置に送り、次のコマンド
待ちの状態で待機する。

【００３５】次に図８を用いて書き込み処理を説明す
る。Ｓ１０で上位装置からアドレスレジスタおよびレン
グスレジスタに入力された論理ブロックアドレスの先頭
アドレス値および転送ブロック数を第２のメモリに設定
する。

【００３６】次にＳ１１で第１のステップを実行する。
この第１のステップは図９に示すようにまず、Ｓ２０で
フラグ情報「１０Ｈ」、すなわち上位装置から第１のメ
モリへデータ書込中を示すフラグ情報を第２のメモリに
設定する。

【００３７】Ｓ２１でレングスレジスタに入力されてい
る転送されるブロック数をマイコン中のカウンタ（ＲＡ
Ｍ）に設定し、Ｓ２２で第１のメモリ内のメモリブロッ
クを指定するブロツクナンバレジスタの値を「０」にす
る。

【００３８】そしてＳ２３において、上位装置からの１
ブロック分のデータをブロックナンバの示すメモリブロ
ック（図４参照）に転送する。転送が終了するとＳ２４
でブロックナンバの値を＋１インクリメントするととも
に、Ｓ２５でカウンタの値を−１デクリメントする。

【００３９】そして、カウンタの値が「０」になるまで
Ｓ２３〜Ｓ２５の動作が繰り返され、カウンタ値が
「０」になった、すなわち上位装置から第１のメモリへ
のデータの書き込み（転送）が終了したとＳ２６で判断
されると、第１のメモリへのデータの書き込み終了を示
すフラグ情報「１１Ｈ」を第２のメモリに設定して、第
１のステップを終了する。

【００４０】この第１のステップが終了すると、図８に
示すようにＳ１２で第２のステップの実行がなされる。
この第２のステップは図１０ならびに図１１に示すよう
にまず、Ｓ３０でフラグ情報「１２Ｈ」、すなわち第１
のメモリからデータ記憶部へのデータ書込中を示すフラ
グ情報を第２のメモリに設定する。

【００４１】Ｓ３１で第２のメモリから先頭アドレス値
および転送ブロック数を読み出し、それらから書き込み
対象の論理ブロックアドレスを算出する。例えば先頭ア
ドレス値が０００１ｈで、転送ブロック数が３の場合、
書き込み対象の論理ブロックアドレスは０００１ｈ〜０
００３ｈと算出される。

【００４２】Ｓ３２で算出した書き込み対象の論理ブロ
ックアドレス値を第２のメモリに格納するとともに、転
送されるブロック数をカウンタ（ＲＡＭ）に設定し、Ｓ
３３で第１のメモリ内のメモリブロックを指定するブロ
ツクナンバレジスタの値を「０」にする。

【００４３】次にＳ３４で、転送ブロック数とカウンタ
の値を元にして、第２のメモリから書き込み対象の論理
ブロックアドレスを読み出す。そしてＳ３５で、第１の
テーブルから、書き込み対象の論理ブロックアドレスに
対応する実ブロックアドレスが存在するかを検索し、Ｓ
３６で実ブロックアドレスが存在すると判断されると、
Ｓ３７で実ブロックアドレスに対応する第２のテーブル
の領域に「無効データ」フラグを設定する。

【００４４】次いでＳ３８で第２のテーブルより「空き
ブロック」フラグを検索し、その「空きブロック」の実
ブロックアドレスを書き込み先ブロックアドレスとして
設定して（Ｓ３９）、Ｓ４０で書き込み対象の論理ブロ
ックアドレス値と書き込み先の実ブロックアドレス値を
第２のメモリ内の操作対象論理ブロックアドレスと操作
対象実ブロックアドレスのエリアにそれぞれ格納する。

【００４５】そしてＳ４１でブロックナンバで示されて
いる第１のメモリのメモリブロックから１ブロック分の
データを、実ブロックアドレスで指定されているデータ
記憶部の領域に書き込む。次にＳ４２で、書き込み先の
実ブロックアドレスに対応する第２のテーブルの領域に
「有効データ」フラグを設定し、Ｓ４３で書き込み対象
の論理ブロックアドレスに対応する第１のテーブルの領
域に、書き込み先の実ブロックアドレス値を設定する。

【００４６】しかる後、Ｓ４４でブロックナンバの値を
インクリメントし、Ｓ４５でカウンタの値をデクリメン
トし、Ｓ４６でカウンタの値が０になったかどうか判断
する。カウンタの値が０になるまで前記Ｓ３４からＳ４
６の処理動作を繰り返して、所定ブロックのデータを第
１のメモリからデータ記憶部へ転送する。

【００４７】データ転送が終了するとＳ４７で第２のメ
モリに設定した制御情報をクリアし、Ｓ４８で第２のメ
モリのフラグ情報を「００Ｈ」に設定して、第２のステ
ップを終了する。この第２のステップの実行は、前述し
た図７のＳ４においても同様に行われる。

【００４８】再び図８に戻るが、Ｓ１２で第２のステッ
プを実行するとＳ１３で消去ブロックがあるかどうかが
判断され、無ければ書き込み処理を終了する。

【００４９】次に図１２を用いて読み出し処理について
説明する。まずＳ５０でアドレスレジスタおよびレング
スレジスタの値を読み出し、論理ブロックアドレス値お
よび転送されるブロック数を読み出し、Ｓ５１で転送ブ
ロック数をカウンタに設定する。

【００５０】次に読み出した論理ブロックアドレスの先
頭アドレス値と転送ブロック数およびカウンタの値か
ら、読み出される論理ブロックアドレスを算出する。次
いでそれを第１のテーブルより実ブロックアドレスに変
換し（Ｓ５３）、Ｓ５４で実ブロックアドレス内のデー
タを読み出し、Ｉ／Ｆコントローラを介して上位装置に
転送する。そしてＳ５５でカウンタの値をデクリメント
し、Ｓ５６でカウンタの値が０になったかどうか判断さ
れ、カウンタ値が０になるまでＳ５２からＳ５６までの
処理動作を繰り返してデータの読み出しを行い、カウン
タ値が０になると読み出し処理を終了する。

【００５１】次に図１３を用いて消去処理について説明
する。まずＳ６０で第２のテーブルを検索し、「無効デ
ータ」フラグを捜し、Ｓ６１で「無効データ」フラグを
含む消去ブロック単位内での「有効データ」フラグを検
索し、Ｓ６２で「有効データ」フラグが有るかどうかを
判断する。「有効データ」フラグが無ければＳ６３で消
去ブロック単位での消去操作を実行する。

【００５２】前述のＳ６２で「有効データ」フラグが有
ると判断されると、Ｓ６４で「有効データ」フラグであ
る実ブロックアドレス内のデータをワークメモリへ退避
させ、Ｓ６５で第２のテーブルより消去ブロック以外の
範囲での「空きブロック」フラグを検索する。

【００５３】そしてＳ６６で「空きブロック」の実ブロ
ックアドレスに、前述したワークメモリへ退避させてあ
ったデータを書き込む。次にＳ６７で第１のテーブルよ
り退避元の実ブロックアドレスを検索し、それを書き込
み先の実ブロックアドレスに変更し、書き込まれた実ブ
ロックアドレスに対応する第２のテーブルの領域に「有
効フラグ」を設定して（Ｓ６８）、Ｓ６９で消去ブロッ
ク単位での消去操作を実行する。

【００５４】しかる後、Ｓ７０で消去ブロック内の実ブ
ロックアドレスに対応する第２のテーブルの領域に「空
きフラグ」を設定して、消去処理を終了する。

【００５５】以上の説明は上位装置から半導体メモリ装
置へ電源が供給されている通常の処理動作であるが、停
電、あるいは上位装置のコンセントを不意に引き抜いた
場合、または半導体メモリ装置の引き抜きなどによって
上位装置との接続が不意に遮断されたりする場合、すな
わち上位装置から半導体メモリ装置への電源が遮断され
ることがある。

【００５６】次にこの場合の対応について図６ならびに
図７を用いて説明する。図６は、状態フラグを説明する
ための図である。同図に示すようにフラグ値が「００
Ｈ」の場合はレディ状態、「１０Ｈ」の場合は上位装置
から第１のメモリへのデータ書き込み中、「１１Ｈ」の
場合は上位装置から第１のメモリへのデータ書き込み終
了、「１２Ｈ」の場合は第１のメモリからデータ記憶部
へのデータ書き込み中をそれぞれ示している。

【００５７】図７のＳ２において上位装置から第１のメ
モリへのデータ書き込み終了（「１１Ｈ」）または第１
のメモリからデータ記憶部へのデータ書き込み中（「１
２Ｈ」）ということは、その時点で上位装置から半導体
メモリ装置への電源が遮断されても転送中のデータの復
旧可能な状態であることを示す。一方、上位装置から第
１のメモリへのデータ書き込み中（「１０Ｈ」）に電源
が遮断されると、第１のメモリへは当該ブロツクのデー
タが途中までしか記憶されていないため、そのデータの
復旧は不可能であることを示す。従ってこのＳ２では、
その時点において半導体メモリ装置への電源が遮断され
たとき、データの復旧は可能かどうかを判断している。

【００５８】その判断結果、フラグ情報が「１１Ｈ」あ
るいは「１２Ｈ」で転送中のデータの復旧が可能である
と判断すると、Ｓ３で第２のメモリから操作対象実ブロ
ツクアドレス値を読み出し、その実ブロツクアドレスに
対応する第２のテーブルの領域に「無効データ」のフラ
グを設定して、復旧処理時にはその実ブロツクアドレス
へのデータの書き込みを禁止する。次にＳ４で前述の第
２のステップを実行して、電源供給再開後に前述の電源
遮断で転送途中であったデータを最初からデータ記憶部
へ書き込む。

【００５９】図１４ないし図１６は、処理動作の変形例
を説明するための図である。図１４において前記図７と
相違する点は、Ｓ８の後に書き込み処理あるいは読み出
し処理とは無関係にＳ９でコマンド処理の終了を上位装
置に返送する点である。

【００６０】また図１５において前記図８と相違する点
は、Ｓ１１とＳ１２の間にコマンド処理の終了を上位装
置に返送するＳ１００がある点である。

【００６１】さらに図１６において前記図１２と相違す
る点は、Ｓ５６の後にコマンド処理の終了を上位装置に
返送して（Ｓ１０１）読み出し処理を終了する点であ
る。

【００６２】このように所定のコマンド処理が終了する
と、その旨を逐次上位装置に連絡することにより、上位
装置の待ち時間を可及的に短縮して上位装置での他の処
理が可能となり、上位装置の処理効率が高められる。

【００６３】図１７ないし図２３は、本発明の第２実施
例を説明するための図である。図１７は半導体メモリ装
置のブロック図で、図１に示した第１実施例のものと相
違する主な点は、電源遮断時のバックアップ用内部電源
部（内部電源）３３、電源切換部（電源切換回路）３
４、電源電圧検出部（電源電圧検出回路）３５などから
構成された電源制御部を備えた点である。

【００６４】図１８は、この電源制御部の具体的な構成
を示すブロック図である。電源制御部は、外部からの電
源電圧が正常に印加されているかどうかを検出する電源
電圧検出回路３５と、内部電源３３と、この内部電源３
３からの電源電圧の印加を制御する内部電源ＯＮ／ＯＦ
Ｆスイッチ３６と、印加する電源を外部電源にするか内
部電源にするかを切り換える電源切換回路３４とから構
成されている。

【００６５】前記電源電圧検出回路３５は、外部から半
導体メモリ装置１内に供給される外部電源の電圧を監視
し、所定の電圧値、例えば５Ｖで半導体メモリ装置１が
動作している場合で、基準電圧を４．５５Ｖとしたとき
は、４．５５Ｖと外部電源電圧を比較し、外部電源電圧
が４．５５Ｖ以下になったときに検出信号を外部に出力
する。この検出信号は、電源切換回路３４とマイコン２
の割り込み信号端子へ送られる。この検出信号により、
マイコン２は外部からの電源供給が無くなったことを検
知する。

【００６６】前記内部電源３３は、半導体メモリ装置１
内にあって各内部回路を動作することが可能な電源であ
る。この電源としては例えばニッケル−カドミウム電池
などの二次電池、あるいは電気二重層コンデンサ（松下
電子部品社製 商品名ゴールドキャパシタＡＬ 定格電
圧２．５Ｖ 静電容量 １０Ｆ）が好適である。

【００６７】前記内部電源ＯＮ／ＯＦＦスイッチ３６
は、マイコン２からの制御信号により、半導体メモリ装
置１内の各回路に内部電源３３から電源電圧を供給する
かどうかを指定することができる。外部電源からの電源
供給が無く、内部電源３３で内部回路が動作している場
合は、このスイッチ３６の制御により、マイコン２から
電源ＯＦＦ操作を行うことができる。

【００６８】前記電源切換回路３４は、電源電圧検出回
路３５からの検出信号により内部回路への供給電源を切
り換えることができる。通常、外部から電源電圧が供給
されている場合は、外部電源からの電源電圧供給に指定
され、この外部電源入力が途絶えた場合に、検出信号に
より内部電源３３からの電源供給に切り換える。

【００６９】この電源制御部の具体的な回路図を図１９
に示す。

【００７０】前記電源電圧検出回路３５は、外部電源電
圧と基準電圧とを比較する比較器３７と、前記基準電圧
を生成する電源３８とから構成されている。ここで前記
電源３８は、ツェナーダイオードや供給電源電圧の抵抗
分割であっても差支えない。前記比較器３７からの出力
は、外部電源電圧が基準電圧よりも高い場合はハイ
「Ｈ」レベルの信号を出力し、逆に低い場合はロー
「Ｌ」レベルの信号を出力し、このＬレベルの信号がマ
イコン２への割り込み信号となる。

【００７１】前記内部電源３３は、例えば前述の電解二
重層コンデンサなどの大容量のコンデンサから構成され
ている。電源電圧５Ｖとして、内部回路の動作を保証す
るように、複数個のコンデンサの組合せで構成されるこ
ともある。

【００７２】前記内部電源ＯＮ／ＯＦＦスイッチ３６
は、内部電源３３からの電源を供給電源出力に印加する
かどうかを決定する電界効果トランジスタ（ＦＥＴ）３
９から構成されている。このＦＥＴ３９は、ゲートへの
印加電圧がＬレベルのとき駆動し、内部電源３３からの
供給電源出力が可能となる。

【００７３】前記電源切換回路３４は、電源電圧検出回
路３５からの検出信号により外部電源入力を供給電源出
力に供給するかどうかを決定するＦＥＴ４０と、電流の
逆流を防止するダイオード４１と、トランジスタ４２と
を有している。

【００７４】外部電源入力に外部電源電圧が印加され、
前記電源電圧検出回路３５からの検出信号がＨレベル
（外部電源電圧が基準電圧よりも高い）の場合、トラン
ジスタ４２がＯＮし、ＦＥＴ４０が駆動して、外部電源
入力から供給電源出力に電源電圧が印加されるともに、
内部電源３３であるコンデンサへの充電も行われる。

【００７５】次に外部電源が途絶え、前記電源電圧検出
回路３５からの検出信号がＬレベル（外部電源電圧が基
準電圧よりも低い）になった場合、ＦＥＴ４０の駆動が
ＯＦＦされ、外部電源入力から供給電源出力への電源電
圧の印加が止まる。この時、前記内部電源ＯＮ／ＯＦＦ
スイッチ３６がＯＮされている場合は、内部電源３３か
ら供給電源出力への電源電圧の印加が実行される。

【００７６】図２０は、電源制御部の変形例を示す回路
図である。図１９に示す回路図では電源電圧検出回路３
５からの検出信号が電源切換回路３４とマイコン２の両
方に出力されているが、図２０の電源制御部では電源電
圧検出回路３５からの検出信号がマイコン２へのみ割り
込み信号として出力される。

【００７７】図２１ないし図２３は、外部電源が遮断さ
れた場合のマイコン制御のフローチャートである。

【００７８】図２１ならびに図２２は第２ステップのフ
ローチャートであり、Ｓ３０〜Ｓ４８までは前に説明し
たので、ここでは説明を省略する。

【００７９】図２２に示すようにＳ４８の次にＳＩ１０
で外部電源ＯＦＦフラグがあるかどうかの判断がなさ
れ、外部電源ＯＦＦフラグが無ければ第２ステップを終
了し、外部電源ＯＦＦフラグが有ればＳ１１１で外部電
源ＯＦＦフラグをクリアした後、Ｓ１１２で外部電源を
ＯＦＦする。

【００８０】前記外部電源ＯＦＦフラグのセットは、図
２３に示す割込処理のルーチンによってなされる。この
処理は前述したように電源電圧検出部３５からマイコン
２に割り込み信号が入力されると起動し、Ｓ１２０で第
２のメモリ内にフラグ情報「１１Ｈ」あるいは「１２
Ｈ」がセットされているかどうかの判断がなされる。

【００８１】その判断結果、フラグ情報が「１１Ｈ」あ
るいは「１２Ｈ」であると判断すると、Ｓ１２１で外部
電源ＯＦＦフラグをセットし、電源の供給を内部電源３
３に切り換えて、転送中の当該ブロックデータ、あるい
は第１のメモリに記憶されているデータのうち転送中の
ものを含んでまだデータ記憶部に転送されていない残り
の全てのデータをデータ記憶部５に記憶するまで、その
動作を内部電源３３でバックアップする。

【００８２】Ｓ１２０でＮＯと判断されると、Ｓ１２２
で電源をＯＦＦする。

【００８３】前記実施例では第１のメモリと第２のメモ
リが別のメモリであったが、第１のメモリと第２のメモ
リが同一のメモリであって、それのエリアを分割して使
用することも可能である。

【００８４】前記実施例では半導体メモリ装置の場合に
ついて説明したが、本発明はこれに限定されるものでは
なく、例えばハードディスク装置などのように所定の単
位でデータが記憶できる他のデータ記憶装置にも適用可
能である。

【００８５】

【発明の効果】本発明は前述のような構成になってお
り、電源が遮断されたときに転送中であった所定単位の
データが電源供給再開後あるいは外部電源の遮断によっ
て切り換えられた内部電源によってデータ記憶部に書き
込まれるため、当該データの正当性の保障が完全とな
り、動作信頼性の高いデータ記憶装置ならびにその制御
方法が提供できる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体メモリ装置の
構成を示すブロック図である。

【図２】第１のテーブルの構成、機能を説明するための
説明図である。

【図３】第２のテーブルの構成、機能を説明するための
説明図である。

【図４】第１のメモリの構成図である。

【図５】第２のメモリの構成図である。

【図６】第２のメモリに記憶されるフラグ値の内容を示
す説明図である。

【図７】半導体メモリ装置のメインルーチンを示すフロ
ーチャートである。

【図８】データの書き込み処理を示すフローチャートで
ある。

【図９】第１のステップを示すフローチャートである。

【図１０】第２のステップを示すフローチャートであ
る。

【図１１】第２のステップを示すフローチャートであ
る。

【図１２】データの読み出し処理を示すフローチャート
である。

【図１３】データの消去処理を示すフローチャートであ
る。

【図１４】メインルーチンの変形例を示すフローチャー
トである。

【図１５】その変形例でのデータの書き込み処理を示す
フローチャートである。

【図１６】その変形例でのデータの読み出し処理を示す
フローチャートである。

【図１７】本発明の第２実施例に係る半導体メモリ装置
の構成を示すブロック図である。

【図１８】その半導体メモリ装置の電源制御部を示すブ
ロツク図である。

【図１９】その電源制御部の回路図である。

【図２０】その電源制御部の変形例を示す回路図であ
る。

【図２１】その半導体メモリ装置の第２のステップのフ
ローチャートである。

【図２２】その半導体メモリ装置の第２のステップのフ
ローチャートである。

【図２３】その半導体メモリ装置の割り込み処理のフロ
ーチャートである。

【符号の説明】 １ 半導体メモリ装置 ２ マイコン ３ Ｉ／Ｆコントローラ ４ ワークメモリ ５ データ記憶部 ６ 第１のメモリ ７ 第２のメモリ １４ ＲＯＭ １５ ＲＡＭ １６ ＣＰＵ １７ コマンドレジスタ １８ アドレスレジスタ １９ レングスレジスタ ２０ データレジスタ ２１ ステータスレジスタ ２２ 第１のテーブル ２３ 第２のテーブル ２４ メモリブロック ２５ フラグ情報エリア ２６ 先頭アドレス情報エリア ２７ 転送ブロツク数情報エリア ２８ 操作対象論理ブロックアドレス情報エリア ２９ 操作対象実ブロックアドレス情報エリア ３０ 制御状態エリア ３３ 内部電源部（内部電源） ３４ 電源切換部（電源切換回路） ３５ 電源電圧検出部（電源電圧検出回路） ３６ 内部電源ＯＮ／ＯＦＦスイッチ

Claims (18)

【特許請求の範囲】
1. 【請求項１】 電気的に書き込みが可能で、かつ所定の
   単位でデータを記憶するデータ記憶部が設けられ、上位
   装置から所定の単位でデータアクセスがなされるデータ
   記憶装置において、 前記データ記憶装置に電源が供給されなくてもデータを
   一時的に記憶できる第１のメモリと、 その第１のメモリから前記データ記憶部へのデータ転送
   に必要な制御情報を、前記データ記憶装置に電源が供給
   されなくても一時的に記憶できる第２のメモリと、 前記データ転送時に電源の供給が遮断されたときに、そ
   の転送中の所定単位のデータを電源供給再開後にデータ
   記憶部に再書き込みするための制御手段とを備えること
   を特徴とするデータ記憶装置。
2. 【請求項２】 電気的に書き込みが可能で、かつ所定の
   単位でデータを記憶するデータ記憶部が設けられ、上位
   装置から所定の単位でデータアクセスがなされるデータ
   記憶装置において、 前記データ記憶装置に電源が供給されなくてもデータを
   一時的に記憶できる第１のメモリと、 その第１のメモリから前記データ記憶部へのデータ転送
   に必要な制御情報を、前記データ記憶装置に電源が供給
   されなくても一時的に記憶できる第２のメモリと、 前記データ転送時に外部電源の供給が遮断されたことを
   検知する電源電圧検出部と、内部電源部と、外部電源と
   内部電源の切り換えを行う電源切換部とを有する電源制
   御部と、 前記データ転送時に外部電源の供給が遮断されたとき
   に、前記電源制御部により内部電源に切り換えて、少な
   くともその転送中の所定単位のデータをデータ記憶部に
   記憶するための制御手段とを備えることを特徴とするデ
   ータ記憶装置。
3. 【請求項３】 請求項１または請求項２記載において、
   前記第１のメモリが前記データ記憶部よりもデータ書き
   込み速度が高速であることを特徴とするデータ記憶装
   置。
4. 【請求項４】 請求項１または請求項２記載において、
   前記第１のメモリが消去処理が不要で、オーバライトが
   可能な不揮発性メモリであることを特徴とするデータ記
   憶装置。
5. 【請求項５】 請求項１または請求項２記載において、
   前記第１のメモリがＦＲＡＭであることを特徴とするデ
   ータ記憶装置。
6. 【請求項６】 請求項１または請求項２記載において、
   前記第１のメモリが電池でバックアップされたＳＲＡＭ
   であることを特徴とするデータ記憶装置。
7. 【請求項７】 請求項１または請求項２記載において、
   前記第２のメモリが電気的に消去が可能な不揮発性メモ
   リであることを特徴とするデータ記憶装置。
8. 【請求項８】 請求項１または請求項２記載において、
   前記第２のメモリが電気的に消去が可能なＥＥＰＲＯＭ
   であることを特徴とするデータ記憶装置。
9. 【請求項９】 請求項１または請求項２記載において、
   前記第２のメモリがＦＲＡＭであることを特徴とするデ
   ータ記憶装置。
10. 【請求項１０】 請求項１または請求項２記載におい
    て、前記第２のメモリが電池でバックアップされたＳＲ
    ＡＭであることを特徴とするデータ記憶装置。
11. 【請求項１１】 請求項１または請求項２記載におい
    て、前記第１のメモリと第２のメモリが同一のメモリ
    で、エリアを分割して使用していることを特徴とするデ
    ータ記憶装置。
12. 【請求項１２】 請求項１または請求項２記載におい
    て、前記データ記憶装置が半導体メモリ装置であること
    を特徴とするデータ記憶装置。
13. 【請求項１３】 請求項１または請求項２記載におい
    て、前記データ記憶部が不揮発性メモリで構成されてい
    ることを特徴とするデータ記憶装置。
14. 【請求項１４】 請求項１または請求項２記載におい
    て、前記データ記憶部を構成する不揮発性メモリがフラ
    ッシュ型ＥＥＰＲＯＭであることを特徴とするデータ記
    憶装置。
15. 【請求項１５】 請求項１４記載において、前記データ
    記憶部が複数のフラッシュ型ＥＥＰＲＯＭで構成されて
    いることを特徴とするデータ記憶装置。
16. 【請求項１６】 電気的に書き込みが可能で、かつ所定
    の単位でデータを記憶するデータ記憶部が設けられ、上
    位装置から所定の単位でデータアクセスがなされるデー
    タ記憶装置の制御方法において、 前記データ記憶部に電源が供給されなくてもデータを一
    時的に記憶できる第１のメモリと、 その第１のメモリから前記データ記憶部へのデータ転送
    に必要な制御情報を、前記データ記憶装置に電源が供給
    されなくても一時的に記憶できる第２のメモリとを備
    え、 上位装置からデータ記憶部にデータを書き込む際、前記
    上位装置から第１のメモリへデータ転送する第１のステ
    ップと、前記第１のメモリから前記データ記憶部へデー
    タ転送する第２のステップでデータの書き込みが行わ
    れ、 データ書込中に電源が遮断され、その後に電源供給が再
    開した場合、前記第２のメモリ内の制御情報から前記第
    １のメモリ内のデータが正当か否かをチェックして、正
    当である場合は前記制御情報に基づき前記第２のステッ
    プを実行して、電源遮断時に中断されていた所定単位の
    データをデータ記憶部に転送することを特徴とするデー
    タ記憶装置の制御方法。
17. 【請求項１７】 請求項１６記載において、前記上位装
    置から第１のメモリへデータの書き込みが終了した時点
    で、前記上位装置に対して書込終了信号を送信すること
    を特徴とするデータ記憶装置の制御方法。
18. 【請求項１８】 請求項１６記載において、前記データ
    記憶装置が半導体メモリ装置であることを特徴とするデ
    ータ記憶装置の制御方法。