WO2009107212A1 - ストレージ装置、ストレージ制御装置およびストレージ制御方法 - Google Patents

ストレージ装置、ストレージ制御装置およびストレージ制御方法 Download PDF

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WO2009107212A1
WO2009107212A1 PCT/JP2008/053493 JP2008053493W WO2009107212A1 WO 2009107212 A1 WO2009107212 A1 WO 2009107212A1 JP 2008053493 W JP2008053493 W JP 2008053493W WO 2009107212 A1 WO2009107212 A1 WO 2009107212A1
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control data
data
storage
cache memory
programmable device
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PCT/JP2008/053493
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光正 羽根田
新菜 塚本
祐司 花岡
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富士通株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1415—Saving, restoring, recovering or retrying at system level
    • G06F11/1441—Resetting or repowering
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
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    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache

Definitions

  • the present invention has a function of saving data stored in a cache memory to a nonvolatile memory at the time of abnormal termination, and a function of restoring data saved to the nonvolatile memory to the cache memory at power-on after abnormal termination.
  • the present invention relates to a storage apparatus, a storage control apparatus, and a storage control method for realizing the above by a programmable device in which predetermined control data is written.
  • the storage device forms a RAID (Redundant Arrays of Independent (Inexpensive) Disks) group by a plurality of hard disk devices (storage media), and the reliability of data handled and the access performance to the data Has improved.
  • RAID Redundant Arrays of Independent (Inexpensive) Disks
  • Such a storage apparatus generally improves access performance by performing a write process (write process) called a write-back method.
  • a write process write process
  • the storage device notifies the host computer that the write processing is completed when the data is stored in the cache memory. Thereafter, when a predetermined condition is satisfied, the data stored in the cache memory is stored in the hard disk device.
  • this write-back method it is possible to increase the access performance compared to the case of adopting the write-through method of notifying the host computer that the write processing is completed after data writing to the hard disk device is completed. Become.
  • the power is turned off without a normal termination operation due to a power failure or the like in a state where the data stored in the cache memory is not stored in the hard disk device.
  • abnormal termination when the power is turned off without performing a normal termination operation, data may be lost. This is because a volatile memory is generally used as the cache memory, and data is lost when power is not supplied from the power source.
  • the data on the cache memory is saved to the non-volatile memory while power is supplied from a large-capacity capacitor that can supply power even when the power is turned off.
  • Some are configured to restore the data saved in the nonvolatile memory to the cache memory when the power is turned on after completion.
  • a battery may be used in place of the capacitor.
  • the battery has problems such as deterioration of the battery, in recent years, there is a tendency to employ a capacitor that is less deteriorated due to charge / discharge.
  • the above-described conventional storage apparatus has a problem that the data transfer circuit becomes large in order to speed up the data transfer processing performed at the time of abnormal termination and startup after the abnormal termination.
  • a data transfer circuit for performing a process of saving data on the cache memory to the nonvolatile memory (hereinafter referred to as “data saving process”), and a nonvolatile memory It is conceivable to prepare two data transfer circuits for performing processing for restoring the data saved in the cache memory to the cache memory and perform the data transfer processing in parallel, but this increases the circuit scale. There was a problem that.
  • Accelerating the data saving process makes it possible to save more data in the nonvolatile memory within a short time when power is supplied from the capacitor.
  • the data recovery process is speeded up, it is possible to shorten the startup time of the storage apparatus after abnormal termination. For this reason, speeding up the data transfer process described above is an important issue.
  • the present invention has been made to solve the above-described problems caused by the prior art, and a storage apparatus and storage capable of efficiently performing a data saving process and a data recovery process without increasing the size of a data transfer circuit It is an object to provide a control device and a storage control method.
  • the storage device disclosed in the present application has a function of saving data stored in the cache memory to the nonvolatile memory at the time of abnormal termination, and saving the data to the nonvolatile memory. And a function of restoring the cache memory when power is turned on after abnormal termination by a programmable device in which predetermined control data is written, the data stored in the cache memory being stored in the cache memory Write control data, which is control data for realizing a function to be saved in the nonvolatile memory, and read control data, which is control data for realizing a function for restoring the data saved in the nonvolatile memory to the cache memory Control data storage means for storing the When the power is turned on after the normal termination, the writing means for writing the read control data stored in the control data storage means to the programmable device, and the programmable device to which the read control data has been written by the writing means On the other hand, it is a requirement that a restoration instruction means for instructing the data saved in the nonvolatile memory
  • the writing unit is stored in the control data storage unit when the programmable device instructed by the recovery instruction unit completes the data recovery process. It is a requirement to write write control data to the programmable device.
  • the storage device disclosed in the present application may be configured such that the control data storage means uses a plurality of read data as control data for realizing a function of restoring the data saved in the nonvolatile memory to the cache memory.
  • Storing the control data, and the writing unit writes a plurality of read control data stored in the control data storage unit to the programmable device when the storage device is powered on after abnormal termination.
  • the restoration instructing unit performs processing for restoring the data saved in the plurality of nonvolatile memories to the cache memory in parallel with respect to the programmable device in which the plurality of read control data is written by the writing unit. It is a requirement to instruct.
  • the storage device disclosed in the present application may be configured such that the control data storage unit includes a plurality of control data as a control data for realizing a function of saving data stored in the cache memory to the nonvolatile memory.
  • Write control data is stored, and the writing means stores a plurality of write control data stored in the control data storage means when the programmable device instructed by the recovery instruction means completes data recovery processing. It is a requirement to write to a programmable device.
  • the processing for saving the data stored in the cache memory to the nonvolatile memory without making the data transfer circuit large, and the data saved in the nonvolatile memory to the cache memory There is an effect that it is possible to efficiently perform the process of recovering to. That is, there is an effect that it is possible to shorten the time required for activation after abnormal termination without increasing the mounting area and cost.
  • FIG. 1 is a diagram illustrating a schematic configuration of a storage apparatus according to the present embodiment.
  • FIG. 2 is a diagram illustrating a configuration of a CM included in the storage device of the comparative example.
  • FIG. 3 is a diagram illustrating an example of various kinds of information stored in the NVRAM.
  • FIG. 4 is a diagram illustrating a configuration of the FPGA in which the control data for power failure recovery is configured.
  • FIG. 5 is a sequence diagram illustrating a flow of data recovery processing by a CM included in the storage device of the comparative example.
  • FIG. 6 is a diagram illustrating a configuration of a CM included in the storage apparatus according to the present embodiment.
  • FIG. 7A is a diagram of a configuration of the FPGA in which the power failure control data is configured.
  • FIG. 7B is a diagram of a configuration of the FPGA in which the power recovery control data is configured.
  • FIG. 8 is a sequence diagram illustrating a flow of data recovery processing by a CM
  • control data data obtained by implementing a logic circuit and written (configured) in a programmable device. That is, the programmable device operates in the same manner as the logic circuit converted into control data.
  • FIG. 1 is a diagram illustrating a schematic configuration of a storage apparatus 1 according to the present embodiment. In the figure, only the configuration necessary for explaining the outline of the storage apparatus 1 is shown.
  • the storage apparatus 1 shown in the figure has a duplex configuration in order to ensure high reliability, and each component is divided into two systems (in the figure, distinguished by A and B added to the reference numerals). Is provided. Since the components of each system have the same functions, the components will be described only for one system below.
  • the storage apparatus 1 includes a CE (Controller Enclosure) mainly equipped with each unit that controls the storage apparatus 1 and a communication module that handles communication between the storage apparatus 1 and a host computer that is a host apparatus.
  • the controller enclosure) 10 and the DE (Device Enclosure) 20 mainly equipped with the hard disk device are divided into housings.
  • CE 10 is connected to a host computer via a fiber channel as an external device via a channel adapter (not shown), and is connected to DE 20 via expanders 112A and 112B.
  • the DE 20 includes a hard disk device (hereinafter abbreviated as “HDD: Hard Disk Drive”) 21, and is connected to other DEs by using the expanders 212 ⁇ / b> A and 213 ⁇ / b> B directly or via a router. Individual connection is possible.
  • HDD Hard Disk Drive
  • the CE 10 includes CMs (Controller Modules) 100A and 100B for controlling the storage apparatus 1, and a plurality of HDDs 11 connected to the CMs 100A and 100B.
  • CMs Controller Modules
  • HDDs 11 connected to the CMs 100A and 100B.
  • the HDD 11 is a storage device in which data is read and written redundantly by the CM 100A.
  • the storage device connected to the CM 100A is not limited to the hard disk device, and may be another storage device such as a thermomagnetic disk device, a magneto-optical disk device, or a semiconductor disk using a semiconductor nonvolatile memory.
  • the CM 100A is a storage control device that controls the storage device 1, and includes an interface (hereinafter abbreviated as “I / F”) unit 111A, an expander 112A, a cache memory 113A, a RAID-on-Chip (hereinafter referred to as “RAID-on-Chip”). 119A) (abbreviated as “RoC”).
  • the I / F unit 111A is an interface for connecting to a network such as a LAN (Local Area Network).
  • the expander 112 ⁇ / b> A is a relay device that relays data transmitted and received between the RoC 119 ⁇ / b> A and the HDD 11.
  • the cache memory 113A is a memory that temporarily stores data transferred between the host computer and the HDD 11.
  • a memory having high access performance such as DDR2 SDRAM (Double Data Rate2, Synchronous Dynamic Random Access Memory) is used.
  • the RoC 119A is a control device that controls the CM 100A as a whole, and is a type of “System On Chip” that includes a memory controller and a CPU (Central Processing Unit). Specifically, the RoC 119A controls the interface with the host computer and manages the cache memory 113A.
  • the RoC 119A when a data write command is received from the host computer, the RoC 119A stores the data in the cache memory 113A. Then, the RoC 119A notifies the host computer that the write processing has been completed when the data is stored in the cache memory 113A. Thereafter, when a predetermined condition is satisfied, the data stored in the cache memory 113A is written into the HDD 11.
  • CM 110 the configuration of the CM included in the storage apparatus (referred to as storage apparatus 0) of the comparative example
  • the CM 110 the configuration of the CM (referred to as CM 120) included in the storage apparatus 1 according to the present embodiment and the various processes performed by the CM 120 will be described.
  • abnormal termination a case where power supply from the power supply to the storage device is stopped due to a power failure will be described as an example, but the example of abnormal termination is not limited to this, This also applies to the case where the user unplugs the power plug while the storage apparatus is running.
  • FIG. 2 is a diagram illustrating a configuration of the CM 110 included in the storage device 0 of the comparative example.
  • the schematic configuration of the disarray device 0 of the comparative example is the same as the schematic configuration of the storage device 1 shown in FIG. 1, and the CM 110 shown in FIG. 2 corresponds to 100A and 100B shown in FIG. Further, FIG. 2 illustrates only the configuration related to the data saving process and the data recovery process.
  • the CM 110 is connected to the power supply unit 12, and includes a cache memory 113, flash memories 114a and 114b, a control data storage unit 115, an NVRAM (Non Volatile Random Access Memory) 116, It has PLD 117, FPGA 118, and RoC 119.
  • NVRAM Non Volatile Random Access Memory
  • the power supply unit 12 is a large-capacity capacitor, a battery, or the like that supplies power to the CM 110 when power supply from the power supply to the storage apparatus 0 is stopped due to a power failure.
  • the cache memory 113 is a memory that temporarily stores data transferred between the host computer and the HDD 11.
  • the flash memories 114a and 114b are non-volatile memories in which data stored in the cache memory 113 is saved by an FPGA 118 described later when a power failure occurs.
  • NAND (Nand) type flash memories are generally used as the flash memories 114a and 114b. In this specification, the flash memories 114a and 114b are described as NAND type flash memories.
  • the control data storage unit 115 is a storage device such as a nonvolatile memory, and stores power failure / recovery control data 115a configured in the FPGA 118 described later.
  • the FPGA 118 can perform data saving processing and data recovery processing.
  • the NVRAM 116 is a storage device such as a non-volatile memory, and stores information for determining whether or not a power failure has occurred. An example of various information stored in the NVRAM 116 is shown in FIG.
  • the NVRAM 116 stores a power failure flag indicating whether or not a power failure has occurred, and a data saving completion flag indicating whether or not the data saving processing is completed.
  • a power failure flag indicating whether or not a power failure has occurred
  • a data saving completion flag indicating whether or not the data saving processing is completed.
  • the power failure flag and data save completion flag stored in the NVRAM 116 are updated by the PLD 117 described later.
  • the power failure flag and data save completion flag update processing by the PLD 117 will be described later.
  • the PLD 117 is a device including various logic circuits that control the CM 110, and performs processing for configuring control data in the FPGA 118, processing for updating various data stored in the NVRAM 116, processing for detecting a power failure, and the like. Do.
  • the PLD 117 accepts an instruction to perform configuration from the RoC 119, and configures the power failure / recovery control data 115a in the FPGA 118.
  • the reason for configuring the power failure / recovery control data 115a in the FPGA 118 when the power is turned on is that a rewritable programmable device such as the FPGA 118 loses the configured control data when power is not supplied.
  • the PLD 117 acquires the power failure flag and the data save completion flag stored in the NVRAM 116. Then, when the acquired power failure flag is “1 (power failure occurred)” and the data save completion flag is “1 (save completed)”, the PLD 117 supplies power to the RoC 119 after the power failure occurs. Notify that.
  • the PLD 117 does not turn on power to the RoC 119 after the power failure occurs. To indicate that it is “normal power-on”.
  • the PLD 117 detects whether or not a power failure has occurred during the startup of the storage device 0. When the PLD 117 detects that a power failure has occurred, the PLD 117 notifies the RoC 119 that a power failure has occurred and updates the power failure flag stored in the NVRAM 116 to “1 (power failure occurred)”. When the PLD 117 receives a notification from the RoC 119 that the data saving process has been completed, the PLD 117 updates the data saving completion flag stored in the NVRAM 116 to “1 (saving complete)”.
  • the FPGA 118 is a programmable device in which predetermined control data is configured by the PLD 117. Specifically, in the FPGA 118, when the storage apparatus 0 is powered on, the power failure / recovery control data 115a is configured by the PLD 117. As a result, the FPGA 118 can execute data save processing and data recovery processing. As the FPGA 118, an FPGA having a scale capable of configuring the power recovery control data 115a is used.
  • FIG. 4 is a diagram showing the configuration of the FPGA 118 in which the power failure recovery control data 115a is configured.
  • the FPGA 118 in which the power failure / recovery control data 115a is configured includes a PCI (Peripheral Component Interconnect) bus I / F 181, memory I / F 182a and 182b, a descriptor holding register 183, and a write DMA. (Direct Memory Access) 184a and 184b, read DMA 185a, and erase DMA 186a and 186b.
  • PCI Peripheral Component Interconnect
  • the PCI bus I / F 181 is an interface for transmitting and receiving data between the FPGA 118 and the cache memory 113.
  • the memory I / F 182a is an interface that performs data transmission / reception between the FPGA 118 and the flash memory 114a
  • the memory I / F 182b is an interface that performs data transmission / reception between the FPGA 118 and the flash memory 114b.
  • the descriptor holding register 183 is a register that stores an instruction (descriptor) for each DMA generated by the RoC 119.
  • the descriptor holding register 183 includes a descriptor indicating a data saving instruction (hereinafter referred to as “data saving descriptor”), a descriptor indicating a data recovery instruction (hereinafter referred to as “data recovery descriptor”), a flash memory, and the like.
  • a descriptor hereinafter referred to as “erase descriptor” indicating an erase instruction which is an instruction for erasing data stored in 114a and 114b is held.
  • the write DMA 184a When the write DMA 184a receives the data save descriptor from the descriptor holding register 183, the write DMA 184a acquires the data stored in the cache memory 113 via the PCI bus I / F 181 and transmits the acquired data via the memory I / F 182a. DMA circuit to be stored in the flash memory 114a.
  • the write DMA 184b receives the data save descriptor from the descriptor holding register 183, the write DMA 184b acquires the data stored in the cache memory 113 via the PCI bus I / F 181 and stores the acquired data in the memory I / F. It is a DMA circuit that is stored in the flash memory 114b via F182b.
  • the write DMAs 184a and 184b perform processing for transferring data from the cache memory 113 to the flash memory 114a or 114b in parallel.
  • the CM 110 of the comparative example includes two flash memories 114a and 114b as storage areas for saving data, and further, two write DMAs 184a and 184b are configured in the FPGA 118, and the write DMA 184a is configured.
  • 184b perform the data saving process in parallel, so that the data saving process can be efficiently performed when a power failure occurs. As a result, the data saving process can be completed within a short time in which power is supplied from the power supply unit 12.
  • the read DMA 185 a is a DMA circuit that transfers data stored in the flash memories 114 a and 114 b to the cache memory 113. Specifically, when the read DMA 185a receives a data recovery descriptor indicating that the data stored in the flash memory 114a is transferred to the cache memory 113 from the descriptor holding register 183, the read DMA 185a performs flashing via the memory I / F 182a. The data stored in the memory 114 a is acquired, and the acquired data is stored in the cache memory 113 via the PCI bus I / F 181.
  • the read DMA 185a receives a data recovery descriptor for transferring the data stored in the flash memory 114b to the cache memory 113
  • the read DMA 185a reads the data stored in the flash memory 114b via the memory I / F 182b.
  • the acquired data is stored in the cache memory 113 via the PCI bus I / F 181.
  • one read DMA 185a is configured in the FPGA 118, and the read DMA 185a performs data recovery processing.
  • the erase DMA 186a is a DMA circuit that erases data stored in the flash memory 114a when an erase descriptor is received from the descriptor holding register 183.
  • the erase DMA 186b is a DMA circuit that erases data stored in the flash memory 114b when an erase descriptor is received from the descriptor holding register 183.
  • the RoC 119 is a control device that controls the CM 110 as a whole, and when the power to the storage device 0 is turned on, the power failure / recovery control data 115 a is configured in the FPGA 118 for the PLD 117.
  • the RoC 119 when the RoC 119 receives a notification that a power failure has occurred from the PLD 117, the RoC 119 instructs the FPGA 118 to perform a data saving process. Specifically, the RoC 119 generates a data save descriptor and stores the data save descriptor in the descriptor holding register 183, sends the stored data save descriptor to the write DMAs 184a and 184b, and performs data save processing in parallel to the write DMAs 184a and 184b. To do so.
  • the RoC 119 when the RoC 119 receives a notification from the PLD 117 that the power is turned on after a power failure occurs, the RoC 119 instructs the FPGA 118 to perform data recovery processing. Specifically, the RoC 119 generates a data recovery descriptor, stores the data recovery descriptor in the descriptor holding register 183, and sends the stored data recovery descriptor to the read DMA 185a, thereby instructing the data saving process. Thereafter, the RoC 119 generates an erase descriptor and stores it in the descriptor holding register 183, sends the stored erase descriptor to the erase DMAs 186a and 186b, and instructs the erase DMAs 186a and 186b to perform the erase process in parallel. To do.
  • FIG. 5 is a sequence diagram illustrating a flow of data recovery processing by the CM 110 included in the storage apparatus 0 of the comparative example.
  • the RoC 119 when the RoC 119 receives a notification from the PLD 117 that the power is turned on after the occurrence of a power failure after the storage device 0 is turned on (step S101), the data is transferred from the flash memory 114a to the cache memory 113. Create a data recovery descriptor to transfer.
  • the RoC 119 stores the generated data recovery descriptor in the descriptor holding register 183, sends the stored data recovery descriptor to the read DMA 185a, and instructs to perform data recovery processing (step S102).
  • the read DMA 185a that has received the data recovery descriptor stores the data stored in the flash memory 114a in the cache memory 113 (step S103). After this data recovery processing is completed, the read DMA 185a notifies the RoC 119 that the data transfer from the flash memory 114a to the cache memory 113 has been completed (step S104).
  • the RoC 119 that has received such a completion notification generates a data recovery descriptor to transfer data from the flash memory 114b to the cache memory 113.
  • the RoC 119 stores the generated data recovery descriptor in the descriptor holding register 183, sends the stored data recovery descriptor to the read DMA 185a, and instructs to perform data recovery processing (step S105).
  • the read DMA 185a that has received the data recovery descriptor stores the data stored in the flash memory 114b in the cache memory 113 (step S106). After the data recovery processing is completed, the read DMA 185a notifies the RoC 119 that the data transfer from the flash memory 114b to the cache memory 113 is completed (step S107).
  • the RoC 119 changes the data write processing method to the write-through method (step S108), and performs a restore process (flashback) for storing the data stored in the cache memory 113 in the HDD 11 ( Step S109).
  • a restore process flashback
  • the RoC 119 generates an erase descriptor and stores it in the descriptor holding register 183, sends the stored erase descriptor to the erase DMAs 186a and 186b, and erases the data stored in the flash memories 114a and 114b. (Step S110).
  • the erase DMA 186a that has received the erase descriptor erases the data stored in the flash memory 114a (step S111), and the erase DMA 186b erases the data stored in the flash memory 114b (step S112). After the erase process is completed, the erase DMAs 186a and 186b notify the RoC 119 that the erase process has been completed (step S113).
  • the erase process is performed because the flash memories 114a and 114b, which are NAND flash memories, need to erase the stored data in order to store new data. That is, after the data recovery process is completed, the data stored in the flash memories 114a and 114b is erased to prepare for the next occurrence of a power failure.
  • the RoC 119 that has received the notification that the erase process has been completed changes the data write processing method to the write back method (step S114), and starts the storage device 0 (step S115).
  • the storage device 0 of the comparative example realizes that the data saving process is completed within a short time when power is supplied from the power supply unit 12 by configuring the two systems of write DMAs 184a and 1842b in the FPGA 118. is doing.
  • the data recovery processing is performed by one system of read DMA 185a, it takes time to complete the data recovery processing, but the scale-up of the FPGA 118 is suppressed and an increase in cost is prevented.
  • CM 110 included in the storage device 0 of the comparative example data transfer from the flash memory 114b to the cache memory 113 is performed after data transfer from the flash memory 114a to the cache memory 113 is completed. For this reason, in the storage device 0 of the comparative example, the time required for the data recovery process cannot be reduced, and as a result, the time required for starting after the abnormal end cannot be reduced.
  • the storage device 1 it is possible to speed up the data saving process and further speed up the data recovery process without increasing the size of the FPGA as the data transfer circuit.
  • the storage apparatus 1 according to the present embodiment will be described in detail with reference to FIGS.
  • FIG. 6 is a diagram illustrating the configuration of the CM 120 included in the storage apparatus 1 according to the present embodiment.
  • the CM 120 shown in the figure corresponds to 100A or 100B shown in FIG.
  • the CM 120 is connected to the power supply unit 12, and includes a cache memory 113, flash memories 114a and 114b, an NVRAM 116, a control data storage unit 125, a PLD 127, an FPGA 128, and a RoC 129.
  • a cache memory 113 flash memories 114a and 114b
  • an NVRAM 116 a control data storage unit 125
  • PLD 127 a PLD 127
  • FPGA 128 an FPGA 128, and a RoC 129.
  • RoC 129 RoC 129
  • the control data storage unit 125 is a storage device such as a nonvolatile memory, and stores the power failure control data 125a and the power recovery control data 125b.
  • the power failure control data 125a is control data for enabling the FPGA 128 to execute the data saving process.
  • the FPGA 128 in which the power failure control data 125a is configured can perform data saving processing by two systems of write DMA.
  • the power failure control data 125a does not include control data for performing data recovery processing that is unnecessary when a power failure occurs. That is, the FPGA 128 configured with the power failure control data 125a does not have the read DMA.
  • the configuration of the FPGA 128 in which the power failure control data 125a is configured will be described in detail later.
  • the power recovery control data 125b is control data for enabling the FPGA 128 to execute data recovery processing when the power is turned on after abnormal termination.
  • the FPGA 128 configured with the power recovery control data 125b can perform data recovery processing by two systems of read DMA.
  • the power recovery control data 125b does not include control data for performing a data saving process that is unnecessary when the power is turned on after abnormal termination. That is, the FPGA 128 in which the power recovery control data 125b is configured does not have the write DMA.
  • the configuration of the FPGA 128 in which the power recovery control data 125b is configured will be described in detail later.
  • the PLD 127 is a device that includes various logic circuits that control the CM 120, a process that updates various data stored in the NVRAM 116, a process that detects that a power failure has occurred, and a process that configures control data in the FPGA 128. Etc.
  • the PLD 127 acquires a power failure flag and a data save completion flag stored in the NVRAM 116 when the storage device 1 is powered on. Then, when the acquired power failure flag is “1 (power failure occurred)” and the data save completion flag is “1 (save completed)”, the PLD 127 supplies power to the RoC 129 after the power failure occurs. Notify that.
  • the PLD 127 indicates that the RoC 129 is normally powered on. Notice.
  • the PLD 127 detects whether or not a power failure has occurred during the startup of the storage apparatus 1. When the PLD 127 detects that a power failure has occurred, the PLD 127 notifies the RoC 129 that a power failure has occurred, and updates the power failure flag stored in the NVRAM 116 to “1 (power failure occurred)”. When the PLD 127 receives notification from the RoC 129 that the data saving process has been completed, the PLD 127 updates the data saving completion flag stored in the NVRAM 116 to “1 (saving complete)”.
  • the PLD 127 configures the FPGA 128 with the power failure control data 125a or the power recovery control data 125b stored in the control data storage unit 125 in accordance with an instruction from a writing unit 129c of the RoC 129 described later.
  • the figure shows an example in which PLD 127 implements processing for updating various data stored in NVRAM 116, processing for detecting the occurrence of a power failure, processing for configuring control data in FPGA 128, and the like.
  • processing may be realized by an LSI (Large Scale Integration) chip other than the PLD.
  • the FPGA 128 is a programmable device in which the power failure control data 125a or the power recovery control data 125b is configured by the PLD 127.
  • the FPGA 128, an FPGA having a scale that allows the power failure control data 125a to be configured and the power recovery control data 125b to be configured. That is, the FPGA 128 compares the scale of the FPGA required for configuring the power failure control data 125a with the scale of the FPGA required for configuring the power recovery control data 125b.
  • An FPGA capable of configuring control data with a larger value is used.
  • FIG. 7A is a diagram illustrating a configuration of the FPGA 128 in which the power failure control data 125a is configured.
  • parts having the same functions as the constituent parts shown in FIG. 4 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the FPGA 128 in which the power failure control data 125a is configured has two systems of write DMAs 184a and 184b and two systems of erase DMAs 186a and 186b. That is, the FPGA 128 shown in FIG. 7A does not have the read DMA 185a as compared with the FPGA 118 configured with the power failure / recovery control data 115a shown in FIG.
  • FIG. 7-2 is a diagram showing a configuration of the FPGA 128 in which the power recovery control data 125b is configured.
  • the FPGA 128 configured with the power recovery control data 125b has two systems of read DMAs 185a and 185b and two systems of erase DMAs 186a and 186b. That is, the FPGA 128 shown in FIG. 7-2 does not have the write DMAs 184a and 184b and newly has the read DMA 185b, compared to the FPGA 118 configured with the power failure / recovery control data 115a shown in FIG. It becomes composition.
  • the read DMA 185 a When the read DMA 185 a receives the data recovery descriptor from the descriptor holding register 183, the read DMA 185 a stores the data stored in the flash memory 114 a in the cache memory 113. Similarly, when the read DMA 185 b receives the data recovery descriptor from the descriptor holding register 183, the read DMA 185 b stores the data stored in the flash memory 114 b in the cache memory 113.
  • the read DMAs 185a and 185b perform processing for transferring data from the flash memory 114a or 114b to the cache memory 113 in parallel.
  • the scale is small. FPGA can be used. Thereby, the cost concerning FPGA can be reduced. Further, as shown in FIG. 7-2, the FPGA 128 can perform the data recovery processing efficiently because the data recovery processing is performed in parallel by the two systems of the read DMAs 185a and 185b. The startup time of the subsequent storage apparatus 1 can be shortened.
  • the RoC 129 is a control unit that controls the CM 120 as a whole, and includes a save instruction unit 129a, a recovery instruction unit 129b, and a writing unit 129c.
  • the save instruction unit 129a is a processing unit that instructs the FPGA 128 to perform a data save process when receiving a notification that a power failure has occurred from the PLD 127.
  • the save instruction unit 129a generates a data save descriptor and stores it in the descriptor holding register 183, sends the stored data save descriptor to the write DMAs 184a and 184b, and performs the data save processing in parallel. To instruct.
  • the recovery instruction unit 129b is a processing unit that instructs the FPGA 128 to perform data recovery processing when receiving a notification from the PLD 127 that power is turned on after a power failure. Specifically, the recovery instruction unit 129b generates a data recovery descriptor, stores it in the descriptor holding register 183, sends the stored data recovery descriptor to the read DMAs 185a and 185b, and performs data recovery processing in parallel. To instruct.
  • the recovery instruction unit 129b when the data recovery processing by the FPGA 128 is completed, the recovery instruction unit 129b generates an erase descriptor and stores it in the descriptor holding register 183, and sends the stored erase descriptor to the erase DMAs 186a and 186b. Instruct to do it in parallel.
  • the writing unit 129c is a processing unit that instructs the PLD 127 to configure the power control data 125a for power failure or the control data 125b for power recovery in the FPGA 128.
  • the writing unit 129c instructs the PLD 127 to write (configure) the power failure control data 125a to the FPGA 128 when receiving a notification that the power is normally turned on from the PLD 127. To do.
  • the FPGA 128 has the configuration shown in FIG. 7A, and the data save processing can be performed by the two write DMAs 184a and 184b, so that a power failure can be prepared.
  • the writing unit 129c when the writing unit 129c receives a notification from the PLD 127 that power is turned on after the occurrence of a power failure, the writing unit 129c instructs the PLD 127 to write (configure) the power recovery control data 125b to the FPGA 128. To do.
  • the FPGA 128 has the configuration shown in FIG. 7B, and data recovery processing can be performed by the two read DMAs 185a and 185b.
  • the writing unit 129c instructs the PLD 127 to write (configure) the power failure control data 125a when receiving a notification from the FPGA 128 that the data saving process and the erasing process are completed.
  • FIG. 8 is a sequence diagram illustrating the flow of data recovery processing performed by the CM 120 included in the storage apparatus 1 according to the present embodiment.
  • the storage device 1 upon receiving a notification from the PLD 127 that the power is on after the occurrence of a power failure (step S201), the writing unit 129c of the RoC 129 An instruction is given to configure the power recovery control data 125b (step S202).
  • the FPGA 128 has a configuration including two systems of read DMAs 185a and 185b as shown in FIG. 7-2 (step S203).
  • the recovery instruction unit 129b of the RoC 129 generates a data recovery descriptor, stores the data recovery descriptor in the descriptor holding register 183, sends the stored data recovery descriptor to the read DMAs 185a and 185b, and performs data recovery processing in parallel. (Step S204).
  • the read DMA 185a that has received the data recovery descriptor stores the data stored in the flash memory 114a in the cache memory 113 (step S205).
  • the read DMA 185b that has received the data recovery descriptor stores the data stored in the flash memory 114b in the cache memory 113 (step S206).
  • Data recovery processing by the read DMAs 185a and 185b is performed in parallel.
  • the read DMAs 185a and 185b notify the RoC 129 that the data recovery process has been completed (step S207).
  • the RoC 129 that has received the completion notification changes the data write processing method to the write-through method (step S208), and performs a restore process for storing the data stored in the cache memory 113 in the HDD 11 (step S208). S209).
  • the recovery instruction unit 129b of the RoC 129 generates an erase descriptor, stores the erase descriptor in the descriptor holding register 183, sends the stored erase descriptor to the erase DMAs 186a and 186b, and is stored in the flash memories 114a and 114b.
  • An instruction is given to erase the data (step S210).
  • the erase DMA 186a that has received the erase descriptor erases the data stored in the flash memory 114a (step S211), and the erase DMA 186b erases the data stored in the flash memory 114b (step S212). After the erase process is completed, the erase DMAs 186a and 186b notify the RoC 129 that the erase process has been completed (step S213).
  • the writing unit 129c of the RoC 129 instructs the PLD 127 to configure the power failure control data 125a (step S214).
  • the FPGA 128 has a configuration including the two write DMAs 184a and 184b as shown in FIG. 7A (step S215), and can be prepared for the occurrence of a power failure.
  • processing reconfiguration processing
  • data recovery processing is performed in parallel by the two read DMAs 185a and 185b. Therefore, overall, the processing time required for activation after abnormal termination can be shortened.
  • the RoC 119 changes the data write processing method to the write back method (step S216), and starts the storage device (step S217).
  • the storage apparatus 1 configures the power recovery control data 125b in the FPGA 128 when the power is turned on after the power failure occurs, and performs data recovery processing by the two systems of the read DMAs 185a and 185b. Since the system is configured to start after being performed, it is possible to shorten the time required for starting after abnormal termination.
  • the storage apparatus 1 is configured such that after the data recovery process is completed, the power failure control data 125a is configured in the FPGA 128 and the data save process can be performed by the two systems of write DMAs 184a and 184b. Therefore, even if a power failure occurs after the storage apparatus 1 is activated, the data saving process can be performed efficiently.
  • the FPGA 128 in which the power failure control data 125a is configured includes the two write DMAs 184a and 184b, and does not include the read DMA unnecessary for the data saving process. Since the FPGA 128 configured with the power recovery control data 125b includes the two read DMAs 185a and 185b and does not include the write DMA unnecessary for the data recovery processing, the comparative example Compared with the FPGA 118 of the FPGA 128, the FPGA 128 can be made smaller. As a result, the cost for the storage apparatus 1 can be reduced.
  • the data saving process and the data recovery process can be efficiently performed without increasing the size of the FPGA 128 that is the data transfer circuit.
  • the storage apparatus 1 includes two systems of flash memories 114a and 114b as data storage devices
  • data storage processing is performed by two systems of write DMAs 184a and 184b.
  • the present invention is not limited to this.
  • the present invention is not limited to this, and a storage apparatus including a storage device for saving data of one system, or saving data of three or more systems.
  • the present invention can also be applied to a storage apparatus including a storage device for use.
  • a storage apparatus including a storage device for saving data of one system
  • data saving processing is performed by one system of write DMA
  • data recovery processing is performed by one system of read DMA.
  • a storage apparatus needs to use an FPGA having a scale that can simultaneously include one system of write DMA and one system of read DMA.
  • one system of write DMA or one system is used.
  • An FPGA of a scale that can include only one of the read DMAs can be used. As a result, the FPGA can be reduced in size, and the cost for the storage apparatus can be reduced.
  • each component of each illustrated apparatus is functionally conceptual, and does not necessarily need to be physically configured as illustrated. That is, the specific form of distribution and integration of each device is not limited to the one shown in the figure, and all or a part thereof is functionally or physically distributed in arbitrary units according to various loads or usage conditions. Can be integrated and configured. Further, all or any part of each processing function performed in each device is realized by a CPU (Central Processing Unit) and a program analyzed and executed by the CPU, or hardware by wired logic. Can be realized as
  • CPU Central Processing Unit

Landscapes

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Abstract

　データ転送回路を大規模にすることなく、データ退避処理とデータ復旧処理を効率よく行うことができるストレージ装置、ストレージ制御装置およびストレージ制御方法を提供することを目的とする。停電発生後の電源投入時に、ＦＰＧＡ（１２８）に復電用制御データ（１２５ｂ）をコンフィグレーションして、２系統のリードＤＭＡ（１８５ａおよび１８５ｂ）によってデータ復旧処理を行い、データ復旧処理が完了した後に、ＦＰＧＡ（１２８）に停電用制御データ（１２５ａ）をコンフィグレーションして、２系統のライトＤＭＡ（１８４ａおよび１８４ｂ）によってデータ退避処理を行えるように構成する。

Description

ストレージ装置、ストレージ制御装置およびストレージ制御方法
　本発明は、異常終了時にキャッシュメモリに記憶されているデータを不揮発性メモリに退避させる機能と、前記不揮発性メモリに退避させたデータを異常終了後の電源投入時に前記キャッシュメモリに復旧させる機能とを、所定の制御データが書き込まれたプログラマブルデバイスによって実現するストレージ装置、ストレージ制御装置およびストレージ制御方法に関する。
　従来、大規模なコンピュータシステムでは、ホストコンピュータと別体に構成された専用のデータ入出力装置を用いてデータを管理している。このデータ入出力装置の中でも、ストレージ装置は、複数のハードディスク装置（記憶媒体）によってＲＡＩＤ（Redundant　Arrays　of　Independent（Inexpensive）　Disks）グループを構成して、取り扱うデータの信頼性や、データへのアクセス性能を向上させている。
　このようなストレージ装置は、一般に、ライトバック方式と呼ばれるライト処理（書込処理）を行うことで、アクセス性能を向上させている。具体的には、ストレージ装置は、上位装置であるホストコンピュータからデータのライト命令を受け付けた場合に、キャッシュメモリにデータを記憶した時点で、ライト処理が完了した旨をホストコンピュータへ通知する。その後、所定の条件を満たした時点で、キャッシュメモリに記憶したデータをハードディスク装置へ記憶させる。このライトバック方式を採用すると、ハードディスク装置へのデータ書き込みが完了した後にライト処理が完了した旨をホストコンピュータへ通知するライトスルー方式を採用する場合と比較してアクセス性能の高速化が実現可能となる。
　ところで、上述したようなライトバック方式を採用するストレージ装置では、キャッシュメモリに記憶されているデータがハードディスク装置に記憶されていない状態で、停電などによって正常な終了操作が行われることなく電源が落とされると（以下、正常な終了操作が行われることなく電源が落とされることを「異常終了」という）、データが消失するおそれがある。キャッシュメモリは、一般的に揮発性メモリが用いられており、電源からの電力供給がなくなるとデータを消失するからである。
　そこで、ストレージ装置には、異常終了した場合、電源が落とされた状態でも電力供給可能な大容量のコンデンサから電力供給されている間に、キャッシュメモリ上のデータを不揮発性メモリに退避させ、異常終了後に電源投入された場合に不揮発性メモリに退避したデータをキャッシュメモリに復旧させるように構成されているものがある。なお、コンデンサの代わりに、バッテリーを用いることもあるが、バッテリーには電池の劣化等の問題があるため、近年では、充放電による劣化が少ないコンデンサを採用する傾向にある。
　このようにして、ライトバック方式を採用するストレージ装置では、ホストコンピュータに対するアクセス性能の高速化を実現するとともに、異常終了時にデータが消失することを防止している。
特表２００４－５０６２５６号公報 特開２００１－０９２６４８号公報
　しかしながら、上述した従来のストレージ装置には、異常終了時および異常終了後の起動時に行うデータ転送処理を高速化するためには、データ転送回路が大規模になるという問題があった。
　具体的には、データ転送処理を高速するためには、キャッシュメモリ上のデータを不揮発性メモリに退避させる処理（以下、「データ退避処理」という）を行うためのデータ転送回路と、不揮発性メモリに退避したデータをキャッシュメモリに復旧させる処理を行うためのデータ転送回路とを、２系統ずつ用意しておきデータ転送処理を並行して行うことが考えられるが、これでは回路規模が大きくなってしまうという問題があった。
　データ退避処理が高速化されると、コンデンサから電力供給される短い時間内に、より多くのデータを不揮発性メモリに退避することが可能になる。また、データ復旧処理が高速化されると、異常終了後のストレージ装置の起動時間を短縮することが可能になる。このようなことから、上述したデータ転送処理を高速化することは、重要な課題となっている。
　なお、近年、開発工数の低減等を目的として、データ転送回路をＦＰＧＡ（Field　Programmable　Gate　Array）により実現することが一般的に行われている。このＦＰＧＡを用いて、前述したような４つのデータ転送回路を実現するためには、やはり大規模なＦＰＧＡが必要となり、実装面積の大きいＦＰＧＡをストレージ装置に実装しなければならなくなるという問題や、コストが増大するという問題を招く。ストレージ装置の小型化やコスト低減は共通の課題となっており、実装面積の増大やコストの増大は重要な課題となる。
　以上のことから、ストレージ装置においては、データ転送回路を大規模にすることなく、データ退避処理とデータ復旧処理を効率よく行うことができる技術をいかにして実現するかが重要な課題となっていた。
　本発明は、上述した従来技術による課題を解消するためになされたものであり、データ転送回路を大規模にすることなく、データ退避処理とデータ復旧処理を効率よく行うことができるストレージ装置、ストレージ制御装置およびストレージ制御方法を提供することを目的とする。
　上述した課題を解決し、目的を達成するために、本願に開示するストレージ装置は、異常終了時にキャッシュメモリに記憶されているデータを不揮発性メモリに退避させる機能と、前記不揮発性メモリに退避させたデータを異常終了後の電源投入時に前記キャッシュメモリに復旧させる機能とを、所定の制御データが書き込まれたプログラマブルデバイスによって実現するストレージ装置であって、前記キャッシュメモリに記憶されているデータを前記不揮発性メモリに退避させる機能を実現するための制御データであるライト制御データと、前記不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧する機能を実現するための制御データであるリード制御データとを記憶する制御データ記憶手段と、当該のストレージ装置が異常終了した後に電源投入された場合に、前記制御データ記憶手段に記憶されているリード制御データを前記プログラマブルデバイスに書き込む書込手段と、前記書込手段によってリード制御データが書き込まれたプログラマブルデバイスに対して、前記不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧するように指示する復旧指示手段とを備えたことを要件とする。
　また、上記態様において、本願に開示するストレージ装置は、前記書込手段は、前記復旧指示手段によって指示されたプログラマブルデバイスがデータ復旧処理を完了した場合に、前記制御データ記憶手段に記憶されているライト制御データを前記プログラマブルデバイスに書き込むことを要件とする。
　また、上記態様において、本願に開示するストレージ装置は、前記制御データ記憶手段は、前記不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧する機能を実現するための制御データとして、複数のリード制御データを記憶し、前記書込手段は、当該のストレージ装置が異常終了した後に電源投入された場合に、前記制御データ記憶手段に記憶されている複数のリード制御データを前記プログラマブルデバイスに書き込み、前記復旧指示手段は、前記書込手段によって複数のリード制御データが書き込まれたプログラマブルデバイスに対して、複数の不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧する処理を並行して行うように指示することを要件とする。
　また、上記態様において、本願に開示するストレージ装置は、前記制御データ記憶手段は、前記キャッシュメモリに記憶されているデータを前記不揮発性メモリに退避させる機能を実現するための制御データとして、複数のライト制御データを記憶し、前記書込手段は、前記復旧指示手段によって指示されたプログラマブルデバイスがデータ復旧処理を完了した場合に、前記制御データ記憶手段に記憶されている複数のライト制御データを前記プログラマブルデバイスに書き込むことを要件とする。
　なお、本願に開示するストレージ装置の構成要素、表現または構成要素の任意の組合せを、方法、装置、システム、コンピュータプログラム、記録媒体、データ構造などに適用したものも、他の態様として有効である。
　本願に開示したストレージ装置によれば、データ転送回路を大規模にすることなく、キャッシュメモリに記憶されているデータを不揮発性メモリに退避させる処理と、不揮発性メモリに退避させたデータをキャッシュメモリに復旧させる処理とを効率よく行うことができるという効果を奏する。すなわち、実装面積およびコストを増大させることなく、異常終了後の起動にかかる時間を短くすることができるという効果を奏する。
図１は、本実施例に係るストレージ装置の概略構成を示す図である。 図２は、比較例のストレージ装置が有するＣＭの構成を示す図である。 図３は、ＮＶＲＡＭに記憶される各種情報の一例を示す図である。 図４は、停電復電用制御データがコンフィグレーションされたＦＰＧＡの構成を示す図である。 図５は、比較例のストレージ装置が有するＣＭによるデータ復旧処理の流れを示すシーケンス図である。 図６は、本実施例に係るストレージ装置が有するＣＭの構成を示す図である。 図７－１は、停電用制御データがコンフィグレーションされたＦＰＧＡの構成を示す図である。 図７－２は、復電用制御データがコンフィグレーションされたＦＰＧＡの構成を示す図である。 図８は、本実施例に係るストレージ装置が有するＣＭによるデータ復旧処理の流れを示すシーケンス図である。
符号の説明
　０、１　　　　　　　ストレージ装置
　１０　　　　　　　　ＣＥ
　１１　　　　　　　　ＨＤＤ
　１２　　　　　　　　電力供給部
　１００Ａ、１００Ｂ　ＣＭ
　１１１Ａ、１１１Ｂ　Ｉ／Ｆ部
　１１２Ａ、１１２Ｂ　エクスパンダ
　１１３Ａ、１１３Ｂ　キャッシュメモリ
　１１９Ａ、１１９Ｂ　ＲｏＣ
　１１０　　　　　　　ＣＭ
　１１３　　　　　　　キャッシュメモリ
　１１４ａ、１１４ｂ　フラッシュメモリ
　１１５　　　　　　　制御データ格納部
　１１５ａ　　　　　　停電復電用制御データ
　１１６　　　　　　　ＮＶＲＡＭ
　１１７　　　　　　　ＰＬＤ
　１１８　　　　　　　ＦＰＧＡ
　１１９　　　　　　　ＲｏＣ
　１２０　　　　　　　ＣＭ
　１２５　　　　　　　制御データ格納部
　１２５ａ　　　　　　停電用制御データ
　１２５ｂ　　　　　　復電用制御データ
　１２７　　　　　　　ＰＬＤ
　１２８　　　　　　　ＦＰＧＡ
　１２９　　　　　　　ＲｏＣ
　１２９ａ　　　　　　退避指示部
　１２９ｂ　　　　　　復旧指示部
　１２９ｃ　　　　　　書込部
　１８１　　　　　　　ＰＣＩバスＩ／Ｆ
　１８２ａ、１８２ｂ　メモリＩ／Ｆ
　１８３　　　　　　　ディスクリプタ保持レジスタ
　１８４ａ、１８４ｂ　ライトＤＭＡ
　１８５ａ、１８５ｂ　リードＤＭＡ
　１８６ａ、１８６ｂ　イレースＤＭＡ
　２０　　　　　　　　ＤＥ
　２１　　　　　　　　ＨＤＤ
　２１２Ａ、２１２Ｂ　エクスパンダ
　以下に、本発明に係るストレージ装置、ストレージ制御装置およびストレージ制御方法の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。また、以下においては、プログラマブルデバイスの一例としてＦＰＧＡを挙げて説明するが、本発明は、例えばＰＬＤ（Programmable　Logic　Device）など様々なプログラマブルデバイスが使用される場合にも適用することができる。また、以下の説明においては、論理回路がインプリメントされて得られ、プログラマブルデバイスに書き込まれる（コンフィグレーションされる）データを「制御データ」という。すなわち、プログラマブルデバイスは、制御データに変換された論理回路と同様に動作する。
　まず、本実施例に係るストレージ装置の概略構成について説明する。図１は、本実施例に係るストレージ装置１の概略構成を示す図である。なお、同図には、ストレージ装置１の概略を説明するために必要な構成のみを図示している。
　同図に示したストレージ装置１は、高信頼性を確保するために二重化構成が採られており、各構成要素が２系統ずつ（同図中、参照符号に付加したＡ、Ｂによって区別する）備えられている。それぞれの系統の構成要素は互いに同等の機能を有するため、以下では一方の系統についてのみ構成要素の説明をする。
　同図に示すように、ストレージ装置１は、ストレージ装置１を制御する各部や、ストレージ装置１と上位装置であるホストコンピュータとの間の通信を担う通信モジュールなどを主に搭載するＣＥ（Controller　Enclosure：コントローラ　エンクロージャ）１０と、ハードディスク装置を主に搭載するＤＥ（Device　Enclosure：デバイス　エンクロージャ）２０とに、筐体が分けられている。
　ＣＥ１０は、図示しないチャネルアダプタ経由で外部装置であるファイバチャネルを介してホストコンピュータと接続され、エクスパンダ１１２Ａおよび１１２Ｂ経由でＤＥ２０と接続されている。ＤＥ２０は、ハードディスク装置（以下、「ＨＤＤ：Hard　Disk　Drive」と略記する）２１を有し、エクスパンダ２１２Ａおよび２１３Ｂを直接、もしくは、ルータ（Router）を経由するなどして、他のＤＥと複数個接続することが可能である。
　ＣＥ１０は、ストレージ装置１を制御するためのＣＭ（Controller　Module：コントローラ　モジュール）１００Ａおよび１００Ｂと、ＣＭ１００Ａおよび１００Ｂと接続される複数のＨＤＤ１１とを有する。
　ＨＤＤ１１は、ＣＭ１００Ａによってデータが冗長に読み書きされる記憶装置である。なお、ＣＭ１００Ａに接続される記憶装置は、ハードディスク装置に限られず、熱磁気ディスク装置や光磁気ディスク装置、または、半導体不揮発メモリを用いた半導体ディスクのような他の記憶装置であってもよい。
　ＣＭ１００Ａは、ストレージ装置１を制御するストレージ制御装置であり、インタフェース（以下、「Ｉ／Ｆ」と略記する）部１１１Ａと、エクスパンダ１１２Ａと、キャッシュメモリ１１３Ａと、ＲＡＩＤ－ｏｎ－Ｃｈｉｐ（以下、「ＲｏＣ」と略記する）１１９Ａとを有する。
　Ｉ／Ｆ部１１１Ａは、ＬＡＮ（Local　Area　Network）などのネットワークへ接続するためのインタフェースである。エクスパンダ１１２Ａは、ＲｏＣ１１９ＡとＨＤＤ１１との間で送受信されるデータを中継する中継装置である。
　キャッシュメモリ１１３Ａは、ホストコンピュータとＨＤＤ１１との間で転送が行われるデータを一時的に記憶するメモリである。このキャッシュメモリ１１３Ａには、例えば、ＤＤＲ２ＳＤＲＡＭ（Double　Data　Rate2　Synchronous　Dynamic　Random　Access　Memory）などの高いアクセス性能を備えるメモリが用いられる。
　ＲｏＣ１１９Ａは、ＣＭ１００Ａを全体制御する制御装置であり、メモリコントローラとＣＰＵ（Central　Processing　Unit）とを内蔵する「Ｓｙｓｔｅｍ　Ｏｎ　Ｃｈｉｐ」の一種である。具体的には、ＲｏＣ１１９Ａは、ホストコンピュータとのインタフェースを制御したり、キャッシュメモリ１１３Ａの管理を行ったりする。
　このような構成の下、ホストコンピュータからデータのライト命令を受け付けた場合、ＲｏＣ１１９Ａは、かかるデータをキャッシュメモリ１１３Ａに記憶する。そして、ＲｏＣ１１９Ａは、キャッシュメモリ１１３Ａにデータを記憶した時点で、ライト処理が完了した旨をホストコンピュータへ通知する。その後、所定の条件を満たした時点で、キャッシュメモリ１１３Ａに記憶したデータをＨＤＤ１１に書き込みする。
　このようなライトバック方式を採用するストレージ装置には、異常終了を検知した場合にキャッシュメモリ上のデータを不揮発性メモリに退避させる処理（データ退避処理）、および、異常終了後に電源投入された場合に不揮発性メモリに退避したデータをキャッシュメモリに復旧させる処理（データ復旧処理）を行うように構成されているものがある。これは、上述したように、ＨＤＤ１１へ書き込みされていないキャッシュメモリ上のデータが消失してしまうことを防止するためである。
　かかるデータ退避処理およびデータ復旧処理について具体的に説明する。なお、ここでは、本実施例に係るストレージ装置１の特徴を明らかにするために、まず、比較例のストレージ装置（ストレージ装置０とする）が有するＣＭ（ＣＭ１１０とする）の構成、および、ＣＭ１１０による各種処理について説明し、次に、本実施例に係るストレージ装置１が有するＣＭ（ＣＭ１２０とする）の構成、および、ＣＭ１２０による各種処理について説明する。
　なお、以下では、異常終了の例として、停電が発生したことにより電源からストレージ装置に対して電力供給がなされなくなった場合を例に挙げて説明するが、異常終了の例はこれに限られず、ストレージ装置の起動中にユーザによって電源プラグを抜かれたような場合も該当する。
　図２は、比較例のストレージ装置０が有するＣＭ１１０の構成を示す図である。なお、比較例のディスアレイ装置０の概略構成は、図１に示したストレージ装置１の概略構成と同様であり、図２に示したＣＭ１１０は、図１に示した１００Ａおよび１００Ｂに対応する。また、図２では、データ退避処理およびデータ復旧処理に関連する構成のみを図示している。
　同図に示すように、ＣＭ１１０は、電力供給部１２と接続されており、キャッシュメモリ１１３と、フラッシュメモリ１１４ａおよび１１４ｂと、制御データ格納部１１５と、ＮＶＲＡＭ（Non　Volatile　Random　Access　Memory）１１６と、ＰＬＤ１１７と、ＦＰＧＡ１１８と、ＲｏＣ１１９とを有する。
　電力供給部１２は、停電によってストレージ装置０に対して電源からの電力供給がなされなくなった場合に、ＣＭ１１０に対して電力供給を行う大容量のコンデンサ、または、バッテリー等である。
　キャッシュメモリ１１３は、上述したように、ホストコンピュータとＨＤＤ１１との間で転送が行われるデータを一時的に記憶するメモリである。
　フラッシュメモリ１１４ａおよび１１４ｂは、停電発生時に後述するＦＰＧＡ１１８によって、キャッシュメモリ１１３に記憶されているデータが退避される不揮発性メモリである。このフラッシュメモリ１１４ａおよび１１４ｂには、一般的に、ＮＡＮＤ（ナンド）型のフラッシュメモリが用いられる。本明細書では、フラッシュメモリ１１４ａおよび１１４ｂがＮＡＮＤ型のフラッシュメモリであるとして説明する。
　制御データ格納部１１５は、不揮発性メモリなどの記憶デバイスであり、後述するＦＰＧＡ１１８へコンフィグレーションされる停電復電用制御データ１１５ａを格納する。停電復電用制御データ１１５ａがＦＰＧＡ１１８へコンフィグレーションされると、ＦＰＧＡ１１８は、データ退避処理およびデータ復旧処理を行うことができるようになる。
　ＮＶＲＡＭ１１６は、不揮発性メモリなどの記憶デバイスであり、停電が発生したか否かを判断するための情報等を記憶する。ＮＶＲＡＭ１１６に記憶される各種情報の一例を図３に示す。
　同図に示すように、ＮＶＲＡＭ１１６は、停電が発生したか否かを示す停電フラグと、データ退避処理が完了したか否かを示すデータ退避完了フラグを記憶する。本明細書では、停電が発生した場合、停電フラグに「１（停電発生）」が記憶され、データ退避処理が完了した場合、データ退避完了フラグに「１（退避完了）」が記憶されるものとする。
　ＮＶＲＡＭ１１６に記憶される停電フラグおよびデータ退避完了フラグは、後述するＰＬＤ１１７によって更新される。ＰＬＤ１１７による停電フラグおよびデータ退避完了フラグの更新処理については後述する。
　ＰＬＤ１１７は、ＣＭ１１０を制御する各種論理回路を含むデバイスであり、ＦＰＧＡ１１８に制御データをコンフィグレーションする処理や、ＮＶＲＡＭ１１６に記憶されている各種データを更新する処理や、停電したことを検知する処理等を行う。
　具体的には、ＰＬＤ１１７は、ストレージ装置０の電源が投入された後に、ＲｏＣ１１９からコンフィグレーションを行う旨の指示を受け付けて、停電復電用制御データ１１５ａを、ＦＰＧＡ１１８にコンフィグレーションする。電源投入時に停電復電用制御データ１１５ａをＦＰＧＡ１１８にコンフィグレーションする理由は、ＦＰＧＡ１１８のような書き換え可能なプログラマブルデバイスは、電力供給がなされなくなるとコンフィグレーションされていた制御データを消失するためである。
　また、ＰＬＤ１１７は、ストレージ装置０の電源が投入された場合に、ＮＶＲＡＭ１１６に記憶されている停電フラグおよびデータ退避完了フラグを取得する。そして、取得した停電フラグが「１（停電発生）」であり、かつ、データ退避完了フラグが「１（退避完了）」である場合に、ＰＬＤ１１７は、ＲｏＣ１１９に対して、停電発生後の電源投入である旨を通知する。
　一方、取得した停電フラグが「１（停電発生）」でない場合、または、データ退避完了フラグが「１（退避完了）」でない場合、ＰＬＤ１１７は、ＲｏＣ１１９に対して、停電発生後の電源投入ではないことを示す「通常の電源投入」である旨を通知する。
　また、ＰＬＤ１１７は、ストレージ装置０の起動中に停電の発生有無を検知する。そして、ＰＬＤ１１７は、停電が発生したことを検知すると、ＲｏＣ１１９に対して、停電が発生した旨を通知するとともに、ＮＶＲＡＭ１１６に記憶されている停電フラグを「１（停電発生）」に更新する。また、ＰＬＤ１１７は、ＲｏＣ１１９からデータ退避処理が完了した旨の通知を受け付けると、ＮＶＲＡＭ１１６に記憶されているデータ退避完了フラグを「１（退避完了）」に更新する。
　ＦＰＧＡ１１８は、ＰＬＤ１１７によって所定の制御データがコンフィグレーションされるプログラマブルデバイスである。具体的には、ＦＰＧＡ１１８は、ストレージ装置０の電源投入時に、ＰＬＤ１１７によって停電復電用制御データ１１５ａがコンフィグレーションされる。これにより、ＦＰＧＡ１１８は、データ退避処理およびデータ復旧処理の実行が可能となる。このＦＰＧＡ１１８には、停電復電用制御データ１１５ａをコンフィグレーションできる規模のＦＰＧＡが用いられる。
　ここで、停電復電用制御データ１１５ａがコンフィグレーションされたＦＰＧＡ１１８の構成について説明する。図４は、停電復電用制御データ１１５ａがコンフィグレーションされたＦＰＧＡ１１８の構成を示す図である。
　同図に示すように、停電復電用制御データ１１５ａがコンフィグレーションされたＦＰＧＡ１１８は、ＰＣＩ（Peripheral　Component　Interconnect）バスＩ／Ｆ１８１と、メモリＩ／Ｆ１８２ａおよび１８２ｂと、ディスクリプタ保持レジスタ１８３と、ライトＤＭＡ（Direct　Memory　Access）１８４ａおよび１８４ｂと、リードＤＭＡ１８５ａと、イレースＤＭＡ１８６ａおよび１８６ｂとを有する。
　ＰＣＩバスＩ／Ｆ１８１は、ＦＰＧＡ１１８とキャッシュメモリ１１３との間のデータ送受信を行うインタフェースである。メモリＩ／Ｆ１８２ａは、ＦＰＧＡ１１８とフラッシュメモリ１１４ａとの間のデータ送受信を行うインタフェースであり、メモリＩ／Ｆ１８２ｂは、ＦＰＧＡ１１８とフラッシュメモリ１１４ｂとの間のデータ送受信を行うインタフェースである。
　ディスクリプタ保持レジスタ１８３は、ＲｏＣ１１９によって生成される各ＤＭＡに対する命令（ディスクリプタ）を記憶するレジスタである。具体的には、ディスクリプタ保持レジスタ１８３には、データ退避命令を示すディスクリプタ（以下、「データ退避ディスクリプタ」という）や、データ復旧命令を示すディスクリプタ（以下、「データ復旧ディスクリプタ」という）や、フラッシュメモリ１１４ａおよび１１４ｂに記憶されているデータを消去する命令であるイレース命令を示すディスクリプタ（以下、「イレースディスクリプタ」という）を保持する。
　ライトＤＭＡ１８４ａは、ディスクリプタ保持レジスタ１８３からデータ退避ディスクリプタを受け取った場合に、ＰＣＩバスＩ／Ｆ１８１を介してキャッシュメモリ１１３に記憶されているデータを取得し、取得したデータを、メモリＩ／Ｆ１８２ａを介してフラッシュメモリ１１４ａに記憶させるＤＭＡ回路である。同様に、ライトＤＭＡ１８４ｂは、ディスクリプタ保持レジスタ１８３からデータ退避ディスクリプタを受け取った場合に、ＰＣＩバスＩ／Ｆ１８１を介してキャッシュメモリ１１３に記憶されているデータを取得し、取得したデータを、メモリＩ／Ｆ１８２ｂを介してフラッシュメモリ１１４ｂに記憶させるＤＭＡ回路である。
　ライトＤＭＡ１８４ａおよび１８４ｂは、キャッシュメモリ１１３からフラッシュメモリ１１４ａまたは１１４ｂにデータを転送する処理を並行して行う。このように、比較例のＣＭ１１０では、データ退避用の記憶領域として２系統のフラッシュメモリ１１４ａおよび１１４ｂを備えておき、さらに、ＦＰＧＡ１１８に２系統のライトＤＭＡ１８４ａおよび１８４ｂをコンフィグレーションして、かかるライトＤＭＡ１８４ａおよび１８４ｂにデータ退避処理を並行して行わせることで、停電発生時にデータ退避処理を効率よく行うことを実現している。これにより、電力供給部１２から電力供給される短い時間内にデータ退避処理を完了させることを可能にしている。
　リードＤＭＡ１８５ａは、フラッシュメモリ１１４ａおよび１１４ｂに記憶されているデータをキャッシュメモリ１１３へ転送するＤＭＡ回路である。具体的には、リードＤＭＡ１８５ａは、ディスクリプタ保持レジスタ１８３から、フラッシュメモリ１１４ａに記憶されているデータをキャッシュメモリ１１３へ転送する旨のデータ復旧ディスクリプタを受け取った場合に、メモリＩ／Ｆ１８２ａを介してフラッシュメモリ１１４ａに記憶されているデータを取得し、取得したデータを、ＰＣＩバスＩ／Ｆ１８１を介してキャッシュメモリ１１３に記憶させる。
　また、リードＤＭＡ１８５ａは、フラッシュメモリ１１４ｂに記憶されているデータをキャッシュメモリ１１３へ転送する旨のデータ復旧ディスクリプタを受け取った場合に、メモリＩ／Ｆ１８２ｂを介してフラッシュメモリ１１４ｂに記憶されているデータを取得し、取得したデータを、ＰＣＩバスＩ／Ｆ１８１を介してキャッシュメモリ１１３に記憶させる。このように、比較例のＣＭ１１０では、ＦＰＧＡ１１８に１系統のリードＤＭＡ１８５ａをコンフィグレーションして、かかるリードＤＭＡ１８５ａにデータ復旧処理を行わせる。
　データ退避処理を２系統のライトＤＭＡ１８４ａおよび１８４ｂに行わせるのに対して、データ復旧処理を１系統のリードＤＭＡ１８５ａに行わせる理由について説明する。これは、データ退避処理には、電力供給部１２から電力供給される短い時間内に完了させなければならないという制約があるのに対して、データ復旧処理には、このような制約がないためである。また、２系統のライトＤＭＡおよび２系統のリードＤＭＡを備えるＦＰＧＡを実現するためには、大規模なＦＰＧＡが必要となり、ＦＰＧＡの実装面積が増大してしまうという問題や、コストが増大してしまうという問題を招くからである。
　イレースＤＭＡ１８６ａは、ディスクリプタ保持レジスタ１８３からイレースディスクリプタを受け取った場合に、フラッシュメモリ１１４ａに記憶されているデータを消去するＤＭＡ回路である。同様に、イレースＤＭＡ１８６ｂは、ディスクリプタ保持レジスタ１８３からイレースディスクリプタを受け取った場合に、フラッシュメモリ１１４ｂに記憶されているデータを消去するＤＭＡ回路である。
　図２の説明に戻って、ＲｏＣ１１９は、ＣＭ１１０を全体制御する制御装置であり、ストレージ装置０の電源が投入された場合に、ＰＬＤ１１７に対して、停電復電用制御データ１１５ａを、ＦＰＧＡ１１８にコンフィグレーションするように指示する。
　また、ＲｏＣ１１９は、ＰＬＤ１１７から停電が発生した旨の通知を受け付けた場合に、ＦＰＧＡ１１８に対して、データ退避処理を行うように指示する。具体的には、ＲｏＣ１１９は、データ退避ディスクリプタを生成してディスクリプタ保持レジスタ１８３に記憶させ、記憶させたデータ退避ディスクリプタをライトＤＭＡ１８４ａおよび１８４ｂへ送出し、ライトＤＭＡ１８４ａおよび１８４ｂに対してデータ退避処理を並行して行うように指示する。
　また、ＲｏＣ１１９は、ＰＬＤ１１７から停電発生後の電源投入である旨の通知を受け付けた場合に、ＦＰＧＡ１１８に対して、データ復旧処理を行うように指示する。具体的には、ＲｏＣ１１９は、データ復旧ディスクリプタを生成してディスクリプタ保持レジスタ１８３に記憶させ、記憶させたデータ復旧ディスクリプタをリードＤＭＡ１８５ａへ送出することで、データ退避処理を行うように指示する。その後、ＲｏＣ１１９は、イレースディスクリプタを生成してディスクリプタ保持レジスタ１８３に記憶させ、記憶させたイレースディスクリプタをイレースＤＭＡ１８６ａおよび１８６ｂへ送出し、イレースＤＭＡ１８６ａおよび１８６ｂに対してイレース処理を並行して行うように指示する。
　次に、比較例のストレージ装置０が有するＣＭ１１０によるデータ復旧処理について説明する。図５は、比較例のストレージ装置０が有するＣＭ１１０によるデータ復旧処理の流れを示すシーケンス図である。
　同図に示すように、ＲｏＣ１１９は、ストレージ装置０が電源投入された後に、ＰＬＤ１１７から停電発生後の電源投入である旨の通知を受け付けると（ステップＳ１０１）、フラッシュメモリ１１４ａからキャッシュメモリ１１３へデータ転送を行う旨のデータ復旧ディスクリプタを生成する。そして、ＲｏＣ１１９は、生成したデータ復旧ディスクリプタをディスクリプタ保持レジスタ１８３に記憶させ、記憶させたデータ復旧ディスクリプタをリードＤＭＡ１８５ａへ送出して、データ復旧処理を行うように指示する（ステップＳ１０２）。
　かかるデータ復旧ディスクリプタを受け付けたリードＤＭＡ１８５ａは、フラッシュメモリ１１４ａに記憶されているデータをキャッシュメモリ１１３に記憶させる（ステップＳ１０３）。このデータ復旧処理が完了した後、リードＤＭＡ１８５ａは、ＲｏＣ１１９に対して、フラッシュメモリ１１４ａからキャッシュメモリ１１３へのデータ転送が完了した旨の通知を行う（ステップＳ１０４）。
　かかる完了通知を受け付けたＲｏＣ１１９は、フラッシュメモリ１１４ｂからキャッシュメモリ１１３へデータ転送を行う旨のデータ復旧ディスクリプタを生成する。そして、ＲｏＣ１１９は、生成したデータ復旧ディスクリプタをディスクリプタ保持レジスタ１８３に記憶させ、記憶させたデータ復旧ディスクリプタをリードＤＭＡ１８５ａへ送出して、データ復旧処理を行うように指示する（ステップＳ１０５）。
　かかるデータ復旧ディスクリプタを受け付けたリードＤＭＡ１８５ａは、フラッシュメモリ１１４ｂに記憶されているデータをキャッシュメモリ１１３に記憶させる（ステップＳ１０６）。このデータ復旧処理が完了した後、リードＤＭＡ１８５ａは、ＲｏＣ１１９に対して、フラッシュメモリ１１４ｂからキャッシュメモリ１１３へのデータ転送が完了した旨の通知を行う（ステップＳ１０７）。
　続いて、ＲｏＣ１１９は、データのライト処理方式をライトスルー方式により行うように変更して（ステップＳ１０８）、キャッシュメモリ１１３に記憶されているデータをＨＤＤ１１に記憶させるリストア処理（フラッシュバック）を行う（ステップＳ１０９）。これにより、ＨＤＤ１１に書き込みされていないキャッシュメモリ１１３上のデータはなくなる。
　続いて、ＲｏＣ１１９は、イレースディスクリプタを生成してディスクリプタ保持レジスタ１８３に記憶させ、記憶させたイレースディスクリプタをイレースＤＭＡ１８６ａおよび１８６ｂへ送出して、フラッシュメモリ１１４ａおよび１１４ｂに記憶されているデータを消去するように指示する（ステップＳ１１０）。
　かかるイレースディスクリプタを受け付けたイレースＤＭＡ１８６ａは、フラッシュメモリ１１４ａに記憶されているデータを消去し（ステップＳ１１１）、イレースＤＭＡ１８６ｂは、フラッシュメモリ１１４ｂに記憶されているデータを消去する（ステップＳ１１２）。イレース処理が完了した後、イレースＤＭＡ１８６ａおよび１８６ｂは、ＲｏＣ１１９に対して、イレース処理が完了した旨の通知を行う（ステップＳ１１３）。
　なお、イレース処理を行う理由は、ＮＡＮＤ型フラッシュメモリであるフラッシュメモリ１１４ａおよび１１４ｂは、新たなデータを記憶するためには、記憶されているデータを消去する必要があるためである。すなわち、データ復旧処理が完了した後に、フラッシュメモリ１１４ａおよび１１４ｂに記憶されているデータをイレースして、次の停電発生に備えるためである。
　そして、イレース処理が完了した旨の通知を受け付けたＲｏＣ１１９は、データのライト処理方式をライトバック方式により行うように変更して（ステップＳ１１４）、ストレージ装置０を起動させる（ステップＳ１１５）。
　このように、比較例のストレージ装置０は、２系統のライトＤＭＡ１８４ａおよび１８４２ｂをＦＰＧＡ１１８にコンフィグレーションすることで、電力供給部１２から電力供給される短い時間内にデータ退避処理を完了させることを実現している。また、１系統のリードＤＭＡ１８５ａによってデータ復旧処理を行わせることで、データ復旧処理が完了するまでに時間がかかるものの、ＦＰＧＡ１１８の大規模化を抑えて、コストの増大を防止している。
　ただし、比較例のストレージ装置０が有するＣＭ１１０では、フラッシュメモリ１１４ａからキャッシュメモリ１１３へのデータ転送が完了した後に、フラッシュメモリ１１４ｂからキャッシュメモリ１１３へのデータ転送を行う。このため、比較例のストレージ装置０では、データ復旧処理にかかる時間を短縮することはできず、その結果、異常終了後の起動にかかる時間を短縮することまではできなかった。
　そこで、本実施例に係るストレージ装置１では、データ転送回路であるＦＰＧＡを大規模にすることなく、データ退避処理を高速化する上に、さらに、データ復旧処理を高速化することを実現する。以下に、図６～図８を用いて、本実施例に係るストレージ装置１について詳細に説明する。
　図６は、本実施例に係るストレージ装置１が有するＣＭ１２０の構成を示す図である。なお、同図に示したＣＭ１２０は、図１に示した１００Ａまたは１００Ｂに対応する。また、ここでは、図２に示した構成部位と同様の機能を有する部位には同一符号を付すこととして、その詳細な説明を省略する。
　図６に示すように、ＣＭ１２０は、電力供給部１２と接続されており、キャッシュメモリ１１３と、フラッシュメモリ１１４ａおよび１１４ｂと、ＮＶＲＡＭ１１６と、制御データ格納部１２５と、ＰＬＤ１２７、ＦＰＧＡ１２８と、ＲｏＣ１２９とを有する。なお、同図では、ＣＭ１２０が外部に備えられた電力供給部１２によって電力供給される例を示しているが、ＣＭ１２０が電力供給部１２を有する構成にしてもよい。
　制御データ格納部１２５は、不揮発性メモリなどの記憶デバイスであり、停電用制御データ１２５ａと、復電用制御データ１２５ｂとを格納する。停電用制御データ１２５ａは、ＦＰＧＡ１２８にデータ退避処理を実行可能にさせるための制御データである。具体的には、停電用制御データ１２５ａがコンフィグレーションされたＦＰＧＡ１２８は、２系統のライトＤＭＡによってデータ退避処理を行うことができるようになる。
　また、この停電用制御データ１２５ａは、停電発生時には不要な処理であるデータ復旧処理を行うための制御データを含まない。すなわち、停電用制御データ１２５ａがコンフィグレーションされたＦＰＧＡ１２８は、リードＤＭＡを有しない構成となる。なお、停電用制御データ１２５ａがコンフィグレーションされたＦＰＧＡ１２８の構成については、後に詳述する。
　復電用制御データ１２５ｂは、異常終了後の電源投入時に、ＦＰＧＡ１２８にデータ復旧処理を実行可能にさせるための制御データである。具体的には、復電用制御データ１２５ｂがコンフィグレーションされたＦＰＧＡ１２８は、２系統のリードＤＭＡによってデータ復旧処理を行うことができるようになる。
　また、この復電用制御データ１２５ｂは、異常終了後の電源投入時には不要な処理であるデータ退避処理を行うための制御データを含まない。すなわち、復電用制御データ１２５ｂがコンフィグレーションされたＦＰＧＡ１２８は、ライトＤＭＡを有しない構成となる。なお、復電用制御データ１２５ｂがコンフィグレーションされたＦＰＧＡ１２８の構成については、後に詳述する。
　ＰＬＤ１２７は、ＣＭ１２０を制御する各種論理回路を含むデバイスであり、ＮＶＲＡＭ１１６に記憶されている各種データを更新する処理や、停電が発生したことを検知する処理や、ＦＰＧＡ１２８に制御データをコンフィグレーションする処理等を行う。
　具体的には、ＰＬＤ１２７は、ストレージ装置１の電源が投入された場合に、ＮＶＲＡＭ１１６に記憶されている停電フラグおよびデータ退避完了フラグを取得する。そして、取得した停電フラグが「１（停電発生）」であり、かつ、データ退避完了フラグが「１（退避完了）」である場合に、ＰＬＤ１２７は、ＲｏＣ１２９に対して、停電発生後の電源投入である旨を通知する。
　一方、取得した停電フラグが「１（停電発生）」でない場合、または、データ退避完了フラグが「１（退避完了）」でない場合、ＰＬＤ１２７は、ＲｏＣ１２９に対して、通常の電源投入である旨を通知する。
　また、ＰＬＤ１２７は、ストレージ装置１の起動中に停電の発生有無を検知する。そして、ＰＬＤ１２７は、停電が発生したことを検知すると、ＲｏＣ１２９に対して、停電が発生した旨を通知するとともに、ＮＶＲＡＭ１１６に記憶されている停電フラグを「１（停電発生）」に更新する。また、ＰＬＤ１２７は、ＲｏＣ１２９からデータ退避処理が完了した旨の通知を受け付けると、ＮＶＲＡＭ１１６に記憶されているデータ退避完了フラグを「１（退避完了）」に更新する。
　また、ＰＬＤ１２７は、後述するＲｏＣ１２９が有する書込部１２９ｃの指示に従って、制御データ格納部１２５に格納されている停電用制御データ１２５ａまたは復電用制御データ１２５ｂをＦＰＧＡ１２８にコンフィグレーションする。
　なお、同図では、ＮＶＲＡＭ１１６に記憶されている各種データを更新する処理や、停電が発生したことを検知する処理や、ＦＰＧＡ１２８に制御データをコンフィグレーションする処理等を、ＰＬＤ１２７によって実現する例を示したが、かかる処理は、ＰＬＤ以外のＬＳＩ（Large　Scale　Integration）チップなどによって実現してもよい。
　ＦＰＧＡ１２８は、ＰＬＤ１２７によって停電用制御データ１２５ａまたは復電用制御データ１２５ｂがコンフィグレーションされるプログラマブルデバイスである。このＦＰＧＡ１２８には、停電用制御データ１２５ａのコンフィグレーションが可能であり、かつ、復電用制御データ１２５ｂのコンフィグレーションが可能である規模のＦＰＧＡが用いられる。すなわち、ＦＰＧＡ１２８には、停電用制御データ１２５ａをコンフィグレーションするために必要となるＦＰＧＡの規模と、復電用制御データ１２５ｂをコンフィグレーションするために必要となるＦＰＧＡの規模とを比較して、規模が大きくなる方の制御データをコンフィグレーションできるＦＰＧＡが用いられる。
　ここで、停電用制御データ１２５ａがコンフィグレーションされたＦＰＧＡ１２８の構成、および、復電用制御データ１２５ｂがコンフィグレーションされたＦＰＧＡ１２８の構成について説明する。図７－１は、停電用制御データ１２５ａがコンフィグレーションされたＦＰＧＡ１２８の構成を示す図である。なお、以下の説明では、図４に示した構成部位と同様の機能を有する部位には同一符号を付すこととして、その詳細な説明を省略する。
　同図に示すように、停電用制御データ１２５ａがコンフィグレーションされたＦＰＧＡ１２８は、２系統のライトＤＭＡ１８４ａおよび１８４ｂと、２系統のイレースＤＭＡ１８６ａおよび１８６ｂとを有する。すなわち、図７－１に示したＦＰＧＡ１２８は、図４に示した停電復電用制御データ１１５ａがコンフィグレーションされたＦＰＧＡ１１８と比較して、リードＤＭＡ１８５ａを有しない構成となる。
　図７－２は、復電用制御データ１２５ｂがコンフィグレーションされたＦＰＧＡ１２８の構成を示す図である。同図に示すように、復電用制御データ１２５ｂがコンフィグレーションされたＦＰＧＡ１２８は、２系統のリードＤＭＡ１８５ａおよび１８５ｂと、２系統のイレースＤＭＡ１８６ａおよび１８６ｂとを有する。すなわち、図７－２に示したＦＰＧＡ１２８は、図４に示した停電復電用制御データ１１５ａがコンフィグレーションされたＦＰＧＡ１１８と比較して、ライトＤＭＡ１８４ａおよび１８４ｂを有さず、リードＤＭＡ１８５ｂを新たに有する構成となる。
　リードＤＭＡ１８５ａは、ディスクリプタ保持レジスタ１８３からデータ復旧ディスクリプタを受け取った場合に、フラッシュメモリ１１４ａに記憶されているデータをキャッシュメモリ１１３に記憶させる。同様に、リードＤＭＡ１８５ｂは、ディスクリプタ保持レジスタ１８３からデータ復旧ディスクリプタを受け取った場合に、フラッシュメモリ１１４ｂに記憶されているデータをキャッシュメモリ１１３に記憶させる。リードＤＭＡ１８５ａおよび１８５ｂは、フラッシュメモリ１１４ａまたは１１４ｂからキャッシュメモリ１１３にデータを転送する処理を並行して行う。
　図７－１および図７－２に示したように、本実施例に係るストレージ装置１では、比較例のＦＰＧＡ１１８と比較して、ＦＰＧＡ１２８が有するＤＭＡ回路を少なくすることができるので、小規模なＦＰＧＡを用いることができる。これにより、ＦＰＧＡにかかるコストを低減することができる。また、図７－２に示したように、ＦＰＧＡ１２８は、２系統のリードＤＭＡ１８５ａおよび１８５ｂによってデータ復旧処理が並行して行われるので、データ復旧処理を効率よく行うことができ、その結果、異常終了後のストレージ装置１の起動時間を短くすることができる。
　図６の説明に戻って、ＲｏＣ１２９は、ＣＭ１２０を全体制御する制御部であり、退避指示部１２９ａと、復旧指示部１２９ｂと、書込部１２９ｃとを有する。退避指示部１２９ａは、ＰＬＤ１２７から停電が発生した旨の通知を受け付けた場合に、ＦＰＧＡ１２８に対して、データ退避処理を行うように指示する処理部である。具体的には、退避指示部１２９ａは、データ退避ディスクリプタを生成してディスクリプタ保持レジスタ１８３に記憶させ、記憶させたデータ退避ディスクリプタをライトＤＭＡ１８４ａおよび１８４ｂへ送出し、データ退避処理を並行して行うように指示する。
　復旧指示部１２９ｂは、ＰＬＤ１２７から停電発生後の電源投入である旨の通知を受け付けた場合に、ＦＰＧＡ１２８に対して、データ復旧処理を行うように指示する処理部である。具体的には、復旧指示部１２９ｂは、データ復旧ディスクリプタを生成してディスクリプタ保持レジスタ１８３に記憶させ、記憶させたデータ復旧ディスクリプタをリードＤＭＡ１８５ａおよび１８５ｂへ送出し、データ復旧処理を並行して行うように指示する。
　また、復旧指示部１２９ｂは、ＦＰＧＡ１２８によるデータ復旧処理が完了した場合に、イレースディスクリプタを生成してディスクリプタ保持レジスタ１８３に記憶させ、記憶させたイレースディスクリプタをイレースＤＭＡ１８６ａおよび１８６ｂへ送出し、イレース処理を並行して行うように指示する。
　書込部１２９ｃは、ＰＬＤ１２７に対して、ＦＰＧＡ１２８に停電用制御データ１２５ａまたは復電用制御データ１２５ｂをコンフィグレーションするように指示する処理部である。
　具体的には、書込部１２９ｃは、ＰＬＤ１２７から通常の電源投入である旨の通知を受け付けた場合に、ＰＬＤ１２７に対して、停電用制御データ１２５ａをＦＰＧＡ１２８に書き込む（コンフィグレーションする）ように指示する。これにより、ＦＰＧＡ１２８は、図７－１に示した構成となり、２系統のライトＤＭＡ１８４ａおよび１８４ｂによってデータ退避処理を行うことができるようになり、停電発生に備えることができる。
　また、書込部１２９ｃは、ＰＬＤ１２７から停電発生後の電源投入である旨の通知を受け付けた場合に、ＰＬＤ１２７に対して、復電用制御データ１２５ｂをＦＰＧＡ１２８に書き込む（コンフィグレーションする）ように指示する。これにより、ＦＰＧＡ１２８は、図７－２に示した構成となり、２系統のリードＤＭＡ１８５ａおよび１８５ｂによってデータ復旧処理を行うことができるようになる。
　また、書込部１２９ｃは、ＦＰＧＡ１２８からデータ退避処理およびイレース処理が完了した旨の通知を受け付けた場合に、ＰＬＤ１２７に対して停電用制御データ１２５ａを書き込む（コンフィグレーションする）ように指示する。
　次に、本実施例に係るストレージ装置１が有するＣＭ１２０によるデータ復旧処理について説明する。図８は、本実施例に係るストレージ装置１が有するＣＭ１２０によるデータ復旧処理の流れを示すシーケンス図である。
　同図に示すように、ストレージ装置１が電源投入された後、ＰＬＤ１２７から停電発生後の電源投入である旨の通知を受け付けると（ステップＳ２０１）、ＲｏＣ１２９の書込部１２９ｃは、ＰＬＤ１２７に対して復電用制御データ１２５ｂをコンフィグレーションするように指示する（ステップＳ２０２）。これにより、ＦＰＧＡ１２８は、図７－２に示したように、２系統のリードＤＭＡ１８５ａおよび１８５ｂを有する構成となる（ステップＳ２０３）。
　続いて、ＲｏＣ１２９の復旧指示部１２９ｂは、データ復旧ディスクリプタを生成してディスクリプタ保持レジスタ１８３に記憶させ、記憶させたデータ復旧ディスクリプタをリードＤＭＡ１８５ａおよび１８５ｂへ送出して、データ復旧処理を並行して行うように指示する（ステップＳ２０４）。
　かかるデータ復旧ディスクリプタを受け付けたリードＤＭＡ１８５ａは、フラッシュメモリ１１４ａに記憶されているデータをキャッシュメモリ１１３に記憶させる（ステップＳ２０５）。同様に、データ復旧ディスクリプタを受け付けたリードＤＭＡ１８５ｂは、フラッシュメモリ１１４ｂに記憶されているデータをキャッシュメモリ１１３に記憶させる（ステップＳ２０６）。このリードＤＭＡ１８５ａおよび１８５ｂによるデータ復旧処理は並行して行われる。データ復旧処理が完了した後、リードＤＭＡ１８５ａおよび１８５ｂは、ＲｏＣ１２９に対して、データ復旧処理が完了した旨の通知を行う（ステップＳ２０７）。
　かかる完了通知を受け付けたＲｏＣ１２９は、データのライト処理方式をライトスルー方式により行うように変更して（ステップＳ２０８）、キャッシュメモリ１１３に記憶されているデータをＨＤＤ１１に記憶させるリストア処理を行う（ステップＳ２０９）。
　続いて、ＲｏＣ１２９の復旧指示部１２９ｂは、イレースディスクリプタを生成してディスクリプタ保持レジスタ１８３に記憶させ、記憶させたイレースディスクリプタをイレースＤＭＡ１８６ａおよび１８６ｂへ送出して、フラッシュメモリ１１４ａおよび１１４ｂに記憶されているデータを消去するように指示する（ステップＳ２１０）。
　かかるイレースディスクリプタを受け付けたイレースＤＭＡ１８６ａは、フラッシュメモリ１１４ａに記憶されているデータを消去し（ステップＳ２１１）、イレースＤＭＡ１８６ｂは、フラッシュメモリ１１４ｂに記憶されているデータを消去する（ステップＳ２１２）。イレース処理が完了した後、イレースＤＭＡ１８６ａおよび１８６ｂは、ＲｏＣ１２９に対して、イレース処理が完了した旨の通知を行う（ステップＳ２１３）。
　イレース処理が完了した旨の通知を受け付けたＲｏＣ１２９の書込部１２９ｃは、ＰＬＤ１２７に対して停電用制御データ１２５ａをコンフィグレーションするように指示する（ステップＳ２１４）。これにより、ＦＰＧＡ１２８は、図７－１に示したように、２系統のライトＤＭＡ１８４ａおよび１８４ｂを有する構成となり（ステップＳ２１５）、停電発生に備えることができる。なお、本実施例１に係るストレージ装置１では、この停電用制御データ１２５ａをコンフィグレーションする処理（再コンフィグレーション処理）を行う必要があるが、２系統のリードＤＭＡ１８５ａおよび１８５ｂによってデータ復旧処理を並行して行うことができるので、全体的には、異常終了後の起動にかかる処理時間を短縮することができる。
　そして、ＲｏＣ１１９は、データのライト処理方式をライトバック方式により行うように変更して（ステップＳ２１６）、ストレージ装置を起動させる（ステップＳ２１７）。
　上述してきたように、本実施例に係るストレージ装置１は、停電発生後の電源投入時に、ＦＰＧＡ１２８に復電用制御データ１２５ｂをコンフィグレーションして、２系統のリードＤＭＡ１８５ａおよび１８５ｂによってデータ復旧処理を行った後に起動するように構成したので、異常終了後の起動にかかる時間を短くすることができる。
　また、本実施例に係るストレージ装置１は、データ復旧処理が完了した後に、ＦＰＧＡ１２８に停電用制御データ１２５ａをコンフィグレーションして、２系統のライトＤＭＡ１８４ａおよび１８４ｂによってデータ退避処理を行えるように構成したので、ストレージ装置１の起動後に停電が発生した場合であっても、データ退避処理を効率よく行うことができる。
　また、本実施例に係るストレージ装置１は、停電用制御データ１２５ａがコンフィグレーションされたＦＰＧＡ１２８が、２系統のライトＤＭＡ１８４ａおよび１８４ｂを備え、かつ、データ退避処理に不要なリードＤＭＡを備えないように構成し、また、復電用制御データ１２５ｂがコンフィグレーションされたＦＰＧＡ１２８が、２系統のリードＤＭＡ１８５ａおよび１８５ｂを備え、かつ、データ復旧処理に不要なライトＤＭＡを備えないように構成したので、比較例のＦＰＧＡ１１８と比較して、ＦＰＧＡ１２８を小規模にすることができる。その結果、ストレージ装置１にかかるコストを低減することができる。
　すなわち、本実施例に係るストレージ装置１によれば、データ転送回路であるＦＰＧＡ１２８を大規模にすることなく、データ退避処理とデータ復旧処理を効率よく行うことができる。
　なお、上記実施例では、データ退避用の記憶デバイスとして、ストレージ装置１が２系統のフラッシュメモリ１１４ａおよび１１４ｂを備えることを前提として、２系統のライトＤＭＡ１８４ａおよび１８４ｂによってデータ退避処理を行い、２系統のリードＤＭＡ１８５ａおよび１８５ｂによってデータ復旧処理を行う例を説明したが、本発明はこれに限定されるものではなく、１系統のデータ退避用の記憶デバイスを備えるストレージ装置や、３系統以上のデータ退避用の記憶デバイスを備えるストレージ装置にも適用可能である。
　かかる点について具体的に説明すると、例えば、１系統のデータ退避用の記憶デバイスを備えるストレージ装置の場合、１系統のライトＤＭＡによってデータ退避処理を行い、１系統のリードＤＭＡによってデータ復旧処理を行う。すなわち、このようなストレージ装置は、１系統のライトＤＭＡおよび１系統のリードＤＭＡを同時に備えることができる規模のＦＰＧＡを用いる必要があるが、本発明を適用すると、１系統のライトＤＭＡまたは１系統のリードＤＭＡのいずれか一方のみを備えることができる規模のＦＰＧＡを用いることができる。その結果、ＦＰＧＡを小規模にすることができ、ストレージ装置にかかるコストを低減することができる。
　また、上記文書中や図面中で示した処理手順、制御手順、具体的名称、各種のデータやパラメータを含む情報については、特記する場合を除いて任意に変更することができる。また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散、統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散、統合して構成することができる。さらに、各装置にて行なわれる各処理機能は、その全部または任意の一部が、ＣＰＵ（Central　Processing　Unit）および当該ＣＰＵにて解析実行されるプログラムにて実現され、あるいは、ワイヤードロジックによるハードウェアとして実現され得る。

Claims (12)

  1. 　異常終了時にキャッシュメモリに記憶されているデータを不揮発性メモリに退避させる機能と、前記不揮発性メモリに退避させたデータを異常終了後の電源投入時に前記キャッシュメモリに復旧させる機能とを、所定の制御データが書き込まれたプログラマブルデバイスによって実現するストレージ装置であって、
    　前記キャッシュメモリに記憶されているデータを前記不揮発性メモリに退避させる機能を実現するための制御データであるライト制御データと、前記不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧する機能を実現するための制御データであるリード制御データとを記憶する制御データ記憶手段と、
    　当該のストレージ装置が異常終了した後に電源投入された場合に、前記制御データ記憶手段に記憶されているリード制御データを前記プログラマブルデバイスに書き込む書込手段と、
    　前記書込手段によってリード制御データが書き込まれたプログラマブルデバイスに対して、前記不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧するように指示する復旧指示手段と
    　を備えたことを特徴とするストレージ装置。
  2. 　前記書込手段は、前記復旧指示手段によって指示されたプログラマブルデバイスがデータ復旧処理を完了した場合に、前記制御データ記憶手段に記憶されているライト制御データを前記プログラマブルデバイスに書き込むことを特徴とする請求項１に記載のストレージ装置。
  3. 　前記制御データ記憶手段は、前記不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧する機能を実現するための制御データとして、複数のリード制御データを記憶し、
    　前記書込手段は、当該のストレージ装置が異常終了した後に電源投入された場合に、前記制御データ記憶手段に記憶されている複数のリード制御データを前記プログラマブルデバイスに書き込み、
    　前記復旧指示手段は、前記書込手段によって複数のリード制御データが書き込まれたプログラマブルデバイスに対して、複数の不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧する処理を並行して行うように指示することを特徴とする請求項１に記載のストレージ装置。
  4. 　前記制御データ記憶手段は、前記キャッシュメモリに記憶されているデータを前記不揮発性メモリに退避させる機能を実現するための制御データとして、複数のライト制御データを記憶し、
    　前記書込手段は、前記復旧指示手段によって指示されたプログラマブルデバイスがデータ復旧処理を完了した場合に、前記制御データ記憶手段に記憶されている複数のライト制御データを前記プログラマブルデバイスに書き込むことを特徴とする請求項３に記載のストレージ装置。
  5. 　異常終了時にキャッシュメモリに記憶されているデータを不揮発性メモリに退避させる機能と、前記不揮発性メモリに退避させたデータを異常終了後の電源投入時に前記キャッシュメモリに復旧させる機能とを、所定の制御データが書き込まれたプログラマブルデバイスによって実現するストレージ装置を制御するストレージ制御装置であって、
    　前記キャッシュメモリに記憶されているデータを前記不揮発性メモリに退避させる機能を実現するための制御データであるライト制御データと、前記不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧する機能を実現するための制御データであるリード制御データとを記憶する制御データ記憶手段と、
    　前記ストレージ装置が異常終了した後に電源投入された場合に、前記制御データ記憶手段に記憶されているリード制御データを前記プログラマブルデバイスに書き込む書込手段と、
    　前記書込手段によってリード制御データが書き込まれたプログラマブルデバイスに対して、前記不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧するように指示する復旧指示手段と
    　を備えたことを特徴とするストレージ制御装置。
  6. 　前記書込手段は、前記復旧指示手段によって指示されたプログラマブルデバイスがデータ復旧処理を完了した場合に、前記制御データ記憶手段に記憶されているライト制御データを前記プログラマブルデバイスに書き込むことを特徴とする請求項５に記載のストレージ制御装置。
  7. 　前記制御データ記憶手段は、前記不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧する機能を実現するための制御データとして、複数のリード制御データを記憶し、
    　前記書込手段は、前記ストレージ装置が異常終了した後に電源投入された場合に、前記制御データ記憶手段に記憶されている複数のリード制御データを前記プログラマブルデバイスに書き込み、
    　前記復旧指示手段は、前記書込手段によって複数のリード制御データが書き込まれたプログラマブルデバイスに対して、複数の不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧する処理を並行して行うように指示することを特徴とする請求項５に記載のストレージ制御装置。
  8. 　前記制御データ記憶手段は、前記キャッシュメモリに記憶されているデータを前記不揮発性メモリに退避させる機能を実現するための制御データとして、複数のライト制御データを記憶し、
    　前記書込手段は、前記復旧指示手段によって指示されたプログラマブルデバイスがデータ復旧処理を完了した場合に、前記制御データ記憶手段に記憶されている複数のライト制御データを前記プログラマブルデバイスに書き込むことを特徴とする請求項７に記載のストレージ制御装置。
  9. 　異常終了時にキャッシュメモリに記憶されているデータを不揮発性メモリに退避させる機能と、前記不揮発性メモリに退避させたデータを異常終了後の電源投入時に前記キャッシュメモリに復旧させる機能とを、所定の制御データが書き込まれたプログラマブルデバイスによって実現するストレージ装置を制御するストレージ制御装置によるストレージ制御方法であって、
    　前記ストレージ制御装置が、前記ストレージ装置が異常終了した後に電源投入された場合に、前記不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧する機能を実現するための制御データであるリード制御データを記憶する制御データ記憶手段に記憶されているリード制御データを前記プログラマブルデバイスに書き込む書込工程と、
    　前記ストレージ制御装置が、前記書込工程によってリード制御データが書き込まれたプログラマブルデバイスに対して、前記不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧するように指示する復旧指示工程と
    　を含んだことを特徴とするストレージ制御方法。
  10. 　前記制御データ記憶手段は、前記キャッシュメモリに記憶されているデータを前記不揮発性メモリに退避させる機能を実現するための制御データであるライト制御データをさらに記憶し、
    　前記書込工程は、前記復旧指示工程によって指示されたプログラマブルデバイスがデータ復旧処理を完了した場合に、前記制御データ記憶手段に記憶されているライト制御データを前記プログラマブルデバイスに書き込むことを特徴とする請求項９に記載のストレージ制御方法。
  11. 　前記制御データ記憶手段は、前記不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧する機能を実現するための制御データとして、複数のリード制御データを記憶し、
    　前記書込工程は、前記ストレージ装置が異常終了した後に電源投入された場合に、前記制御データ記憶手段に記憶されている複数のリード制御データを前記プログラマブルデバイスに書き込み、
    　前記復旧指示工程は、前記書込工程によって複数のリード制御データが書き込まれたプログラマブルデバイスに対して、複数の不揮発性メモリに退避させたデータを前記キャッシュメモリに復旧する処理を並行して行うように指示することを特徴とする請求項９に記載のストレージ制御方法。
  12. 　前記制御データ記憶手段は、前記キャッシュメモリに記憶されているデータを前記不揮発性メモリに退避させる機能を実現するための制御データとして、複数のライト制御データを記憶し、
    　前記書込工程は、前記復旧指示工程によって指示されたプログラマブルデバイスがデータ復旧処理を完了した場合に、前記制御データ記憶手段に記憶されている複数のライト制御データを前記プログラマブルデバイスに書き込むことを特徴とする請求項１１に記載のストレージ制御方法。
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