JP2005222228A - メモリカード及び半導体装置 - Google Patents
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Abstract
【解決手段】メモリカード1は、コントローラ4とNAND型フラッシュメモリ3とを有する。コントローラ4は、第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズよりも大きい第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理するためのプログラムを格納するROM9と、このROM9に格納されているプログラムを実行するCPU8とを含んでいる。NAND型フラッシュメモリ3は、前記第2の消去ブロックサイズを有するメモリである。コントローラ4は、前記第2のアドレスを用いてNAND型フラッシュメモリ3に対するアクセスを実行する。
【選択図】 図1
Description
図1は、本発明の一実施形態に係るメモリカードに搭載されるデバイス類の概略構成を示す斜視図である。
本実施形態に係るメモリカード1は、図示のように、PCB(Printed Circuit Board)基板2上にNAND型フラッシュメモリ3及びコントローラ4が配置されたものとなっている。上記コントローラ4には、CPU(Central Processing Unit)8やROM(Read-Only Memory)9などの機能ブロックが搭載されている。各デバイスの詳細については後で述べる。なお、NAND型フラッシュメモリ3は、1つのメモリセルに1ビットの情報を記憶する2値メモリであっても良いし、1つのメモリセルに1ビットより多い情報(例えば2ビット)を記憶する多値メモリであっても良い。また、図1では、PCB(Printed Circuit Board)基板2上にNAND型フラッシュメモリ3及びコントローラ4が配置された場合を示したが、NAND型フラッシュメモリ3及びコントローラ4は、同一のLSI(Large-scale Integration)基板上に配置されても良い。
ホスト20が想定しているフラッシュメモリでは、各ページは528Byte(512Byte分のデータ記憶部+16Byte分の冗長部)を有しており、32ページ分が1つの消去単位(即ち、16kByte+0.5kByte(ここで、kは1024))となる。以下では、このようなフラッシュメモリを搭載したカードを、「小ブロックカード」と称す場合がある。
ホスト20側から送られてくるコマンドのパケットは、図5(a)に示されるように、コマンド種別情報(ここでは「書込」),アドレス(物理ブロックアドレス),データ(コンテンツなどの実データ及び付随データ(512Byte+16Byte)といった各種情報を含んでいる。
このようなフォーマットのパケットにおいては、図5(b)に示されるように、付随データ16Byte中の所定の位置に小ブロックカードの「論理ブロックアドレス」(アクセス対象となる16Byteブロックに対応する論理アドレス)が配置されている。大ブロックカードは、コマンド種別情報,物理ブロックアドレス,データを取得するほか、特に上記「論理ブロックアドレス」を取得する。
ホスト20側(同図の左側)では、小ブロックカードの論理アドレスに基づく16kByteブロック単位のシーケンシャルな書込操作の発生時に、小ブロックカードの物理ブロックアドレスによる16kByteブロック単位のランダムな書込操作を行う。また、これに伴い、旧アサイン論理ブロックが16kByteブロック単位で消去されることを前提としている。
大ブロックカードでは、消去単位である256kByte物理ブロックの中に、ホスト20側が管理する単位である16kByteに相当するデータを書き込むためのブロック(以下、ホスト管理ブロックと称す)が16個分含まれている。データ書込の際には、小ブロックカードの論理ブロックアドレスの順に個々のデータが配置される。
「小ブロックカード論理・物理ブロックアドレス」テーブル31及び「小ブロックカード論理ブロックアドレス・大ブロックカード物理ブロックアドレス」テーブル32は、それぞれ前述した第1のテーブル及び第2のテーブルに相当するものであり、データ管理領域30(図7)に格納されている「ホスト管理物理アドレス」及び「ホスト管理論理ブロックアドレス」を利用してRAM10上に作成される。
例えばメモリカード1(大ブロックカード)がホスト20側から電源供給を受けると(ステップA1)、CPU8は動作を開始し、ROM9の中に格納されている制御プログラム(小ブロックカードにおける物理・論理ブロックアドレスと当該フラッシュメモリ3における物理ブロックアドレスとの対応付けを管理するためのプログラム)などをRAM10上にロードして処理する(ステップA2)。
CPU8は、ホスト20から、例えば16kByteブロックに対する書込コマンドを受けると(ステップB1)、小ブロックカードの物理ブロックアドレスやデータのほか、これに付随する付随データに含まれている論理ブロックアドレスを取得する(ステップB2)。
最後に、CPU8は、ホストへ書込処理の完了を通知する(ステップB5)。
CPU8は、データ書込に際し、いま対象となっている論理ブロックアドレス(16kByteブロック分に対応)が、先行する論理ブロックアドレス(16kByteブロック分に対応)に連続するものであるか否かを判定する(図11のステップC1)。即ち、図12に示されるように、16kByte物理ブロックX1へのデータ書込まで済んでいる状態において、次に書き込むべき物理ブロックが上記物理ブロックX1に続く16kByte物理ブロックX2に該当するか否かを判定する。
連続するものであれば、CPU8は、大ブロックカードの256kByte物理ブロック内に、先に書き込んだ16kByteデータに引き続き、書込対象の16kByteデータを書き込む(図11のステップC2)。即ち、図13に示されるように、前述の16kByte物理ブロックX2へのデータ書込を行う。
CPU8は、ホスト20から、例えば16kByteブロックに対する読出コマンドを受けると(ステップD1)、そのコマンドに付加されている小ブロックカードの物理ブロックアドレスを取得する(ステップD2)。
CPU8は、ホスト20から、例えば16kByteブロックに対する消去コマンドを受けると(ステップE1)、必要に応じ、該当するブロックが消去状態にあることを示す情報をRAM10上の所定の領域に記録する(所定のテーブルを更新する)(ステップE2)。
例えば、ホスト20に予め搭載されているコントローラが、16kByteの消去ブロック単位を有する小ブロックカード100の使用を前提としているとする。この場合、メモリカード内に適切なコントローラを内蔵することなく256kByteの消去ブロック単位を有するメモリを使用して大ブロックカードを実現すると、消去単位が異なることから正常なアクセスができない虞がある。これに対し、本実施形態に基づき256kByteの消去ブロック単位を有するメモリ用のコントローラ4を含んで大ブロックカードを実現すれば、小ブロックカード対応のホスト機器20に対しても大ブロックカードを挿入して使用することが可能となる。
Claims (11)
- 第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理することを特徴とする半導体装置。
- 前記第2の消去ブロックサイズは、前記第1の消去ブロックサイズよりも大きいことを特徴とする請求項1に記載の半導体装置。
- 第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理するコントローラと、
前記第2の消去ブロックサイズを有する不揮発性半導体メモリとを具備し、
前記コントローラは、前記第2のアドレスを用いて前記不揮発性半導体メモリに対するアクセスを実行することを特徴とするメモリカード。 - 第1の消去ブロックサイズを有する半導体メモリにおける第1のアドレスと前記第1の消去ブロックサイズとは異なる第2の消去ブロックサイズを有する半導体メモリにおける第2のアドレスとの対応付けを管理するためのプログラムを格納するROMと、
このROMに格納されているプログラムを実行するCPUと、を含むコントローラと、
前記第2の消去ブロックサイズを有する不揮発性半導体メモリとを具備し、
前記コントローラは、前記第2のアドレスを用いて前記不揮発性半導体メモリに対するアクセスを実行することを特徴とするメモリカード。 - 前記第1のアドレスは、物理ブロックアドレス及び論理ブロックアドレスを含むことを特徴とする請求項3又は4のいずれか1項に記載のメモリカード。
- 前記コントローラは、前記物理ブロックアドレス及び論理ブロックアドレスのうちの少なくとも一部を前記不揮発性半導体メモリ上に保存して管理することを特徴とする請求項5記載のメモリカード。
- 前記コントローラは、前記第2の消去ブロックサイズの物理ブロックにおいて前記第1のアドレスの前記論理ブロックアドレスが連続するように、前記第1のアドレスと前記第2のアドレスとの対応づけを管理することを特徴とする請求項5又は6のいずれか1項に記載のメモリカード。
- 前記コントローラは、外部からのブロック消去指示に対し、前記不揮発性半導体メモリ上のブロック消去を実行せずに、ブロック消去を行った旨を応答することを特徴とする請求項5乃至7のいずれか1項に記載のメモリカード。
- 前記不揮発性半導体メモリは、NAND型フラッシュメモリであることを特徴とする請求項3乃至8のいずれか1項に記載のメモリカード。
- 前記第2の消去ブロックサイズは、前記第1の消去ブロックサイズよりも大きいことを特徴とする請求項3乃至9のいずれか1項に記載のメモリカード。
- 前記第2の消去ブロックサイズは、前記第1の消去ブロックサイズの略整数倍であることを特徴とする請求項3乃至9のいずれか1項に記載のメモリカード。
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