JP4828816B2 - メモリカード、半導体装置、及びメモリカードの制御方法 - Google Patents
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Description
図1は、本発明の一実施形態に係るメモリカードに搭載されるデバイス類の概略構成を示す斜視図である。
本実施形態に係るメモリカード1は、図示のように、PCB(Printed Circuit Board)基板2上にNAND型フラッシュメモリ3及びコントローラ4が配置されたものとなっている。上記コントローラ4には、CPU(Central Processing Unit)8やROM(Read-Only Memory)9などの機能ブロックが搭載されている。各デバイスの詳細については後で述べる。なお、NAND型フラッシュメモリ3は、1つのメモリセルに1ビットの情報を記憶する2値メモリであっても良いし、1つのメモリセルに1ビットより多い情報(例えば2ビット)を記憶する多値メモリであっても良い。また、図1では、PCB(Printed Circuit Board)基板2上にNAND型フラッシュメモリ3及びコントローラ4が配置された場合を示したが、NAND型フラッシュメモリ3及びコントローラ4は、同一のLSI(Large-scale Integration)基板上に配置されても良い。
ホスト20が想定しているフラッシュメモリでは、各ページは528Byte(512Byte分のデータ記憶部+16Byte分の冗長部)を有しており、32ページ分が1つの消去単位(即ち、16kByte+0.5kByte(ここで、kは1024))となる。以下では、このようなフラッシュメモリを搭載したカードを、「小ブロックカード」と称す場合がある。
ホスト20側から送られてくるコマンドのパケットは、図5(a)に示されるように、コマンド種別情報(ここでは「書込」),アドレス(物理ブロックアドレス),データ(コンテンツなどの実データ及び付随データ(512Byte+16Byte))といった各種情報を含んでいる。
このようなフォーマットのパケットにおいては、図5(b)に示されるように、付随データ16Byte中の所定の位置に小ブロックカードの「論理ブロックアドレス」(アクセス対象となる16kByteブロックに対応する論理アドレス)が配置されている。大ブロックカードは、コマンド種別情報,物理ブロックアドレス,データを取得するほか、特に上記「論理ブロックアドレス」を取得する。なお、この「論理ブロックアドレス」は、読出コマンドの場合には付加されない。
ホスト20側(同図の左側)では、小ブロックカードの論理アドレスに基づく16kByteブロック単位のシーケンシャルな書込操作の発生時に、小ブロックカードの物理ブロックアドレスによる16kByteブロック単位のランダムな書込操作を行う。
大ブロックカードでは、消去単位である256kByte物理ブロックの中に、ホスト20側が管理する単位である16kByteに相当するデータを書き込むためのブロック(以下、ホスト管理ブロックと称す)が16個分含まれている。データ書込の際には、小ブロックカードの論理ブロックアドレスの順に個々のデータが配置される。
図8のブロックフォーマットは、図7のブロックフォーマットに比べると、各ページにおけるECC0,ECC1,ECC2の領域の配置位置が異なる。ただし、各ページにおけるユーザデータの記憶容量は、図7のブロックフォーマットと図8のブロックフォーマットとでは同じである。即ち、図7のブロックフォーマットでは、各ページに2048Byte(512Byte+512Byte+512Byte+512Byte)の記憶領域が設けられており、図8のブロックフォーマットでは、各ページに2048Byte(518Byte+518Byte+518Byte+494Byte)の記憶領域が設けられている。以下では、図8のブロックフォーマットを採用した場合を前提にして説明を行う。
データブロック(1物理ブロック分)は、前述の図8においても示したように128個のデータページで構成される。このようなデータブロックは、フラッシュメモリ3上に複数個存在し、ユーザデータ(ユーザが読み書きすることが可能な文書、静止画、動画などのデータ)を記憶するために使用される。なお、個々のデータブロックにおける例えば最終データページ中の所定領域には、当該データブロックのPBAに対応するxPBA及びxLBAの情報が記憶されており、アドレス変換テーブルを作成する際に利用される。
ROM9には、ロード機能等50及びプロトコル変換ファームウェア51が格納されている。ロード機能等50は、図15中に示したロード機能42や転送機能41などに該当する。また、プロトコル変換ファームウェア51は、図15中に示したファームウェア40に該当する。
DSPを使用した場合は、図17に示されるメモリマップに示されるように、プロトコル変換ファームウェア51に代えて、CODEC処理のためのCODECファームウェア71が採用される。また、修正用プロトコル変換ファームウェア52に代えて、上記CODECファームウェア71の機能修正を行うための修正用CODECファームウェア72が採用されることとなる。
フラッシュメモリ3の記憶領域は、製品出荷前に、複数のエリアArea0, Area1, Area2, …に区切られる(プリフォーマットされる)。図示の例では、エリアArea0には1024個のブロック(block0〜block1023)が含まれ、エリアArea1には1024個のブロック(block1024〜block2047)が含まれ、…といったように区切られている。
コントローラ4は、例えばメモリカード1の電源が投入された際には、メモリカードがビジー状態であることを示した後、以下のような検索処理を開始する。
Claims (5)
- ROM(Read Only Memory)に格納されている第1のプログラムの修正を行うための第2のプログラムと当該第2のプログラムを起動する際に必要な情報とを外部から受けて、一定の消去ブロックサイズが一律に定められた不揮発性半導体メモリに書き込み、この不揮発性半導体メモリに書き込まれた前記情報に基づいて前記第2のプログラムを起動することにより前記第1のプログラムの修正を行う手段を具備し、
前記第1のプログラムは、CPUにより実行された際に前記不揮発性半導体メモリにおけるアドレスと、前記不揮発性半導体メモリの消去ブロックサイズとは異なる一定の消去ブロックサイズが一律に定められた別の不揮発性半導体メモリにおけるアドレスとのアドレス変換処理を行うプログラムを含むものであり、
前記第2のプログラム及び前記情報は、前記不揮発性半導体メモリに関する情報を一括して管理するための管理ブロックの領域に書き込まれることを特徴とする半導体装置。 - 第1のプログラムを格納するROM(Read Only Memory)と、
不揮発性半導体メモリと、
前記第1のプログラムの修正を行うための第2のプログラムと当該第2のプログラムを起動する際に必要な情報とを外部から受けて、一定の消去ブロックサイズが一律に定められた前記不揮発性半導体メモリに書き込む手段と、
前記不揮発性半導体メモリに書き込まれた前記情報に基づいて前記第2のプログラムを起動することにより前記第1のプログラムの修正を行う手段とを具備し、
前記第1のプログラムは、CPUにより実行された際に前記不揮発性半導体メモリにおけるアドレスと、前記不揮発性半導体メモリの消去ブロックサイズとは異なる一定の消去ブロックサイズが一律に定められた別の不揮発性半導体メモリにおけるアドレスとのアドレス変換処理を行うプログラムを含むものであり、
前記第2のプログラム及び前記情報は、前記不揮発性半導体メモリに関する情報を一括して管理するための管理ブロックの領域に書き込まれることを特徴とするメモリカード。 - 前記情報は、前記第2のプログラムが配置される記憶領域上のアドレスを示す情報を含むことを特徴とする請求項2に記載のメモリカード。
- 前記第2のプログラム及び前記情報は、前記不揮発性半導体メモリの記憶領域の中で最もECCエラー数の少ない領域に設けられることを特徴とする請求項2乃至3のいずれか1項に記載のメモリカード。
- 第1のプログラムを格納するROM(Read Only Memory)と一定の消去ブロックサイズが一律に定められた不揮発性半導体メモリとを備えたメモリカードの制御方法において、
前記第1のプログラムの修正を行うための第2のプログラムと当該第2のプログラムを起動する際に必要な情報とを前記不揮発性半導体メモリに書き込み、
前記不揮発性半導体メモリに書き込まれた前記情報に基づいて前記第2のプログラムを起動することにより前記第1のプログラムの修正を行い、
前記第1のプログラムは、CPUにより実行された際に前記不揮発性半導体メモリの消去ブロックサイズとは異なる一定の消去ブロックサイズが一律に定められた別の不揮発性半導体メモリにおけるアドレスとのアドレス変換処理を行うプログラムを含むものであり、
前記第2のプログラム及び前記情報は、前記不揮発性半導体メモリに関する情報を一括して管理するための管理ブロックの領域に書き込まれることを特徴とするメモリカードの制御方法。
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