KR100466980B1

KR100466980B1 - 낸드 플래시 메모리 장치

Info

Publication number: KR100466980B1
Application number: KR10-2002-0002309A
Authority: KR
Inventors: 이영택; 서강덕
Original assignee: 삼성전자주식회사
Priority date: 2002-01-15
Filing date: 2002-01-15
Publication date: 2005-01-24
Also published as: US20030135690A1; CN1432920A; JP2003233998A; US6965964B2; JP4287158B2; KR20030061646A; CN1324480C; DE10301431A1; DE10301431B4

Abstract

본 발명에 따른 낸드 플래시 메모리 장치는 M-비트 데이터 (M은 자연수)를 입력/출력하기 위한 M개의 입출력 핀들, 제 1 및 제 2 입력 버퍼 회로들, 어드레스 레지스터, 커맨드 레지스터, 그리고 데이터 입력 레지스터를 포함한다. 상기 제 1 및 제 2 입력 버퍼 회로들은, 상기 입출력 핀들을 통해 입력된 M-비트 데이터 중, N개의 최하위 비트들 (N은 자연수)을 그리고 N개의 최상위 비트들을 각각 받아들인다. 상기 어드레스 레지스터는 어드레스 로드 신호들에 응답하여 상기 제 1 입력 버퍼 회로의 출력을 어드레스로서 받아들이고, 상기 커맨드 레지스터는 상기 커맨드 로드 신호에 응답하여 상기 제 1 어드레스 버퍼 회로의 출력을 커맨드로서 받아들이며, 상기 데이터 입력 레지스터는 상기 데이터 로드 신호에 응답하여 상기 제 1 및 제 2 입력 버퍼 회로들의 출력들을, 프로그램될 데이터로서, 동시에 받아들인다. 상기 데이터 입력 레지스터에 래치된 M-비트 데이터는 데이터 버스를 통해 감지 및 래치 블록에 로드될 것이다. 이러한 구성에 따르면, 커맨드, 어드레스, 그리고 데이터가 순차적으로 입력되는 각 동작 모드에서, 상기 데이터는 상기 M개의 입출력 핀들 모두를 통해 입력/출력되는 반면에 상기 커맨드와 상기 어드레스 각각은 N개의 최하위 비트 입출력 핀들을 통해 입력된다.

Description

낸드 플래시 메모리 장치{NAND FLASH MEMORY DEVICE}

본 발명은 낸드 플래시 메모리 장치에 관한 것으로, 좀 더 구체적으로는 어드레스 및 커맨드 인터페이스 구조와 상이한 데이터 인터페이스 구조를 갖는 낸드 플래시 메모리 장치에 관한 것이다.

잘 알려진 바와 같이, 낸드 플래시 메모리 장치는 커맨드/어드레스/데이터 다중화 입출력 포트 구조 (command/address/data multiplexing input/output port structure)를 갖는다. 이러한 다중화 입출력 포트 구조를 갖는 낸드 플래시 메모리 장치는 커맨드와 어드레스 프리세트 방식 (command and address preset manner)을 채용한다. 커맨드 프리세트 방식이란 미리 약속된 데이터 조합 (예를 들면, "00h", "60h", "70h", "80h", "FFh", 등)을 입출력 핀들을 통해 메모리 장치에 입력한 후 수행될 동작이 미리 결정되게 하는 방식이다. 어드레스 프리세트 방식이란 데이터를 쓰거나 읽는 데 필요한 어드레스를 미리 메모리 장치에 설정하여 주는 방식이다. 스태틱 랜덤 액세스 메모리 장치 (static random access memory device)와 같은 반도체 메모리 장치와 달리, 낸드 플래시 메모리 장치는 커맨드와 어드레스가 미리 설정된 후에 읽기/쓰기 동작을 수행한다. 낸드 플래시 메모리 장치의 경우, 어드레스 입력 핀들과 데이터 입/출력 핀들을 공유하는 것이 가능하며, 이는 데이터의 입력/출력 구간과 어드레스 또는 커맨드의 입력 구간이 시간적으로 완전히 구별되기 때문이다.

64M×8bit 낸드 플래시 메모리 장치는, 예를 들면, 8개의 입출력 핀들 (I/O0-I/O7)와 5개의 제어 핀들 (CLE, ALE, /WE, /RE, /CE)을 갖는다. 앞서 설명된 바와 같이, 8개의 입출력 핀들은 어드레스와 커맨드를 입력하고자 할 때 그리고 데이터를 입/출력하고자 할 때 사용된다. 제어 핀 (CLE)에 인가되는 신호는 입출력 핀들을 통해 입력되는 데이터가 커맨드임을 알리는 커맨드 래치 인에이블 신호 (command latch enable signal)이고, 제어 핀 (ALE)에 인가되는 신호는 입출력 핀들을 통해 입력되는 데이터가 어드레스임을 알리는 어드레스 래치 인에이블 신호 (address latch enable signal)이다. 제어 핀 (/WE)에 인가되는 신호는 쓰기 인에이블 신호 (read enable signal)로서 어드레스, 커맨드, 그리고 데이터의 입력 동기 신호 (input clock or synchronous signal)이고, 제어 핀 (/RE)에 인가되는 신호는 읽기 인에이블 신호로서 데이터의 출력 동기 신호 (output clock or synchronous signal)이다. 제어 핀 (/CE)에 인가되는 신호는 칩 인에이블 신호 (chip enable signal)이다. 512M-비트 낸드 플래시 메모리 장치의 경우 26-비트 어드레스가 요구되며, 8개의 입출력 핀들을 통해 26-비트 어드레스를 받아들기 위해서 쓰기 인에이블 신호 (/WE)의 4 사이클이 필요하다. 앞서 설명된 메모리 장치의 입출력 핀들의 수가 8개이기 때문에, 내부적으로 데이터를 전달하는 데이터 라인들의 수 역시 8개이다. 즉, 통상적인 낸드 플래시 메모리 장치는 어드레스/커맨드 인터페이스 구조와 동일한 데이터 인터페이스 구조를 갖는다.

본 발명의 목적은 어드레스 및 커맨드 인터페이스 구조와 상이한 데이터 인터페이스 구조를 갖는 낸드 플래시 메모리 장치를 제공하는 것이다.

도 1은 본 발명에 따른 낸드 플래시 메모리 장치의 블록도;

도 2a는 도 1에 도시된 제 1 입력 버퍼 회로의 회로도;

도 2b는 도 1에 도시된 제 2 입력 버퍼 회로의 회로도;

도 3는 도 1에 도시된 어드레스 레지스터의 회로도;

도 4은 도 1에 도시된 커맨드 레지스터의 회로도;

도 5는 도 1에 도시된 데이터 입력 레지스터의 회로도;

도 6은 도 1에 도시된 데이터 출력 버퍼 회로의 회로도;

도 7은 본 발명에 따른 낸드 플래시 메모리 장치의 프로그램 동작의 타이밍도; 그리고

도 8은 본 발명에 따른 낸드 플래시 메모리 장치의 읽기 동작의 타이밍도이다.

* 도면의 주요 부분에 대한 부호 설명 *

100 : 낸드 플래시 메모리 장치 110 : 메모리 셀 어레이

120 : 행 디코더 및 스위치 블록 130 : 감지 및 래치 블록

140 : 열 디코더 및 스위치 블록 150 : 어드레스 레지스터

160 : 제 1 입력 버퍼 블록 170 : 제 2 입력 버퍼 블록

180 : 커맨드 레지스터 블록 190 : 데이터 입력 레지스터 블록

200 : 제어 로직 210 : 데이터 출력 버퍼 블록

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 데이터 정보를 저장하기 위한 메모리 셀 어레이를 포함하는 낸드 플래시 메모리 장치가 제공된다. 본 발명의 메모리 장치는 M-비트 데이터 (M은 자연수)를 입력/출력하기 위한 M개의 입출력 핀들을 포함한다. 제어 로직은 외부 제어 신호들에 응답하여 복수의 어드레스 로드 신호들, 커맨드 로드 신호, 그리고 데이터 로드 신호를 발생한다. 제 1 입력 버퍼 회로는 상기 입출력 핀들을 통해 입력된 M-비트 데이터 중 N개의 최하위 비트들 (N은 자연수)을 받아들이고, 제 2 입력 버퍼 회로는 상기 입출력 핀들을 통해 입력된 M-비트 데이터 중 N개의 최상위 비트들을 받아들인다. 어드레스 레지스터는 상기 어드레스 로드 신호들에 응답하여 상기 제 1 입력 버퍼 회로의 출력을 어드레스로서 받아들이며, 상기 어드레스 로드 신호들은 순차적으로 활성화된다. 커맨드 레지스터는 상기 커맨드 로드 신호에 응답하여 상기 제 1 어드레스 버퍼 회로의 출력을 커맨드로서 받아들이고, 데이터 입력 레지스터는 상기 데이터 로드 신호에 응답하여 상기 제 1 및 제 2 입력 버퍼 회로들의 출력들을, 프로그램될 데이터로서, 동시에 받아들인다. 행 디코더 및 스위치 회로는 상기 어드레스 레지스터의 출력 중 행 선택 정보에 응답하여 상기 메모리 셀 어레이의 행을 선택하고, 열 디코더 및 스위치 회로는 상기 어드레스 레지스터의 출력 중 열 선택 정보에 응답하여 상기 메모리 셀 어레이의 열들을 선택한다. 제 1 데이터 버스는 상기 데이터 입력 레지스터로부터 출력되는 M-비트 데이터를 전달한다. 감지 및 래치 회로는 읽기 동작시 상기 선택된 행의 메모리 셀들로부터 데이터를 감지하고, 프로그램 동작시 상기 열 디코더 및 스위치 회로를 통해 상기 제 1 데이터 버스 상의 M-비트 데이터를 래치한다. 제 2 데이터 버스는 상기 열 디코더 및 스위치 회로를 통해 상기 감지 및 래치 회로로부터 출력되는 M-비트 데이터를 전달하고, 데이터 출력 버퍼 회로는 상기 제 2 데이터 버스를 통해 전달된 M-비트 데이터를 상기 M개의 입출력 핀들로 출력한다. 여기서, 커맨드, 어드레스, 그리고 데이터가 순차적으로 입력되는 각 동작 모드에서, 상기 데이터는 상기 M개의 입출력 핀들 모두를 통해 입력/출력되는 반면에 상기 커맨드와 상기 어드레스는 각각 N개의 최하위 비트 입출력 핀들을 통해 입력된다. 상기 커맨드와 상기 어드레스가 각각 입력될 때, N개의 최상위 비트 입출력 핀들 상의 신호들은 무효한 신호들이다.

본 발명의 다른 특징에 따르면, 데이터 정보를 저장하기 위한 메모리 셀 어레이를 포함하는 낸드 플래시 메모리 장치는 16-비트 데이터를 입력/출력하기 위한 16개의 입출력 핀들과; 외부 제어 신호들에 응답하여 복수의 어드레스 로드 신호들, 커맨드 로드 신호, 그리고 데이터 로드 신호를 발생하는 제어 로직과; 상기 입출력 핀들을 통해 입력된 16-비트 데이터 중 8개의 최하위 비트들을 받아들이는 제 1 입력 버퍼 회로와; 상기 입출력 핀들을 통해 입력된 16-비트 데이터 중 8개의 최상위 비트들을 받아들이는 제 2 입력 버퍼 회로와; 상기 어드레스 로드 신호들에 응답하여 동작하며, 제 1 내부 버스를 통해 상기 제 1 내부 버퍼 회로의 출력을,어드레스로서, 받아들이는 어드레스 레지스터와; 상기 어드레스 로드 신호들은 순차적으로 활성화되며; 상기 커맨드 로드 신호에 응답하여 동작하며, 상기 제 1 내부 버스를 통해 상기 제 1 어드레스 버퍼 회로의 출력을, 커맨드로서, 받아들이는 커맨드 레지스터와; 상기 데이터 로드 신호에 응답하여 동작하며, 상기 제 1 내부 버스를 통해 상기 제 1 입력 버퍼 회로의 출력을 그리고 제 2 내부 버스를 통해 상기 제 2 입력 버퍼 회로의 출력을, 프로그램될 데이터로서, 동시에 받아들이는 데이터 입력 레지스터와; 상기 어드레스 레지스터의 출력 중 행 선택 정보에 응답하여 상기 메모리 셀 어레이의 행을 선택하는 행 디코더 및 스위치 회로와; 상기 어드레스 레지스터의 출력 중 열 선택 정보에 응답하여 상기 메모리 셀 어레이의 열들을 선택하는 열 디코더 및 스위치 회로와; 상기 데이터 입력 레지스터로부터 출력되는 16-비트 데이터를 전달하는 제 3 내부 버스와; 읽기 동작시 상기 선택된 행의 메모리 셀들로부터 데이터를 감지하고, 프로그램 동작시 상기 열 디코더 및 스위치 회로를 통해 상기 제 3 내부 버스 상의 16-비트 데이터를 래치하는 감지 및 래치 회로와; 상기 열 디코더 및 스위치 회로를 통해 상기 감지 및 래치 회로로부터 출력되는 16-비트 데이터를 전달하는 제 4 내부 버스와; 그리고 상기 제 4 내부 버스를 통해 전달된 16-비트 데이터를 상기 16개의 입출력 핀들로 출력하는 데이터 출력 버퍼 회로를 포함한다. 여기서, 상기 제 1 및 제 2 내부 버스들은 동일한 버스 폭을 갖는다.

본 발명의 바람직한 실시예가 참조 도면들에 의거하여 이하 상세히 설명될 것이다.

도 1은 본 발명에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다. 본 발명에 따른 낸드 플래시 메모리 장치 (100)는 데이터 정보를 저장하기 위한 메모리 셀 어레이 (memory cell array) (110)를 포함한다. 잘 알려진 바와 같이, 메모리 셀 어레이 (110)는 열들 또는 비트 라인들에 각각 대응하는 복수의 셀 스트링들 (cell strings)을 포함한다. 각 셀 스트링은 스트링 선택 트랜지스터 (string select transistor), 그라운드 선택 트랜지스터 (ground select transistor), 그리고 선택 트랜지스터들 사이에 직렬 연결되는 복수의 메모리 셀들 (또는 메모리 셀 트랜지스터들)로 구성된다. 이러한 셀 스트링은, 예를 들면, U.S. Patent No. 5,936,887에 "Non-volatile memory device with NAND type cell structure"라는 제목으로 게재되어 있다.

계속해서 도 1을 참조하면, 낸드 플래시 메모리 장치 (100)는 행 디코더 및 스위치 블록 (row decoder and switch block) (120), 감지 및 래치 블록 (sense and latch block) (130), 그리고 열 디코더 및 스위치 블록 (column decoder and switch block) (140)을 더 포함한다. 행 디코더 및 스위치 블록 (120)은 어드레스 레지스터 블록 (150)으로부터 행 어드레스 (또는 선택) 정보 (RA)를 공급받고, 각 동작 모드에서 임의의 워드 라인을 선택한다. 행 디코더 및 스위치 블록 (120)은 선택된 워드 라인으로 각 동작 모드에 필요한 전압을 전달하고, 비선택된 워드 라인들로 각 동작 모드에 필요한 전압들을 각각 전달한다. 감지 및 래치 블록 (130)은 소위 페이지 버퍼라 불리며, 읽기 동작시 선택된 워드 라인의 메모리 셀들에 저장된 데이터를 감지 및 래치한다. 감지 및 래치 블록 (130)은 프로그램 동작시 열디코더 및 스위치 블록 (140)을 통해 전달되는 프로그램 데이터를 래치하고, 래치된 데이터를 선택된 워드 라인의 메모리 셀들에 프로그램한다. 열 디코더 및 스위치 블록 (140)은 어드레스 레지스터 블록 (150)으로부터 열 어드레스 (또는 선택) 정보 (CA)에 응답하여 동작한다. 열 디코더 및 스위치 블록 (140)은 읽기 동작시 감지 및 래치 블록 (130)에 저장된 데이터를 데이터 버스 (Dout_i)로 전달하고, 쓰기 동작시 데이터 버스 (Din_i)상의 프로그램 데이터를 감지 및 래치 블록 (130)으로 전달한다.

본 실시예에 있어서, 데이터 버스들 (Din_i) 및 (Dout_i)는 각각 16개의 데이터 라인들로 구성된다. 즉, 메모리 셀 어레이 (110)로부터/에 읽혀진/쓰여질 데이터는 워드 단위 (×16)로 전송된다. 이에 반해서, 본 발명에 따른 낸드 플래시 메모리 장치의 경우, 어드레스와 커맨드는 바이트 단위 (×8)로 전송된다.

도 1에 도시된 바와 같이, 본 발명에 따른 낸드 플래시 메모리 장치 (100)는 어드레스 및 커맨드의 입력에 그리고 데이터의 입/출력에 사용되는 16개의 입출력 핀들 (I/O0∼I/O15)과 5개의 제어 핀들 (/CE, /WE, /RE, ALE, CLE)을 갖는다. 제어 핀 (CLE)에 인가되는 신호는 입출력 핀들을 통해 입력되는 데이터가 커맨드임을 알리는 커맨드 래치 인에이블 신호이고, 제어 핀 (ALE)에 인가되는 신호는 입출력 핀들을 통해 입력되는 데이터가 어드레스임을 알리는 어드레스 래치 인에이블 신호이다. 제어 핀 (/WE)에 인가되는 신호는 쓰기 인에이블 신호로서 어드레스, 커맨드, 그리고 데이터의 입력 동기 신호이고, 제어 핀 (/RE)에 인가되는 신호는 읽기 인에이블 신호로서 데이터의 출력 동기 신호이다. 제어 핀 (/CE)에 인가되는 신호는 칩인에이블 신호이다. 이 실시예에 있어서, /CE 신호가 로우이고 CLE 신호가 하이일 때 /WE 신호의 천이에 동기되어 커맨드가 입력된다. /CE 신호가 로우이고 ALE 신호가 하이일 때 /WE 신호의 천이에 동기되어 커맨드가 입력된다. CLE 및 ALE 신호들이 로우일 때 /WE 신호의 천이에 동기되어 데이터가 입력된다.

본 발명에 따른 낸드 플래시 메모리 장치 (100)는 제 1 및 제 2 입력 버퍼 블록들 (160, 170), 커맨드 레지스터 블록 (180), 데이터 입력 레지스터 블록 (190), 제어 로직 (200), 그리고 데이터 출력 버퍼 블록 (210)을 더 포함한다. 제 1 입력 버퍼 블록 (160)은 16개의 입출력 핀들 (I/O0∼I/O15)을 통해 입력되는 16-비트 데이터 중 8개의 최하위 비트들 (least significant bits) (또는 하위 바이트 데이터)을 받아들이도록 연결되고, 제 2 입력 버퍼 블록 (170)은 16개의 입출력 핀들 (I/O0∼I/O15)을 통해 입력되는 16-비트 데이터 중 8개의 최상위 비트들 (most significant bits) (또는 상위 바이트 데이터)을 받아들이도록 연결된다. 즉, 제 1 입력 버퍼 블록 (160)은 8개의 입출력 핀들 (I/O0∼I/O7)에 연결되고, 제 2 입력 버퍼 블록 (170)은 8개의 입출력 핀들 (I/O8∼I/O15)에 연결된다.

제어 로직 (200)은 외부 제어 신호들 (/CE, /WE, /RE, ALE, CLE)에 응답하여 동작하며, 복수의 어드레스 로드 신호들 (addload_j) (j=1∼3 또는 1∼4), 커맨드 로드 신호 (commandload), 그리고 데이터 로드 신호 (dataload)를 발생한다. 예를 들면, nCE 신호가 로우이고 CLE 신호가 하이일 때, 제어 로직 (200)은 /WE 신호의 하이-로우 천이 (high-to-low transition)에 동기되어 커맨드 로드 신호 (commandload)를 발생한다. nCE 신호가 로우이고 ALE 신호가 하이일 때, 제어 로직(200)은 /WE 신호의 하이-로우 천이에 동기되어 커맨드 로드 신호 (commandload)를 발생한다. CLE 및 ALE 신호들이 로우일 때, 제어 로직 (200)은 /WE 신호의 하이-로우 천이에 동기되어 데이터 로드 신호 (dataload)를 발생한다.

어드레스 레지스터 블록 (150)은 어드레스 로드 신호들 (addload_j)에 응답하여 제 1 내부 버스 (IN0∼IN7)를 통해 제 1 입력 버퍼 블록 (160)의 출력을, 8-비트 어드레스로서, 받아들인다. 어드레스 로드 신호들 (addload1∼addload4)이 순차적으로 생성됨에 따라, 어드레스 레지스터 블록 (150)에는 최대 32-비트 어드레스가 로드될 수 있다. 어드레스 레지스터 블록 (150)에 입력된 어드레스는 행 및 열 선택 정보 (RA, CA)로서 행 디코더 및 스위치 블록 (120)과 열 디코더 및 스위치 블록 (130)으로 각각 전달된다. 커맨드 레지스터 블록 (180)은 커맨드 로드 신호 (commandload)에 응답하여 동작하며, 제 1 내부 버스 (IN0∼IN7)를 통해 제 1 입력 버퍼 블록 (160)의 출력을, 8-비트 커맨드 (CMD0∼CMD7)로서, 제어 로직 (200)으로 전달한다. 제어 로직 (200)은 그렇게 전달된 커맨드 (CMD0∼CMD7)에 응답하여 메모리 장치의 프로그램/읽기/소거 동작을 제어한다. 데이터 입력 레지스터 블록 (190)은 데이터 로드 신호 (dataload)에 응답하여 제 1 내부 버스 (IN0∼IN7)를 통해 제 1 입력 버퍼 블록 (160)의 출력과 제 2 내부 버스 (IN8∼IN5)를 통해 제 2 입력 버퍼 블록 (170)의 출력을, 16-비트 데이터로서, 동시에 받아들인다. 그렇게 로드된 16-비트 데이터는 데이터 버스 (Din0∼Din15) 상에 실려 열 디코더 및 스위치 블록 (140)을 통해 감지 및 래치 블록 (130)에 래치된다. 데이터 출력 버퍼 블록 (210)은 읽기 동작시에 데이터 버스 (Dout0∼Dout15) 상에 실린 16-비트 데이터를 입출력 핀들 (I/O0∼I/O15)로 전달한다.

이상의 설명에서 알 수 있듯이, 본 발명에 따른 낸드 플래시 메모리 장치 (100)는 데이터 인퍼페이스 구조와 상이한 어드레스/커맨드 인터페이스 구조를 갖는다. 즉, 데이터는 워드 단위 (×16)로 전송되는 반면에, 어드레스/커맨드는 바이트 단위 (×8)로 전송된다.

도 2a는 도 1에 도시된 제 1 입력 버퍼 블록의 회로도이다. 도 2a를 참조하면, 제 1 입력 버퍼 블록 (160)은 8개의 입력 버퍼들로 구성되며, 도 2a에는 단지 하나의 입력 버퍼가 도시되어 있다. 입력 버퍼 (160)는 NOR 게이트 (G1), 인버터 (INV1), 그리고 D 플립플롭 (DFF)을 포함한다. NOR 게이트 (G1)는 대응하는 입출력 핀 (I/Oi) (i=0-7)에 연결된 제 1 입력 단자와 /CE 신호를 받아들이도록 연결된 제 2 입력 단자를 갖는다. NOR 게이트 (G1)의 출력은 인버터 (INV1)를 통해 D 플립플롭 (DFF)의 입력 단자 (D)로 전달된다. D 플립플롭 (DFF)의 클럭 단자에는 WE 신호가 제공된다. /CE 신호가 로우 레벨일 때, 대응하는 입출력 핀 (I/Oi)에 인가되는 데이터는 WE 신호의 로우-하이 천이에 동기되어 D 플립플롭 (DFF)에 래치된다. WE 신호는 /WE 신호와 상보적이다.

도 2b는 도 1에 도시된 제 2 입력 버퍼 블록의 회로도이다. 도 2b를 참조하면, 제 2 입력 버퍼 블록 (170)은 8개의 입력 버퍼들로 구성되며, 도 2b에는 단지 하나의 입력 버퍼가 도시되어 있다. 입력 버퍼 (170)는 NOR 게이트 (G2), 인버터 (INV2), 그리고 D 플립플롭 (DFF)을 포함한다. NOR 게이트 (G2)는 대응하는 입출력 핀 (I/Oi) (i=8-15)에 연결된 제 1 입력 단자와 /CE 신호를 받아들이도록 연결된제 2 입력 단자를 갖는다. NOR 게이트 (G2)의 출력은 인버터 (INV2)를 통해 D 플립플롭 (DFF)의 입력 단자 (D)로 전달된다. D 플립플롭 (DFF)의 클럭 단자에는 WE 신호가 제공된다. /CE 신호가 로우 레벨일 때, 대응하는 입출력 핀 (I/Oi)에 인가되는 데이터는 WE 신호의 로우-하이 천이에 동기되어 D 플립플롭 (DFF)에 래치된다.

도 3은 도 1에 도시된 어드레스 레지스터 블록 (150)의 회로도이다. 본 실시예에 있어서, 낸드 플래시 메모리 장치는 32M×16bit 낸드 플래시 메모리 장치로, 25-비트 어드레스를 사용하게 된다. 어드레스 레지스터 블록 (150)은 25개의 어드레스 비트들을 래치하기 위해서 25개의 D 플립플롭들 (DFF)로 구성된다. D 플립플롭들 (DFF)은 제 1 내지 제 4 그룹들로 나눠진다. 제 1 그룹의 D 플립플롭들 (DFF)은 제 1 어드레스 로드 신호 (addload1)에 동기되어 동작하며, 대응하는 내부 버스 라인들 (IN0∼IN7)을 통해 전달되는 신호들을 각각 래치한다. 제 2 그룹의 D 플립플롭들 (DFF)은 제 2 어드레스 로드 신호 (addload2)에 동기되어 동작하며, 대응하는 내부 버스 라인들 (IN0∼IN7)을 통해 전달되는 신호들을 각각 래치한다. 제 3 그룹의 D 플립플롭들 (DFF)은 제 3 어드레스 로드 신호 (addload3)에 동기되어 동작하며, 대응하는 내부 버스 라인들 (IN0∼IN7)을 통해 전달되는 신호들을 각각 래치한다. 제 4 그룹의 D 플립플롭 (DFF)은 제 4 어드레스 로드 신호 (addload4)에 동기되어 동작하며, 내부 버스 라인 (IN0)을 통해 전달되는 신호를 래치한다. 제 1 어드레스 로드 신호 (addload1)가 활성화될 때, 내부 버스 라인들 (IN0∼IN7) 상의 신호들은 제 1 그룹의 D 플립플롭들 (DFF)에 각각 래치된다. 제 2 어드레스 로드 신호 (addload2)가 활성화될 때, 내부 버스 라인들 (IN0∼IN7) 상의 신호들은 제 2그룹의 D 플립플롭들 (DFF)에 각각 래치된다. 제 3 어드레스 로드 신호 (addload3)가 활성화될 때, 내부 버스 라인들 (IN0∼IN7) 상의 신호들은 제 3 그룹의 D 플립플롭들 (DFF)에 각각 래치된다. 제 4 어드레스 로드 신호 (addload4)가 활성화될 때, 내부 버스 라인 (IN0)의 신호는 제 4 그룹의 D 플립플롭 (DFF)에 래치된다. 앞서 설명된 바와 같이, 어드레스 로드 신호들 (addload1-addload4)이 /WE 신호의 로우-하이 천이에 동기되어 활성화되기 때문에, 25-비트 어드레스를 모두 래치하기 위해서는 /WE 신호의 4 사이클이 필요하다.

도 4는 도 1에 도시된 커맨드 레지스터 블록의 회로도이다. 도 4에 도시된 바와 같이, 본 발명에 따른 커맨드 레지스터 블록 (180)은 8개의 D 플립플롭들 (DFF)로 구성된다. D 플립플롭들 (DFF)은 커맨드 로드 신호 (commandload)의 로우-하이 천이에 응답하여 대응하는 버스 라인들 (IN0∼IN7) 상의 신호들을 각각 래치한다. 래치된 신호들 (CMD0∼CMD7)은 8-비트 커맨드로서 제어 로직으로 전달된다.

도 5는 도 1에 도시된 데이터 입력 레지스터 블록의 회로도이다. 도 5를 참조하면, 본 발명에 따른 데이터 입력 레지스터 블록 (190)은 16개의 D 플립플롭들 (DFF)로 구성된다. 8개의 D 플립플롭들 (DFF)은 제 1 내부 버스를 구성하는 버스 라인들 (IN0-IN7)에 각각 연결되고, 8개의 D 플립플롭들 (DFF)은 제 2 내부 버스를 구성하는 버스 라인들 (IN8-IN15)에 각각 연결된다. D 플립플롭들 (DFF)은 데이터 로드 신호 (dataload)의 로우-하이 천이에 응답하여 대응하는 버스 라인들 (IN0∼IN15) 상의 신호들을 각각 래치한다. 그렇게 래치된 신호들은 16-비트 데이터로서 데이터 버스 (Din0-Din15) 상에 실려 열 게이트 및 스위치 블록 (140)을 통해 감지 및 래치 블록 (130)으로 전달된다.

도 6은 도 1에 도시된 데이터 출력 버퍼 블록의 회로도이다. 도 6을 참조하면, 본 발명의 데이터 출력 버퍼 블록 (210)은 데이터 버스 라인들 (Dout0-Dout15)에 각각 대응하는 16개의 데이터 출력 버퍼들로 구성된다. 도 6에는 단지 하나의 데이터 출력 버퍼가 도시되어 있다. 데이터 출력 버퍼 (210)는 4개의 인버터 (INV3-INV6), 전송 게이트 (TG), 인버터들 (INV7, INV8)로 구성된 래치 (LAT), NAND 게이트 (G3), NOR 게이트 (G4), PMOS 트랜지스터 (MP1), 그리고 NMOS 트랜지스터 (MN1)로 구성된다. 제어 신호 (latchen)가 하이 레벨일 때, 데이터 버스 라인 (Douti) 상의 신호는 전송 게이트 (TG)를 통해 래치 (LAT)에 래치된다. 제어 신호 (douten)가 하이 레벨일 때, 래치 (LAT)에 래치된 값에 따라 풀업 드라이버 (또는 PMOS 트랜지스터) 또는 풀다운 드라이버 (또는 NMOS 트랜지스터)는 대응하는 입출력 핀 (I/Oi)을 구동한다.

도 7은 본 발명에 따른 낸드 플래시 메모리 장치의 프로그램 동작의 동작 타이밍도이다. 앞서 설명된 바와 같이, 본 발명에 따른 낸드 플래시 메모리 장치는 어드레스/커맨드 인터페이스 구조와 상이한 데이터 인터페이스 구조를 갖는다. 예를 들면, 어드레스/커맨드는 ×8 단위로 전송되고, 데이터는 ×16 단위로 전송된다. 그리고, 본 발명에 따른 낸드 플래시 메모리 장치는 커맨드 및 어드레스 프리세트 방식을 채용하고 있다. 즉, 커맨드 프리세트 방식이란 미리 약속된 데이터 조합 (예를 들면, "00h", "60h", "70h", "80h", "FFh", 등)을 입출력 핀들을 통해 메모리 장치에 입력한 후 수행될 동작이 미리 결정되게 하는 방식이다. 어드레스 프리세트 방식이란 데이터 쓰거나 읽는 데 필요한 어드레스를 미리 메모리 장치에 설정하여 주는 방식이다. 이하 본 발명에 따른 낸드 플래시 메모리 장치의 프로그램 동작이 상세히 설명될 것이다.

먼저, 외부 (예를들면, 메모리 컨트롤러)로부터 8-비트 커맨드 데이터가 메모리 장치에 제공된다. 16개의 입출력 핀들 (I/O0∼I/O15)에 제공되기 때문에, 단지 8개의 최하위 비트 입출력 핀들 (I/O0∼I/O7)에 유효한 8-비트 커맨드 데이터가 제공된다. 8개의 최상위 비트 입출력 핀들 (I/O8∼I/O15)에 실린 데이터는 무효 데이터이다. 최하위 비트 입출력 핀들 (I/O0∼I/O7) 상에 실린 8-비트 커맨드 데이터 (80h:프로그램을 알리는 커맨드)는 WE 신호의 로우-하이 천이에 따라 제 1 입력 버퍼 블록 (160)에 래치된다. 제 1 입력 버퍼 블록 (160)의 출력은, 8-비트 커맨드 (CMD0∼CMD7)로서, 제어 로직 (200)로부터의 커맨드 로드 신호 (commandload)가 로우 레벨에서 하이 레벨로 천이할 때 제 1 내부 버스 (IN0-IN7)를 통해 커맨드 레지스터 블록 (180)으로 전달된다.

그 다음에, CLE 신호가 로우이고 ALE 신호가 하이일 때, /WE 신호의 하이-로우 천이에 동기되어 25-비트 어드레스가 어드레스 레지스터 블록 (180)에 래치된다. 즉, 어드레스 로드 신호 (addload1)가 활성화될 때, 입출력 핀들 (I/O0-I/O7)에 실린 8-비트 데이터는 어드레스 레지스터 블록 (150)의 제 1 그룹의 D 플립플롭들 (DFF)에 래치된다. 어드레스 로드 신호 (addload2)가 활성화될 때, 입출력 핀들 (I/O0-I/O7)에 실린 8-비트 데이터는 어드레스 레지스터 블록 (150)의 제 2 그룹의 D 플립플롭들 (DFF)에 래치된다. 어드레스 로드 신호 (addload3)가 활성화될 때,입출력 핀들 (I/O0-I/O7)에 실린 8-비트 데이터는 어드레스 레지스터 블록 (150)의 제 3 그룹의 D 플립플롭들 (DFF)에 래치된다. 어드레스 로드 신호 (addload4)가 활성화될 때, 입출력 핀 (I/O0)에 실린 1-비트 데이터는 어드레스 레지스터 블록 (150)의 제 4 그룹의 D 플립플롭 (DFF)에 래치된다. 25-비트 어드레스는 상술한 과정을 통해 어드레스 레지스터 블록 (150)에 래치된다. 결과적으로, 어드레스와 커맨드 데이터는 ×8 단위로 대응하는 레지스터들 (150, 180)에 각각 래치된다.

도 7에 도시된 바와 같이, 프로그램 데이터는 CLE 및 ALE 신호들이 로우 레벨일 때 /WE 신호에 동기되어 감지 및 래치 블록 (130)에 래치될 것이다. 즉, 16-비트 데이터가 입출력 핀들 (I/O0-I/O15)에 실리면, 입출력 핀들 (I/O0∼I/O7) 상의 데이터 비트들 (즉, 하위-바이트 데이터 (DL0))은 제 1 입력 버퍼 블록 (160)을 통해 제 1 내부 버스 (IN0∼IN7) 상으로 전달된다. 이와 동시에, 입출력 핀들 (I/O8∼I/O15) 상의 데이터 비트들 (즉, 상위-바이트 데이터 (DU0))은 제 2 입력 버퍼 블록 (170)을 통해 제 2 내부 버스 (IN8∼IN15) 상으로 전달된다. 데이터 로드 신호 (dataload)가 /WE 신호에 동기되어 활성화됨에 따라 데이터 입력 레지스터 블록 (190)은 제 1 및 제 2 내부 버스들 (IN0∼IN15) 상의 16-비트 데이터 (DL0, DU0)를 래치한다. 그렇게 래치된 16-비트 데이터는 데이터 버스 (Din0-Din15) 상에 실려 열 디코더 및 스위치 블록 (140)를 통해 감지 및 래치 블록 (130)으로 전달된다. 이러한 데이터 로드 동작은 프로그램될 데이터가 모두 로드될 때까지 반복적으로 수행될 것이다.

마지막으로, 실질적인 프로그램을 알리는 커맨드 데이터 (10h)가 앞서 설명된 것과 동일한 방법으로 제어 로직 (200)으로 전달됨에 따라, 감지 및 래치 블록 (130)에 로드된 데이터가 메모리 셀 어레이 (110)에 프로그램될 것이다. 프로그램 과정은 이 분야에 잘 알려진 방식에 따라 수행되며, 그것에 대한 설명은 그러므로 생략될 것이다.

도 8은 본 발명에 따른 낸드 플래시 메모리 장치의 읽기 동작의 동작 타이밍도이다.

먼저, 외부로부터 8-비트 커맨드 데이터가 메모리 장치에 제공된다. 8-비트 커맨드 데이터가 16개의 입출력 핀들 (I/O0∼I/O15)에 제공되기 때문에, 단지 8개의 최하위 비트 입출력 핀들 (I/O0∼I/O7)에 유효한 8-비트 커맨드 데이터가 제공된다. 8개의 최상위 비트 입출력 핀들 (I/O8∼I/O15)에 실린 데이터는 무효 데이터이다. 최하위 비트 입출력 핀들 (I/O0∼I/O7) 상에 실린 8-비트 커맨드 데이터 (00h:읽기 동작을 알리는 커맨드)는 WE 신호의 로우-하이 천이에 따라 제 1 입력 버퍼 블록 (160)에 래치된다. 제 1 입력 버퍼 블록 (160)의 출력은, 8-비트 커맨드 (CMD0∼CMD7)로서, 제어 로직 (200)로부터의 커맨드 로드 신호 (commandload)가 로우 레벨에서 하이 레벨로 천이할 때 제 1 내부 버스 (IN0-IN7)를 통해 커맨드 레지스터 블록 (180)으로 전달된다.

그 다음에, CLE 신호가 로우이고 ALE 신호가 하이일 때, /WE 신호의 하이-로우 천이에 동기되어 25-비트 어드레스가 어드레스 레지스터 블록 (180)에 래치된다. 즉, 어드레스 로드 신호 (addload1)가 활성화될 때, 입출력 핀들 (I/O0-I/O7)에 실린 8-비트 데이터는 어드레스 레지스터 블록 (150)의 제 1 그룹의 D 플립플롭들 (DFF)에 래치된다. 어드레스 로드 신호 (addload2)가 활성화될 때, 입출력 핀들 (I/O0-I/O7)에 실린 8-비트 데이터는 어드레스 레지스터 블록 (150)의 제 2 그룹의 D 플립플롭들 (DFF)에 래치된다. 어드레스 로드 신호 (addload3)가 활성화될 때, 입출력 핀들 (I/O0-I/O7)에 실린 8-비트 데이터는 어드레스 레지스터 블록 (150)의 제 3 그룹의 D 플립플롭들 (DFF)에 래치된다. 어드레스 로드 신호 (addload4)가 활성화될 때, 입출력 핀 (I/O0)에 실린 1-비트 데이터는 어드레스 레지스터 블록 (150)의 제 4 그룹의 D 플립플롭 (DFF)에 래치된다. 25-비트 어드레스는 상술한 과정을 통해 어드레스 레지스터 블록 (150)에 래치된다. 결과적으로, 어드레스와 커맨드 데이터는 ×8 단위로 대응하는 레지스터들 (150, 180)에 각각 래치된다.

이후, 잘 알려진 감지 방법에 따라 페이지 데이터가 감지 및 래치 블록 (130)에 래치된다. 그 다음에, 감지 및 래치 블록 (130)에 래치된 데이터는 ×16 단위로 입출력 핀들 (I/O0∼I/O15)로 출력될 것이다. 좀 더 구체적으로 설명하면 다음과 같다. 먼저, 16-비트 데이터가 열 디코더 및 스위치 블록 (140)을 통해 데이터 버스 (Dout0∼Dout15) 상에 실린다. 제어 신호 (latchen)의 로우-하이 천이시에 데이터 버스 상의 16-비트 데이터가 데이터 출력 버퍼 블록 (210)에 래치된다. 도 8에 도시된 바와 같이, 그렇게 래치된 16-비트 데이터 (DOL0, DOU0)는 제어 신호 (douten)의 로우-하이 천이시에 (또는 /RE 신호의 하이-로우 천이시에) 입출력 핀들 (I/O0∼I/O15)을 통해 외부로 출력된다. 이러한 데이터 로드 동작은 프로그램될 데이터가 모두 로드될 때까지 반복적으로 수행될 것이다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상술한 바와 같이, 본 발명에 따른 낸드 플래시 메모리 장치의 경우, 커맨드와 어드레스는 ×8 단위로 인터페이스되는 반면에, 데이터는 ×16 단위로 인터페이스된다.

Claims

데이터 정보를 저장하기 위한 메모리 셀 어레이를 포함하는 낸드 플래시 메모리 장치에 있어서:

M-비트 데이터 (M은 자연수)를 입력/출력하기 위한 M개의 입출력 핀들과;

외부 제어 신호들에 응답하여 복수의 어드레스 로드 신호들, 커맨드 로드 신호, 그리고 데이터 로드 신호를 발생하는 제어 로직과;

상기 입출력 핀들을 통해 입력된 M-비트 데이터 중 N개의 최하위 비트들 (N은 자연수)을 받아들이는 제 1 입력 버퍼 회로와;

상기 입출력 핀들을 통해 입력된 M-비트 데이터 중 N개의 최상위 비트들을 받아들이는 제 2 입력 버퍼 회로와;

상기 어드레스 로드 신호들에 응답하여 상기 제 1 입력 버퍼 회로의 출력을 어드레스로서 받아들이는 어드레스 레지스터와;

상기 어드레스 로드 신호들은 순차적으로 활성화되며;

상기 커맨드 로드 신호에 응답하여 상기 제 1 어드레스 버퍼 회로의 출력을 커맨드로서 받아들이는 커맨드 레지스터와;

상기 데이터 로드 신호에 응답하여 상기 제 1 및 제 2 입력 버퍼 회로들의 출력들을, 프로그램될 데이터로서, 동시에 받아들이는 데이터 입력 레지스터와;

상기 어드레스 레지스터의 출력 중 행 선택 정보에 응답하여 상기 메모리 셀 어레이의 행을 선택하는 행 디코더 및 스위치 회로와;

상기 어드레스 레지스터의 출력 중 열 선택 정보에 응답하여 상기 메모리 셀 어레이의 열들을 선택하는 열 디코더 및 스위치 회로와;

상기 데이터 입력 레지스터로부터 출력되는 M-비트 데이터를 전달하는 제 1 데이터 버스와;

읽기 동작시 상기 선택된 행의 메모리 셀들로부터 데이터를 감지하고, 프로그램 동작시 상기 열 디코더 및 스위치 회로를 통해 상기 제 1 데이터 버스 상의 M-비트 데이터를 래치하는 감지 및 래치 회로와;

상기 열 디코더 및 스위치 회로를 통해 상기 감지 및 래치 회로로부터 출력되는 M-비트 데이터를 전달하는 제 2 데이터 버스와; 그리고

상기 제 2 데이터 버스를 통해 전달된 M-비트 데이터를 상기 M개의 입출력 핀들로 출력하는 데이터 출력 버퍼 회로를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 1 항에 있어서,

커맨드, 어드레스, 그리고 데이터가 순차적으로 입력되는 각 동작 모드에서, 상기 데이터는 상기 M개의 입출력 핀들 모두를 통해 입력/출력되는 반면에 상기 커맨드와 상기 어드레스는 각각 N개의 최하위 비트 입출력 핀들을 통해 입력되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 2 항에 있어서,

상기 커맨드와 상기 어드레스가 각각 입력될 때, N개의 최상위 비트 입출력 핀들 상의 신호들은 무효한 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 3 항에 있어서,

상기 M은 16이고 상기 N은 8인 것을 특징으로 하는 낸드 플래시 메모리 장치.
데이터 정보를 저장하기 위한 메모리 셀 어레이를 포함하는 낸드 플래시 메모리 장치에 있어서:

16-비트 데이터를 입력/출력하기 위한 16개의 입출력 핀들과;

외부 제어 신호들에 응답하여 복수의 어드레스 로드 신호들, 커맨드 로드 신호, 그리고 데이터 로드 신호를 발생하는 제어 로직과;

상기 입출력 핀들을 통해 입력된 16-비트 데이터 중 8개의 최하위 비트들을 받아들이는 제 1 입력 버퍼 회로와;

상기 입출력 핀들을 통해 입력된 16-비트 데이터 중 8개의 최상위 비트들을 받아들이는 제 2 입력 버퍼 회로와;

상기 어드레스 로드 신호들에 응답하여 동작하며, 제 1 내부 버스를 통해 상기 제 1 내부 버퍼 회로의 출력을, 어드레스로서, 받아들이는 어드레스 레지스터와;

상기 어드레스 로드 신호들은 순차적으로 활성화되며;

상기 커맨드 로드 신호에 응답하여 동작하며, 상기 제 1 내부 버스를 통해 상기 제 1 어드레스 버퍼 회로의 출력을, 커맨드로서, 받아들이는 커맨드 레지스터와;

상기 데이터 로드 신호에 응답하여 동작하며, 상기 제 1 내부 버스를 통해 상기 제 1 입력 버퍼 회로의 출력을 그리고 제 2 내부 버스를 통해 상기 제 2 입력 버퍼 회로의 출력을, 프로그램될 데이터로서, 동시에 받아들이는 데이터 입력 레지스터와;

상기 어드레스 레지스터의 출력 중 행 선택 정보에 응답하여 상기 메모리 셀 어레이의 행을 선택하는 행 디코더 및 스위치 회로와;

상기 어드레스 레지스터의 출력 중 열 선택 정보에 응답하여 상기 메모리 셀 어레이의 열들을 선택하는 열 디코더 및 스위치 회로와;

상기 데이터 입력 레지스터로부터 출력되는 16-비트 데이터를 전달하는 제 3 내부 버스와;

읽기 동작시 상기 선택된 행의 메모리 셀들로부터 데이터를 감지하고, 프로그램 동작시 상기 열 디코더 및 스위치 회로를 통해 상기 제 3 내부 버스 상의 16-비트 데이터를 래치하는 감지 및 래치 회로와;

상기 열 디코더 및 스위치 회로를 통해 상기 감지 및 래치 회로로부터 출력되는 16-비트 데이터를 전달하는 제 4 내부 버스와; 그리고

상기 제 4 내부 버스를 통해 전달된 16-비트 데이터를 상기 16개의 입출력 핀들로 출력하는 데이터 출력 버퍼 회로를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 5 항에 있어서,

커맨드, 어드레스, 그리고 데이터가 순차적으로 입력되는 각 동작 모드에서, 상기 데이터는 상기 16개의 입출력 핀들 모두를 통해 입력/출력되는 반면에 상기 커맨드와 상기 어드레스는 각각 8개의 최하위 비트 입출력 핀들을 통해 입력되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 6 항에 있어서,

상기 커맨드와 상기 어드레스가 각각 입력될 때, 8개의 최상위 비트 입출력 핀들 상의 신호들은 무효한 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 5 항에 있어서,

상기 제 1 및 제 2 내부 버스들은 동일한 버스 폭을 갖는 것을 특징으로 하는 낸드 플래시 메모리 장치.