CN1432920A - Nand闪存装置 - Google Patents

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Abstract

提供一NAND闪存装置。该存储装置包括：用于输入和输出M－bit数据(M是任意自然数)的M个输入/输出引脚、第一和第二输入缓冲器电路、一地址寄存器、一指令寄存器和一数据输入寄存器。第一和第二输入缓冲器电路分别接收经由输入/输出引脚输入的M－bit数据的N个最低有效位(N是任意自然数)和N个最高有效位。地址寄存器响应于地址加载信号，接收第一输入缓冲器电路的一输出作为一地址。指令寄存器响应于指令加载信号，接收第一地址缓冲器电路的一输出作为一指令。数据输入寄存器响应于数据加载信号，同时接收第一和第二输入缓冲器电路的输出，作为将被编程的数据。锁存在数据输入寄存器中的M－bit数据经由一数据总线被加载到检测和锁存单元上。

Description

NAND闪存装置
技术领域
本发明涉及一种NAND闪存装置，更具体地说，涉及一种具有不同于地址和指令接口结构的接口结构的NAND闪存装置。
背景技术
NAND闪存装置具有一种以已知方式构成的指令/地址/数据多路复用输入/输出端口结构。具有多路复用输入/输出端口结构的NAND闪存装置采用指令和地址预置方式。指令预置方式是经由输入/输出引脚(pin)在一存储装置中输入预先确定的数据组合(例如，“00h”、“60h”、“70h”、“80h”、“FFh”等等)之后预先设定一要被执行的操作。地址预置方式是预先设定一用于向存储器写入数据或从存储器读出数据所需要的地址。不同于诸如一静态随机存取存储器(SRAM)的半导体存储器，NAND闪存装置在预置指令和地址之后执行读/写操作。在NAND闪存装置的情况下，可以共用地址输入引脚和数据输入/输出引脚。这是因为数据输入周期是与地址或指令的输入周期完全分开的。
例如，一64M×bit的NAND闪存装置，包括8个输入/输出引脚I/O0-I/O7和5个控制引脚CLE、ALE、/WE、/RE和/CE。如上面所解释的，当输入一地址和一指令时，以及当输入和输出数据时，使用8个输入/输出引脚。加到控制引脚CLE的信号是一指令锁存始能信号，它告知经由输入/输出引脚所输入的数据是一指令，而加到控制引脚ALE的信号是一地址锁存始能信号，它告知经由输入/输出引脚所输入的数据是一地址。加到控制引脚/WE的信号是一写入始能信号，它是一输入时钟或者地址、指令、数据的同步信号；而加到控制引脚/RE的信号是一读始能信号，它是一输出时钟或者数据的同步信号。加到控制引脚/CE的信号是一芯片始能信号(chip enable signal)。在512M-bit NAND闪存装置的情况下，要求26-bit地址，并且需要写入始能信号/WE的四周期切换，以经由8个输入/输出引脚接收26-bit地址。因为前述的存储装置的输入/输出引脚的数量是8个，用于内部传输数据的数据线的数目也是8条。即，一典型的NAND闪存装置具有与一地址/指令接口结构相同的数据接口结构。
发明内容
因此，本发明的实施例的特点在于提供了一种NAND闪存装置，它具有不同于地址/指令接口结构的数据接口结构。
附图说明
图1是显示了根据本发明的实施例的NAND闪存装置的框图。
图2A是一电路图，显示了能够用于图1的存储装置的第一输入缓冲器电路。
图2B是一电路图，显示了能够用于图1的存储装置的第二输入缓冲器电路。
图3是一电路图，显示了能够用于图1的存储装置的地址寄存器。
图4是一电路图，显示了能够用于图1的存储装置的指令寄存器。
图5是一电路图，显示了能够用于图1的存储装置的数据输入寄存器。
图6是一电路图，显示了能够用于图1的存储装置的数据输出缓冲器。
图7是显示了根据本发明实施例的NAND闪存装置的程序操作过程的时序图。
图8是显示了根据本发明实施例的NAND闪存装置的一读操作过程的时序图。
具体实施方式
现在，将在下文中参考附图更为详尽地描述本发明的细节，其中示出了本发明的优选实施例。
图1是一显示了根据本发明的实施例的NAND闪存装置的框图。图1中的NAND闪存装置100包括：存储单元矩阵110，用于存储数据信息。正如熟悉本领域技术的人所知的那样，存储单元矩阵110包括：分别与列或位线(bit line)相对应的多个单元串(cell string)。每个单元串是由一串选择晶体管、一接地选择晶体管和逐个连接在所述选择晶体管之间的多个存储单元(或存储单元晶体管)所组成的。一单元串的例子在称为“NON-VOLATILEMEMORY DEVICE WITH NAND TYPE CELL STRUCTURE”(具有NAND类型单元结构的非易失性存储装置)的美国专利No.5936887中被公开，其内容完全结合于此。
参照图1，NAND闪存装置100还包括：一行译码器和转换单元120、一检测和锁存单元130、以及一列译码器和转换单元140。行译码器和转换单元120从一地址寄存器单元150接收行地址(或选择)信息RA，并在每种操作模式下选择一字线。行译码器和转换单元120针对每种操作模式分别地向选择的字线传送电压，并向未选择的字线传送电压。检测和锁存单元130通常被称为“页缓冲器”，并在读操作期间，检测并锁存在所选择的字线的存储元件中存储的数据。在程序操作中，检测和锁存单元130锁存经由列译码器和转换单元传送的程序数据，并将锁存的数据编程到所选择的字线的存储元件中。列译码器和转换单元140响应于从地址寄存器150接收到的行地址(或选择)信息CA被操作。在读操作过程中，列译码器和转换单元140把存储在检测和锁存单元130中的数据传送到一数据总线Dout_i，并在写操作过程中，把数据总线Din_i上的程序数据传送到检测和锁存单元130。
在本发明的一些实施例中，各个数据总线Din_i和Dout_i包括16条数据线。即，要向存储单元矩阵110写入/读出的数据是以字(×16)单位被传送的。另一方面，在NAND闪存的情况下，地址和指令是以字节(×8)单位被传送的。
如图1所示，NAND闪存装置100包括：16个输入/输出引脚I/O0～I/O15和5个控制引脚/CE、/WE、/RE、ALE和CLE，当输入一地址和一指令以及当输入和输出数据时，所述16个输入/输出引脚I/O0～I/O15被使用。作用于控制引脚CLE的信号是一指令锁存始能信号，用来通知经由输入/输出引脚输入的数据是一指令，并且作用于控制引脚ALE的信号是一地址锁存始能信号，用来通知经由输入/输出引脚输入的数据是一地址。作用于控制引脚/WE的信号是一写始能信号，它是一地址、一指令和数据的输入同步信号，作用于控制引脚/RE的信号是一读使能信号，它是数据的输出同步信号。作用于控制引脚/CE的信号是一芯片始能信号。在某些实施例中，当信号/CE是低并且信号CLE是高时，与信号/WE的一种转变同步地输入一指令。当信号/CE是低并且信号ALE是高时，与信号/WE的一种转变同步地输入一指令。当信号CLE和ALE都是低时，与信号/WE一种转变同步地输入数据。
图1的NAND闪存装置100还包括：第一和第二输入缓冲器单元160和170、一指令寄存器单元180、一数据输入寄存器单元190、一控制逻辑200和一数据输出缓冲器单元210。第一输入缓冲器单元160被连接以接收经由16个输入/输出引脚I/O0～I/O15所输入的16-bit数据中的8个最低有效位(或较低有效字节数据)。第二输入缓冲器单元170被连接以接收经由16个输入/输出引脚(I/O0～I/O15)所输入的16-bit数据中的8个最高有效位(或较高有效字节数据)。即，第一输入缓冲器单元160被连接到8个输入/输出引脚I/O0～I/O7，而第二输入缓冲器单元170被连接到8个输入/输出引脚I/O8～I/O15上。
响应于外部控制信号/CE、/WE、/RE、ALE和CLE控制逻辑电路200被操作，并产生若干地址加载信号ADDLOAD_j(j＝1～3或1～4)、一指令加载信号COMMANDLOAD、和一数据加载信号DATALOAD。例如，当信号n CE是低且信号CLE是高时，控制逻辑200与信号/WE的由高-低转变同步地产生指令加载信号COMMANDLOAD。当信号n CE是低且信号ALE是高，控制逻辑200与信号/WE的由高-低的转变同步地产生指令加载信号COMMANDLOAD。当信号CLE和ALE都是低时，控制逻辑200与信号/WE的由高-低的转变同步地产生数据加载信号DATALOAD。
响应于地址加载信号ADDLOAD_j，地址寄存器单元150经由第一内部总线IN0～IN7接收第一输入缓冲器单元160的输出作为一8-bit地址。由于地址加载信号ADDLOAD1～ADDLOAD4是连续产生的，最多32-bit的地址可能被加载到地址寄存器150中。一输入到地址寄存器单元150中的地址是行和列选择信息RA和CA，它们被分别地传送到行译码器和转换单元120和列译码器和转换单元140。响应于指令加载信号COMMANDLOAD，指令寄存器单元180被操作，并把第一输入缓冲器160的输出作为一8-bit指令CMDO～CMD7，经由第一内部总线IN0-IN7传送到控制逻辑200。控制逻辑200响应于传送的指令CMDO～CMD7，控制存储装置的程序/读/擦去等操作。数据输入寄存器190同时地经由第一内部总数IN0～IN7接收第一输入缓冲器160的输出和经由第二内部总线IN8～IN15接收第二输入缓冲器170的输出，作为16-bit数据。接收的16-bit数据被加载到数据总线Din0～Din15上，并经由列译码器和转换单元140锁存到检测和锁存单元130中。在读操作过程中，数据输出缓冲器210把加载到数据总线Dout0～Dout15上的16-bit数据传送到输入/输出引脚I/O0～I/O15。
从上述说明中可以确定，图1中的NAND闪存装置具有不同于数据接口结构的一种地址/指令接口结构。换而言之，数据是通过一字(×16)单位传送的，同时一地址和一指令是通过一字节(×8)单位传送的。
图2A是一电路图，显示了一可以用于图1装置中的第一输入缓冲器单元的实例。参照图2A，第一输入缓冲器单元160包括8个输入缓冲器，但是，只有一输入缓冲器被显示在图2A中。输入缓冲器160包括一NOR门G1、一反相器INV1、和一D触发器DFF。NOR门G1具有与相应的输入/输出引脚I/Oi(i＝0～7)相连接的第一输入端和被连接以接收信号/CE的第二输入端。NOR门G1的输出经由反相器INV1被传送到D触发器DFF的一输入端。一信号WE被送到D触发器DFF的一时钟端。当信号/CE是处于低电平时，D触发器DFF与信号WE的由高-低的转变同步地锁存施加到相应的输入/输出引脚I/Oi上的数据。信号WE是与信号/WE互补的。
图2B是一电路图，显示了能够被应用于图1的存储电路的第二输入缓冲单元。参照图2B，第二输入缓冲单元170包括8个输入缓冲器，但是，只有一输入缓冲器被显示在图2B中。输入缓冲器170：包括一NOR门G2、一反相器INV2、和一D触发器DFF。NOR门G2具有与相应的输入/输出引脚I/Oi(i＝8～15)相连接的第一输入端和被连接以接收信号/CE的第二输入端。NOR门G2的输出经由反相器INV2传送到D触发器的一输入端D。一信号WE被送到D触发器DFF的一时钟端口。当信号/CE处于低电平时，D触发器DFF与信号WE的由低-高的转变同步地锁存施加到相应的输入/输出引脚I/Oi上的数据。
图3是一电路图，显示了能够用于图1中的存储装置的地址寄存器单元150。在图1说明的实施例中，NAND闪存装置是使用25-bit地址的32M×6bitNAND闪存装置。地址寄存器单元150包括25个D触发器DFF，用于锁存25个地址比特。D触发器DFF被分为第一到第四组。第一组的D触发器DFF与第一地址加载信号ADDLOAD1同步地被操作，并且分别锁存经由相应的内部总线IN0～IN7传送的信号。第二组的D触发器DFF与第二地址加载信号ADDLOAD2同步地被操作，并且分别锁存经由相应的内部总线IN0～IN7传送的信号。第三组的D触发器DFF与第三地址加载信号ADDLOAD3同步地被操作，并且分别锁存经由相应的内部总线IN0～IN7所传送的信号。第四组的D触发器DFF与第四地址加载信号ADDLOAD4同步地被操作，并且锁存经由内部数据总线IN0所传送的信号。当第一地址加载信号ADDLOAD1被启动时，位于内部总线IN0～IN7上的信号被分别锁存在第一组的D触发器DFF中。当第二地址加载信号ADDLOAD2被启动时，位于内部总线IN0～IN7上的信号被分别地锁存在第二组的D触发器DFF中。当第三组地址加载信号ADDLOAD3被启动时，位于内部总线INO-IN7上的信号被分别锁存在第三组D触发器DFF中。当第四地址加载信号ADDLOAD4被启动时，位于内部总线INO的信号被锁存到第四组的D触发器DFF中。如上所述，因为地址加载信号ADDLOADl-ADDLOAD4是与信号/WE的由低-高的转变同步地被启动，信号/WE的四周期切换被用于锁存全部的25-bit的地址。
图4是一电路图，显示了能够用于图1的存储装置的指令寄存器单元180。如图4所示，指令寄存器单元180包括8个D触发器DFF。D触发器DFF响应于指令加载信号COMMANDLOAD的由低-高的转变，分别锁存位于相应的总线INO-IN7上的信号。作为8-bit指令，被锁存的信号CMD0-CMD7被传送到控制逻辑。
图5是一电路图，显示了能够用于图1中的存储装置的数据输入寄存器单元。参照图5，数据输入寄存器单元190包括16个D触发器DFF。八个D触发器被分别地与构成第一内部总线的总线IN0-IN7连接，并且八个D触发器被分别地与构成第二内部总线的总线IN8-IN15连接。D触发器DFF响应于数据加载信号DATELOAD的由低-高的转变，分别锁存位于相应的IN0-IN15上的信号。被锁存的信号是16-bit数据，所述数据被加载到数据总线Din0-Din15上，经由列门和转换单元140向检测和锁存单元130传送。
图6是一电路图，显示了能够用于图1中的存储装置的数据输出缓冲器单元。参照图6，数据输出缓冲器单元210包括16个分别对应于数据总线Dout0～Dout15的数据输出缓冲器，但是，在图6中只显示了其中一数据输出缓冲器。数据输出缓冲器210包括4个反相器INV3-INV6、一传输门TG、一由反相器INV7和INV8组成的锁存LAT、一NAND门G3、一OR门G4、一PMOS晶体管MP1和一NMOS晶体管MN1。当控制信号LATCHEN处于高电平时，位于数据总线Douti上的信号经由传输门TG被锁存在锁存LAT中。当控制信号DOUTEN是处于高电平时，上拉驱动器(pull-up driver)(或PMOS晶体管)或下拉驱动器(pull-down driver)(或NMOS晶体管)按照锁存在锁存LAT中的值驱动相应的输入/输出引脚I/Oi。
图7是显示图1的NAND闪存装置的程序操作的一时序示意图。如上所述，图1的NAND闪存装置具有一种不同于地址/指令接口结构的数据接口结构。例如，一地址或一指令是以×8单位被传送的，而数据是以×16单位被传送的。同时，图1中的NAND闪存装置采用指令和地址预置的方式。即，指令预置方式是在经由输入/输出引脚将预先确定的数据组合(例如，“00h”、“60h”、“70h”、“80h”、“FFh”等等)输入存储装置之后，预置一将被执行的操作。地址预置方式是预置一用于向/从存储装置中写入/读出数据的地址。在下文，将详细地描述按照本发明实施例的NAND闪存装置的程序操作过程。
首先，从存储装置的外部(例如，一存储控制器)向存储装置提供8-bit指令数据。因为8-bit指令数据是被送到16个输入/输出引脚I/O0～I/O15上，有效的8-bit指令数据只被送到8个最低有效位的输入/输出引脚I/O0～I/O15。加载到8个最高有效位的输入/输出引脚I/O8～I/O15的数据是无效的。第一输入缓冲器单元160按照信号WE的由低-高的转变锁存加载在最低有效位输入/输出引脚I/O0～I/O7上的8-bit指令数据(80h：一程序指令)。当从控制逻辑200输出的指令加载信号COMMANLOAD从低电平转变到高电平时，第一输入缓冲器单元160的输出作为8-bit指令CMD0～CMD7经由第一内部总线IN0～IN7被传送到指令寄存器单元180。
接着，当信号CLE是低并且信号ALE是高时，25-bit地址与信号/WE的由高-低的转变同步地被锁存到地址寄存器单元180。即，当地址加载信号ADDLOAD1被启动时，加载到输入/输出引脚I/O0-I/O7上的8-bit数据被锁存在地址寄存器单元150的第一组的D触发器中(图3)。当地址加载信号ADDLOAD2被启动时，加载在输入/输出引脚I/O0～IO7上的8-bit数据被锁存在地址寄存器单元150的第二组的D触发器中。当地址加载信号ADDLOAD3被启动时，加载在输入/输出引脚I/O0～IO7上的8-bit数据被锁存在地址寄存器单元150的第三组的D触发器中。当地址加载信号ADDLOAD4被启动时，加载在输入/输出引脚I/O0上的1-bit数据被锁存在地址寄存器单元150的第四组的D触发器中。因此，地址和指令数据分别地被以×8单位的形式锁存在相应的寄存器150和180中。
如图7所示，当信号CLE和ALE都处于低电平时，程序数据将与信号/WE同步地被锁存在检测和锁存单元130(图1)中。换句话说，如果16-bit数据被加载到输入/输出引脚I/O0～I/O15上，位于输入/输出引脚I/O0～IO7上的数据比特(即，较低的有效字节数据DL0)经由第一输入缓冲器单元160被传送到第一内部总线IN0～IN7上。同时，位于输入/输出引脚I/O8～I/O15上的数据比特(即，较高的有效字节数据DU0)经由第二输入缓冲器单元170被传送到第二内部总线IN8～IN15上。当数据加载信号DATALOAD与信号/WE同步地被启动，数据输入寄存器单元190(图5)锁存位于第一和第二内部总线IN0～IN15上的16-bit数据DL0和DU0。锁存的16-bit数据被加载到数据总线Din0～Din1，经由列译码器和转换单元140传送到检测和锁存单元130。数据加载操作重复地执行，直到要被编程的全部数据都被加载完毕。
最后，当通知实际程序的一指令数据10h被以与上述同样的方式传送到控制逻辑200，加载在检测和锁存单元130上的数据将被编程写入存储单元矩阵110中。如本领域技术人员所知的那样执行程序操作，因此为了简洁这里将省略对其的说明。
图8是一时序图，显示了按照本发明的实施例的NAND闪存装置的读操作过程。
首先，8-bit指令数据被从外部输入到存储装置。因为8-bit指令数据被输入到16-bit输入/输出引脚I/O0～I/O15，有效的8-bit指令数据被提供给8个最低有效位输入/输出引脚I/O0～I/O7。加载到8个最高有效位输入/输出引脚I/O8～I/O15的数据是无效的。加载在最低有效位输入/输出引脚I/O0～I/O7的8-bit指令数据(00h：读操作指令)按照信号WE的由低-高的转变被锁存在第一输入缓冲器单元160中(图2A)。当指令锁存信号COMMANDLOAD由低电平转变为高电平时，第一输入缓冲器单元160的输出，作为8-bit指令CMD0～CMD7，经由第一内部总线IN0～IN7被传送到指令寄存器单元180(图4)。
接着，当信号CLE是低且信号ALE是高时，25-bit地址与信号/WE的由高-低的转变同步地被锁存到地址寄存器单元180。即，当地址加载信号ADDLOAD1被启动时，加载在输入/输出引脚I/O0～I/O7的8-bit数据被锁存到地址寄存器单元150的第一组的D触发器DFF中。当地址加载信号ADDLOAD2被启动时，加载在输入/输出引脚I/O0～I/O7的8-bit数据被锁存到地址寄存器单元150的第二组的D触发器DFF中(图3)。当地址加载信号ADDLOAD3被启动时，加载在输入/输出引脚I/O0～I/O7的8-bit数据被锁存到地址寄存器单元150的第三组的D触发器DFF中。当地址加载信号ADDLOAD4被启动时，加载在输入/输出引脚I/O0的1-bit数据被锁存到地址寄存器单元150的第四组的D触发器DFF中。通过上述步骤25-bit地址地被锁存到地址寄存器单元150。因此，地址和指令数据以×8单位形式分别被锁存在相应的寄存器150和180中。
此后，页面数据按照众所周知的检测方法被锁存在检测和锁存单元130中。接着，锁存在检测和锁存单元130中的数据将被以×16单位形式输出到输入/输出引脚I/O0～I/O15上。更具体地说，首先，16-bit数据经由列译码器和转换装置140被加载到数据总线Dout0～Dout15。当控制信号LATCHEN出现由低-高的转变时，数据总线上的16-bit数据被锁存在数据输出缓冲器单元210。如图8所示，当控制信号DOUTEN出现由低-高的转变时(或当信号/RE出现由高-低的转变时)，锁存的16-bit数据DOL0和DOL0经由输入/输出引脚I/O0～I/O15被输出到存储装置的外部。数据加载操作将反复执行直到要被编程的全部数据被加载完毕。
如至此的解释，在按照本发明的实施例的NAND闪存装置的情况下，一指令和一地址被以一种×8位形式进行连接(interface)，同时，数据被以一种×16单位形式进行连接(interface)。
按照本发明的特征，提供了一种包含用于存储数据信息的存储单元矩阵的NAND闪存装置。存储装置还包括M个输入/输出引脚，用于输入和输出M-bit数据(M是任意自然数)。控制逻辑响应于外部控制信号，产生多个地址加载信号、一指令加载信号和一数据加载信号。第一输入缓冲器电路接收经由输入/输出引脚接收到的M-bit数据的N个最低有效位(N是任意自然数)，并且第二输入缓冲器电路接收经由输入/输出引脚接收到的N个最高有效位。地址寄存器响应逐次启动的地址加载信号，接收作为一地址的第一输入缓冲器电路的一输出。指令寄存器响应于指令加载信号，接收作为一指令的第一地址缓冲器电路的一输出。数据输入寄存器响应于数据加载信号，同时接收第一和第二输入缓冲器电路的输出，作为要被编程的数据。行译码器和转换电路响应于地址寄存器的一输出的行选择信息，选择存储单元矩阵的一行，并且列译码器和转换电路响应于作为地址寄存器的一输出的列选择信息，选择存储单元矩阵的列。第一数据总线传送从数据输入寄存器输出的M-bit数据。检测和锁存电路在读操作中，检测来自被选择的行的存储单元的数据，并且在编程操作中经由列译码器和转换电路锁存位于第一数据总线上的M-bit数据。第二数据总线经由列译码器和转换电路传送由检测和锁存电路输出的M-bit数据，并且数据输出缓冲器电路把经由第二数据总线传送的M-bit数据输出到M输入/输出引脚。这里，在一指令、一地址以及数据被逐次接收的每种操作模式中，数据是通过所有的M个输入/输出引脚被输入和输出的，同时，每个指令和地址是通过N个最低有效位输入/输出引脚被输入的。当每个指令和地址被输入时，在N个最高有效位输入/输出引脚上的信号是无效的。
根据本发明的另一方面，提供了一种包含用于存储数据信息的存储单元矩阵的NAND闪存装置。存储装置还包括16个输入/输出引脚，用于输入和输出16-bit数据。控制逻辑响应于外部控制信号，产生多个地址加载信号、一指令加载信号和一数据加载信号。第一输入缓冲器电路接收经由输入/输出引脚接收到的16-bit数据的8个最低有效位。第二输入缓冲器电路接收经由输入/输出引脚接收到的16-bit数据的8个最高有效位。地址寄存器响应地址加载信号被操作，并经由第一内部总线接收作为一地址的第一输入缓冲器电路的输出。指令寄存器响应于指令加载信号被操作，并经由第一内部总线接收作为一指令的第一地址缓冲器电路的输出。数据输入寄存器响应于数据加载信号被操作，并同时经由第一内部总线接收第一输入缓冲器电路的输出和经由第二内部总线接收第二输入缓冲器电路的输出，作为要被编程的数据。行译码器和转换电路响应于地址寄存器的一输出中的行选择信息，选择存储单元矩阵的一行。列译码器和转换电路响应于地址寄存器的一输出中的列选择信息，选择存储单元矩阵的列。第三内部总线传送从数据输入寄存器输出的16-bit数据。检测和锁存电路在读操作中，检测来自被选择的行的存储单元的数据，并且在编程操作中经由列译码器和转换电路锁存位于第三内部总线上的16-bit数据。第四内部总线经由列译码器和转换电路传送由检测和锁存电路输出的16-bit数据。数据输出缓冲器电路把经由第四内部总线传送的16-bit数据输出到16个输入/输出引脚。这里，第一和第二内部总线具有相同的宽度。
尽管，已经结合优选实施例及其附图的描述对本发明进行了说明，在不离开本发明的实质和范围的情况下，可以进行各种各样的变化和修改。
本申请要求来自于2002年1月15日提交的韩国专利申请No.2002-02309的优先权，其内容在这里被完全引用结合于此。

Claims (20)

1、一种包括用于存储数据信息的存储单元矩阵的NAND闪存装置，所述
装置包含：
M个输入/输出引脚，用于输入和输出M-bit数据(M是任意自然数)；
一控制逻辑，用于接收外部控制信号，以产生多个地址加载信号、一指令加载信号和一数据加载信号；
第一输入缓冲器电路，用于接收经由输入/输出引脚接收到的M-bit数据的N个最低有效位(N是任意自然数)，其中M大于N；第二输入缓冲器电路，用于接收经由输入/输出引脚接收到的M-bit数据的N个最高有效位信号；
一地址寄存器，用于响应于地址加载信号，接收第一输入缓冲器电路的输出作为一地址，其中地址加载信号是逐次启动的；一指令寄存器，用于响应于指令加载信号，接收第一地址缓冲器电路的输出作为一指令；
一数据输入寄存器，用于响应于数据加载信号，同时接收第一和第二输入缓冲器电路的输出，作为将被编程的数据；
一行译码器和转换电路，用于响应于地址寄存器的一输出的行选择信息，选择存储单元矩阵的一行；
一列译码器和转换电路，用于响应于地址寄存器的一输出的列选择信息，选择存储单元矩阵的列；
第一数据总线，用于传送从数据输入寄存器输出的M-bit数据；
一检测和锁存电路，用于在读操作中检测来自被选择行的存储单元的数据，并且在编程操作中经由列译码器和转换电路锁存位于第一数据总线上的M-bit数据；
第二数据总线，用于经由列译码器和转换电路传送由检测和锁存电路输出的M-bit数据；以及
一数据输出缓冲器电路，用于把经由第二数据总线传送的M-bit数据输出到M个输入/输出引脚。
2、如权利要求1中的NAND闪存装置，其中，在一指令、一地址以及数据被逐次接收的每种操作模式中，数据是通过全部的M个输入/输出引脚被输入和输出的，同时，每个指令和地址是通过N个最低有效位输入/输出引脚输入的。
3、如权利要求2中的NAND闪存装置，其中，当每个指令和地址被输入时，在N个最高有效位输入/输出引脚上的信号是无效的。
4、如权利要求3中的NAND闪存装置，其中M是16，而N是8。
5、一种包括用于存储数据信息的存储单元矩阵的NAND闪存装置，所述装置还包含：
16个输入/输出引脚，用于输入和输出16-bit数据；
一控制逻辑，用于接收外部控制信号，以产生多个地址加载信号、一指令加载信号和一数据加载信号；
第一输入缓冲器电路，用于接收经由16个输入/输出引脚接收到的16-bit数据的8个最低有效位信号；
第二输入缓冲器电路，用于接收经由16个输入/输出引脚接收到的16-bit数据的8个最高有效位信号；
一响应于地址加载信号被操作的地址寄存器，用于通过第一内部总线接收第一输入缓冲器电路的输出作为一地址，其中地址加载信号被逐次启动；
一响应于指令加载信号被操作的指令寄存器，用于通过第一内部总线接收第一地址缓冲器电路的输出作为一指令；
一响应于数据加载信号被操作的数据输入寄存器，用于同时通过第一内部总线接收第一输入缓冲器电路的一输出和通过第二内部总线接收第二输入缓冲器电路的一输出，作为将被编程的数据；
一行译码器和转换电路，用于响应于地址寄存器的一输出的行选择信息，选择存储单元矩阵的一行；
一列译码器和转换电路，用于响应于地址寄存器的一输出的列选择信息，选择存储单元矩阵的列；
第三内部总线，用来传送从数据输入寄存器输出的16-bit数据；
一检测和锁存电路，用来在读操作中检测来自被选择行的存储单元的数据，并且在编程操作中经由列译码器和转换电路锁存位于第一数据总线上的16-bit数据：
第四内部总线，用于经由列译码器和转换电路传送由检测和锁存电路输出的16-bit数据；
一数据输出缓冲器电路，用于把经由第二数据总线传送的16-bit数据输出到16个输入/输出引脚。
6、如权利要求5中的NAND闪存装置，其中，在一指令、一地址以及数据被逐次接收的每种操作模式中，数据是通过全部的16个输入/输出引脚被输入和输出的，同时，每个指令和地址是通过8个最低有效位输入/输出引脚输入的。
7、如权利要求6中的NAND闪存装置，其中，当每个指令和地址被输入时，在8个最高有效位输入/输出引脚上的信号是无效的。
8、如权利要求5中的NAND闪存装置，其中第一和第二内部总线具有相同的总线宽度。
9、一种NAND闪存装置，包含：
一存储矩阵，用于存储信息；
一预先确定数目的输入/输出引脚，用于输入和输出数据；
一控制逻辑电路，用于接收外部控制信号，以产生多个地址加载信号、一指令加载信号和一数据加载信号；
一耦合到到前一半的预定数目的输入/输出引脚的第一输入缓冲器，第一输入缓冲器耦合到一地址寄存器、一指令寄存器和一数据输入寄存器；
一耦合到后一半预定数目的输入/输出引脚的第二输入缓冲器，第二输入缓冲器耦合到一数据输入寄存器；
10、权利要求9的存储装置，还包含一耦合到预定数目的输入/输出引脚的数据输出寄存器。
11、权利要求10的存储装置，还包含第一数据总线，其具有与预定数目的输入/输出引脚相同的比特宽度，第一数据总线耦合到存储单元矩阵和数据输入寄存器。
12、权利要求11的存储装置，还包含第二数据总线，其具有与第一数据总线的总线宽度相同的比特宽度，第二数据总线耦合到存储单元矩阵和数据输出寄存器。
13、权利要求9的存储装置，其中，在一指令、一地址以及数据被逐次接收的每种操作模式中，数据是通过全部的预定数目的输入/输出引脚被输入和输出的，同时，每个指令和地址只是通过前一半预定数目的输入/输出引脚输入的。
14、权利要求13的存储装置，其中，当每个指令和地址被输入时，在后一半的预定数目的输入/输出引脚上的信号是无效的。
15、权利要求9的存储装置，其中预定数目的输入/输出引脚是16个。
16、一种操作具有预定数目的输入/输出引脚的非易失性存储装置的方法，所述方法包含：
接收位于预定数目的输入/输出引脚的前一半上的一指令；
在存储寄存器中存储指令；
接收位于预定数目的输入/输出引脚的前一半上的一地址；
在地址寄存器中存储地址；
并且接收位于全部预先确定数目的输入/输出引脚上的数据。
17、权利要求16中的方法，其中，当指令或地址通过存储装置被接收时，位于预定数目的输入/输出引脚的后一半上的信号是无效的。
18、权利要求16中的方法，其中接收位于预定数目的输入/输出引脚的前一半上的一指令包括：在第一输入缓冲器中存储指令。
19、权利要求18中的方法，其中接收位于预定数目的输入/输出引脚的开始一半上的一地址包括：在第一输入缓冲器中存储地址。
20、权利要求18中的方法，其中接收位于全部预定数目的输入/输出引脚上的数据包括：在第一输入缓冲器中存储数据的第一部分，并在第二输入缓冲器中存储数据的第二部分。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100382325C (zh) * 2004-03-19 2008-04-16 株式会社东芝 半导体集成电路器件
CN100444115C (zh) * 2005-10-10 2008-12-17 三星电子株式会社 使用与非闪存控制成像设备的初始化的装置和方法
CN101740125B (zh) * 2006-09-30 2013-04-17 莫塞德技术公司 Nand型快闪存储器的读写方法及其相关页缓冲区
CN109416924A (zh) * 2016-07-13 2019-03-01 东芝存储器株式会社 存储装置
CN109427374A (zh) * 2017-08-29 2019-03-05 东芝存储器株式会社 半导体存储装置
WO2022252135A1 (en) * 2021-06-02 2022-12-08 Yangtze Memory Technologies Co., Ltd. Memory device and program operation thereof
CN115831198A (zh) * 2023-01-06 2023-03-21 芯天下技术股份有限公司 片选使能控制装置、读取装置、擦写装置及快闪存储器

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7102958B2 (en) * 2001-07-20 2006-09-05 Samsung Electronics Co., Ltd. Integrated circuit memory devices that support selective mode register set commands and related memory modules, memory controllers, and methods
KR100448905B1 (ko) * 2002-07-29 2004-09-16 삼성전자주식회사 낸드플래쉬메모리를 시스템구동 및 저장용으로 사용하는장치
JP3892851B2 (ja) * 2004-02-04 2007-03-14 株式会社東芝 メモリカード及び半導体装置
US20050213399A1 (en) * 2004-03-29 2005-09-29 Hoover Patricia J Method and apparatus to write data
US20060069896A1 (en) * 2004-09-27 2006-03-30 Sigmatel, Inc. System and method for storing data
KR100624960B1 (ko) * 2004-10-05 2006-09-15 에스티마이크로일렉트로닉스 엔.브이. 반도체 메모리 장치 및 이의 패키지 및 이를 이용한메모리 카드
KR100672992B1 (ko) 2005-01-04 2007-01-24 삼성전자주식회사 반도체 메모리 장치의 동작 방법
KR100666172B1 (ko) * 2005-01-04 2007-01-09 삼성전자주식회사 로드 공급 와이어드 오어 구조를 가지는 불휘발성 반도체메모리 장치와, 이에 대한 구동방법
EP1764803A1 (en) * 2005-09-09 2007-03-21 STMicroelectronics S.r.l. Memory architecture with serial peripheral interface
KR100778082B1 (ko) * 2006-05-18 2007-11-21 삼성전자주식회사 단일의 래치 구조를 갖는 멀티-비트 플래시 메모리 장치,그것의 프로그램 방법, 그리고 그것을 포함하는 메모리카드
US7876613B2 (en) 2006-05-18 2011-01-25 Samsung Electronics Co., Ltd. Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards
KR100919156B1 (ko) * 2006-08-24 2009-09-28 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
KR100866954B1 (ko) * 2006-09-29 2008-11-05 삼성전자주식회사 멀티 레벨 셀의 프로그래밍 시간을 줄일 수 있는 플래쉬메모리 장치 및 그 프로그래밍 방법
KR100801032B1 (ko) * 2006-11-15 2008-02-04 삼성전자주식회사 비휘발성 반도체 메모리 장치의 입력회로 및 비휘발성반도체 메모리 장치의 데이터 입력방법
KR100851545B1 (ko) * 2006-12-29 2008-08-11 삼성전자주식회사 커맨드 및 어드레스 핀을 갖는 낸드 플래시 메모리 및그것을 포함한 플래시 메모리 시스템
KR100799688B1 (ko) 2007-01-03 2008-02-01 삼성전자주식회사 백업 회로를 갖는 메모리 시스템 및 그것의 프로그램 방법
CN101617371B (zh) 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
US8531898B2 (en) * 2010-04-02 2013-09-10 Samsung Electronics Co., Ltd. On-die termination circuit, data output buffer and semiconductor memory device
CN101882208B (zh) * 2010-06-01 2012-10-03 福建新大陆电脑股份有限公司 一种基于虚拟接口的条码解码芯片及条码解码装置
US9251874B2 (en) 2010-12-21 2016-02-02 Intel Corporation Memory interface signal reduction
JP6170596B1 (ja) * 2016-06-15 2017-07-26 ウィンボンド エレクトロニクス コーポレーション 半導体装置
CN109887531B (zh) * 2018-12-25 2021-04-16 北京兆易创新科技股份有限公司 一种非易失存储器模式转换方法以及装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02287855A (ja) * 1989-04-28 1990-11-27 Sony Corp バスサイズ変換装置
US5307464A (en) * 1989-12-07 1994-04-26 Hitachi, Ltd. Microprocessor and method for setting up its peripheral functions
US5257233A (en) * 1990-10-31 1993-10-26 Micron Technology, Inc. Low power memory module using restricted RAM activation
JPH04258879A (ja) * 1991-02-13 1992-09-14 Hitachi Ltd 半導体記憶装置
KR960006722B1 (ko) * 1993-03-12 1996-05-22 삼성전자주식회사 낸드형 쎌구조를 가지는 불휘발성 반도체집적회로
JPH07182270A (ja) * 1993-12-22 1995-07-21 Nec Corp アドレス・データマルチプレクス制御可能なｒｏｍ内部回路
JPH0877066A (ja) * 1994-08-31 1996-03-22 Tdk Corp フラッシュメモリコントローラ
KR960039006A (ko) * 1995-04-26 1996-11-21 김광호 디램버스에 접속가능한 불휘발성 반도체 메모리장치
US5909557A (en) * 1995-11-20 1999-06-01 Lucent Technologies Inc. Integrated circuit with programmable bus configuration
JP3976839B2 (ja) * 1996-07-09 2007-09-19 株式会社ルネサステクノロジ 不揮発性メモリシステムおよび不揮発性半導体メモリ
KR100204342B1 (ko) * 1996-08-13 1999-06-15 윤종용 불 휘발성 반도체 메모리 장치
JPH11176174A (ja) * 1997-12-05 1999-07-02 Sharp Corp 不揮発性メモリの書き込み回路および不揮発性メモリ
KR100508041B1 (ko) * 2000-03-30 2005-08-17 마이크론 테크놀로지, 인크. 동기식 플래시 메모리에서의 인터페이스 커맨드 아키텍쳐

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100382325C (zh) * 2004-03-19 2008-04-16 株式会社东芝 半导体集成电路器件
CN100444115C (zh) * 2005-10-10 2008-12-17 三星电子株式会社 使用与非闪存控制成像设备的初始化的装置和方法
CN101740125B (zh) * 2006-09-30 2013-04-17 莫塞德技术公司 Nand型快闪存储器的读写方法及其相关页缓冲区
CN109416924A (zh) * 2016-07-13 2019-03-01 东芝存储器株式会社 存储装置
CN109416924B (zh) * 2016-07-13 2022-10-21 铠侠股份有限公司 存储装置
CN109427374A (zh) * 2017-08-29 2019-03-05 东芝存储器株式会社 半导体存储装置
CN109427374B (zh) * 2017-08-29 2022-11-04 铠侠股份有限公司 半导体存储装置
WO2022252135A1 (en) * 2021-06-02 2022-12-08 Yangtze Memory Technologies Co., Ltd. Memory device and program operation thereof
US11749347B2 (en) 2021-06-02 2023-09-05 Yangtze Memory Technologies Co., Ltd. Memory device with page buffer circuit and program operation thereof
CN115831198A (zh) * 2023-01-06 2023-03-21 芯天下技术股份有限公司 片选使能控制装置、读取装置、擦写装置及快闪存储器
CN115831198B (zh) * 2023-01-06 2023-05-02 芯天下技术股份有限公司 片选使能控制装置、读取装置、擦写装置及快闪存储器

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Publication number Publication date
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