CN1617261A - 闪速存储器流水线突发读取操作电路、方法和系统 - Google Patents

Abstract

本发明实施例包括用于闪速存储装置和系统的方法和设备。在范例系统中，流水线突发读取操作允许该装置支持比现有技术的突发读取闪速存储装置中可能的传输速率更高的数据传输速率。优选地是，闪速存储装置支持非流水线和流水线读取操作两者，带有可从存储控制器设置的读取模式。同时描述和声明了其他实施例。

Description

闪速存储器流水线突发读取操作电路、方法和系统

本申请要求于2003年7月22日向韩国知识产权局提交的韩国专利申请第P2003-50227号的权益，其内容整体结合于此作为参考。

技术领域

本发明涉及闪速(flash)存储装置、用于它们的操作方法、和包括这样的装置的系统，更具体地，涉及对于这样的装置、方法和系统的流水线突发(burst)读取功能。

背景技术

闪速存储器是一种非易失类型的可重写存储器，其广泛应用于需要数据的非经常的写和/重写、非易失性存储、以及相对高速读取能力的数字数据应用中。为增加读取速度能力，一些闪速存储装置包括“突发读取”或“页读取”操作。具有这种能力的闪速存储装置通过将存储器中的“页”读入在片(on-chip)缓冲器中来响应读取请求，并且响应于一组顺序读取脉冲而从该缓冲器中输出连续的数据元素。

可以参考图1和2更好的理解突发读取操作。图1图示了基本闪速存储器系统20，其包括存储控制器100和NAND闪速存储装置200。存储控制器100为存储装置200提供控制信号CE#、RE#、WE#、CLE和ALE。存储控制器100和存储装置200还共享如图1所示的八条信号线I/O0-I/O7一组的双向输入/输出(I/O)总线。存储装置200也将R/B#信号驱动至存储控制器100中。当然，虽然其它实现可以有不同的信号线、总线宽度和/或并入多个闪速存储装置，但是图1图解了在闪速存储系统中所建立的基本概念。存储控制器100可以是一个专用电路或被集成到带有附加功能的较大的电路中，如数字处理器。

在图1中示出的控制信号如下进行工作，这里的“#”表示所断言(assert)的信号处于逻辑低。芯片使能信号CE#提供选择控制：其它信号可以被路由至多个存储装置，且将会响应的唯一装置是存储控制器100向其断言CE#的一个装置。当被断言时，读取使能信号RE#实际上使得存储装置200将读取数据驱动至I/O总线上。写使能信号WE#使得存储装置200锁存地址、命令，或写正向转变的I/O总线的数据。命令锁存使能信号CLE，当断言时，使得被锁存在存储设备的I/O端口上的数据被解释为一个命令。同样的，地址锁存使能信号ALE在被断言时，使得被锁存在存储装置的I/O端口上的数据被解释为地址数据。

输入/输出信号I/O0-I/O7由存储控制器100进行驱动以将命令、地址，和写数据传送到存储装置200。在读取操作中，I/O0-I/O7由存储装置200驱动，以将读取数据传送到存储控制器100。当存储控制器100和闪速存储装置200不驱动I/O总线时，它们中的每个将它们各自的驱动器置于高阻抗(high-z)状态。

最后，闪速存储装置200具有将就绪/忙信号R/B#驱动到存储控制器100的能力。存储装置200在进行编程、擦除或从存储器阵列中读取时将该信号下拉至低电平。

图2包括一个系统20的数据读取操作的数据传输部分的时序图。刚好在图2描绘的时间段之前，存储控制器100命令存储装置200为它的存储器的一个特定页面读取数据。当从存储器阵列中访问该特定页面时，闪速存储装置200将R/B#下拉至低电平以表示其处于忙碌状态。当R/B#返回高电平状态时，存储控制器100被准许将RE#置于低电平(当CE#处于低电平时)，以使得存储装置200将第一数据元素Dout N驱动到I/O总线上。然后，存储控制器100在将Dout N锁存离开I/O总线时将RE#置于高电平。存储装置200继而将I/O总线恢复高阻抗状态，且等待一个新的读取周期。

若干个时间参数指示可以发生多快的突发的连续读取。时间参数tREA表示最差情况的读取使能到存取(read-enable-to-access)的时间，也就是，在当存储控制器100将RE#置于低电平和当存储装置200开始将Dout N驱动到I/O总线上之间的延迟。时间参数tRC表示最短读取周期的时间，也就是突发的连续读取之间的时间，其可以由设备来支持。参数tRC通常具有两个如图所示的子参数tRP和tREH。时间参数tRP表示最小读取脉冲宽度，也就是在RE#断言和数据锁存之间的时间。最后，时间参数tREH表示RE#的高电平保持时间，也就是连续读取脉冲之间存储控制器100必须将RE#保持在高电平的最短时间。

通常，与由NAND闪速存储器支持的总线操作速率相比，存储控制器可以支持一个更高的总线操作速率，对于低电压闪速存储器而言尤其如此。一个具有减少的读取周期时间的NAND闪速存储器将因而在加速整个系统性能方面处于优势。在传统的方法中，脉冲宽度tRP不可以被降低到低于存取时间tREA，否则存储控制器将在存储装置将所请求的数据驱动到存储控制器之前锁存错误的数据。

附图说明

图1图示了在现有技术的系统中和在本发明的一些实施例中使用的、包括存储控制器和NAND闪速存储器的闪速存储系统的结构；

图2图示了现有技术的闪速存储器的非流水线突发读取操作；

图3图解了根据本发明的一些实施例的闪速存储器的流水线突发读取操作；

图4包括根据本发明的一些实施例的闪速存储器的方框图；

图5包括根据本发明的一些实施例的一个完整流水线突发读取操作的时序图；

图6图示了图4的控制电路的一个实施例的细节；

图7示出了图6的nRE缓冲器的一个实施例；

图8示出了图6的判断电路的一个实施例；

图9包括图6的多路复用器的一个实施例的电路图；

图10以方框图的形式示出了根据本发明的一些实施例的、用于设定突发读取操作模式的电路图；

图11表示图6的Dout控制电路的一个实施例；

图12包括图4的输出驱动器的一比特路线的示例性电路图；

图13包括图6的Dout控制电路的一个可选实施例的电路图。

具体实施方式

本发明包括实现被称为流水线突发读取的闪速存储装置、方法和系统的实施例。在流水线突发读取中，存储控制器需要两个读取使能断言来读取存储单元。第一断言使得闪速存储器将请求的数据字(这里根据总线宽度来定义一个字)驱动到数据总线上。然而，该存储控制器不锁存请求的数据字直到它又一次断言读取使能。当闪速存储器接收到第二读取使能时，准许开始将下一个请求的数据字驱动到数据总线上。因此，与在图2中要求的半个读取周期(tRP)相反，在请求数据字和预期数据字有效的时间之间允许一个完整的读取周期。这样对于同样的总线驱动器特征，在流水线突发读取中对于读取使能到存取时间(tREA)的要求不及在非流水线突发读取中苛刻，允许存储装置支持数倍于非流水线突发读取速率的突发速率。作为另一个优点，如存储控制器所指示的，使用同样的信号线，一些实施例可以同时支持非流水线和流水线读取操作。

图3图示了如在本发明的一些实施例中实现的基本流水线突发读取。与图2中相同，在完成从存储器阵列的页读取时，该存储装置允许R/W#恢复到高态。该存储控制器继而被允许将RE#驱动至低电平，使得存储装置在tREA存取时间之后将Dout N驱动到I/O总线上。然而，与图2中不同，存储控制器在读取脉冲tRP时间之后(当RE#被送至高电平)不期望Dout N有效。取而代之的是，当又一次断言RE#时，也即是在RE#的第一断言之后的tRC，存储控制器将Dout N锁存。

当闪速存储装置接收RE#的第二断言时，它开始第二存取周期，这次是对于Dout N+1。在期望的流水线操作模式中，存储装置输出驱动器在突发操作中从不进入高阻抗状态，而是基于连续的RE#断言，直接从一个数据字转变到另一个数据字。这样，Dout N+1不被锁存到存储控制器上，直到RE#的第三断言。该模式持续每一个连续的数据字读取。

当存储装置驱动每个数据字直到接收到一个随后的RE#脉冲时，通常需要一些准备来结束突发操作。在一些实施例中，如果超过特定的最大RE#高电平保持时间tREHS，则通过将存储装置输出驱动器恢复到高阻抗状态来处理该情况。换句话说，在图3中，如果RE#已经恢复至高电平超过tREHS秒，则Dout M不保证是有效的。存储控制器可以通过以下任何一种方式处理这种情况：a)在从最后的RE#断言开始tRC秒后，但在最后的RE#去断言(deassertion)之后tREHS之前，保证它锁存Dout M，且不发送附加的RE#脉冲；或者b)发出一个附加的RE#脉冲以锁存Dout M，且继而忽略由于附加的RE#脉冲而将被置于数据总线上的Dout M+1。

完成了对流水线突发读取操作的前面的介绍之后，现在可以对用于流水线突发读取的特定电路实施例进行描述。图4示出了根据本发明的一个实施例的闪速存储装置200-1。闪速存储装置200-1包括闪速存储器阵列210、地址缓冲器和锁存器220、列解码器230、行解码器240、数据寄存器和读出放大器250、I/O缓冲器和锁存器260、全局缓冲器280、控制电路300以及输出驱动器400。

闪速存储装置200-1的许多块以和它们在现有技术的装置中相似的工作方式进行工作。然而，控制电路300和输出驱动器400的操作被修改为提供一个流水线突发读取操作。在一些实施例中，其它块也被修改为提供流水线突发读取操作特性。下面将具体说明被本发明的各个实施例影响的特定的块，同时说明也对作为完整理解本发明所必须的不受影响的块进行说明。希望本领域的技术人员熟悉例如闪速存储单元、块、列和行解码器、读出放大器等的一般操作，并且对于这些元件的具体操作的理解不是本发明的关键。

现在将参考图5的时序图来说明对于闪速存储装置200-1的流水线突发读取操作。

当CE#为低电平时，控制电路300在从低到高的WE#转变上将在I/O端口存在的值锁存到全局缓冲器280中。这样，在写脉冲1的后沿，值00h(这里h表示十六进制概念)被锁存到全局缓冲器280中。而且，因为当该数据被锁存时CLE被断言处于高电平，该数据被解释为命令并从全局缓冲器280被传送到命令寄存器290中。

在写脉冲2、3、4、5和6的后沿，CE#处于低电平而ALE处于高电平，这指示在I/O总线上传送的数据是地址数据。根据该示例性装置的地址惯例，对于写脉冲2和3分别接收两个周期的列地址描述符CA1和CA2，以及对于写脉冲4、5和6分别接收三个周期的行地址描述符RA1、RA2和RA3。基于被断言为高电平的ALE，这些描述符被恰当地解释为地址描述符并被从全局缓冲器280传送到地址缓冲器和锁存器220。基于I/O总线宽度、存储器阵列行、列、和页面尺寸等，这些地址格式惯例可以随装置的不同而互不相同。

一旦地址描述符已经被载入到地址缓冲器和锁存器220中，就可以执行数据操作。在图5中，写使能脉冲7用来和CLE的第二断言共同将读取命令30h传送到命令寄存器290中。响应该读取命令，存储装置200-1将R/B#下拉到低电平以表示它是忙碌的，并继而使用提供的行地址RA和列地址CA启动从闪速存储器阵列210中的页读取。将所请求的页传送到I/O缓冲器和锁存器260，且将I/O缓冲器和锁存器260中的字指针设置为指向第一请求地址。此时，所请求的数据被准备好传送到存储控制器中。因而，R/B#被允许恢复至高值。

在存储控制器检测到R/B#处于高电平之后的某一时间，它用第n个读取使能脉冲来脉冲控制(pulse)RE#，而保持CE#低电平。控制电路300将读取使能脉冲n的下降沿解释为将在I/O缓冲器和锁存器260中的当前指示的数据字(Dout N，出现在内部数据输出总线)驱动到I/O总线上的请求。控制电路通过向输出驱动器400断言流水线输出使能信号POE而进行响应。输出驱动器400通过将Dout N值从数据输出总线上驱动到I/O总线上而进行响应，并且在RE#的断言n之后tREA秒出现数据出现。在该实例中，tREA被显示为比tRP大，但是这不是严格必要的，因为在RE#的断言n之后的至少tRC秒内不会读取数据。然而参数tREA必须比tRC小以确保合适的操作。

在脉冲控制RE#低电平至少tRP秒，且继而保持RE#高电平至少tREH秒之后，只要从读取使能脉冲n的下降沿开始过去了至少tRC秒，存储控制器可以再次驱动RE#到低电平。存储控制器初始化读取使能脉冲n+1，同时从I/O总线上锁存数据Dout N。

控制电路300检测读取使能脉冲n+1的下降沿，并发送信号通知I/O缓冲器和锁存器260以将它的内部指针增大到Dout N+1和将Dout N+1置于数据输出总线上。内部流水线输出使能信号在该操作期间持续被断言，以便于输出驱动器400在不曾进入过高阻抗状态就转变至驱动Dout N+1。

假定读取使能脉冲n+1已经符合上面对于有效读取使能脉冲n而描述的条件，存储控制器可以将新的读取使能脉冲n+2驱动到存储设备上。存储控制器可以在启动读取使能脉冲n+2期间从I/O总线上锁存数据Dout N+1。

流水线突发读取操作可以以这种方式继续直到存储控制器已经接收到它需要的最后的数据值(Dout M或Dout M+1中的一个)。后续的描述图解说明了用于结束流水线突发读取操作的至少一种方法。

几乎在与第m+1个读取使能脉冲的下降沿的同时，存储控制器从I/O总线锁存Dout M。存储装置将第m+1个读取使能脉冲解释为一个使其将DoutM+1驱动到I/O总线上的请求。这样，存储装置将Dout M+1驱动到I/O总线上并等待即将到来的第m+2个读取使能脉冲。

存储控制器可以选择忽略Dout M+1，或者如果能够不开始第m+2个读取使能脉冲而在数据有效周期期间做到的话，锁存Dout M+1。同时，控制电路300已经检测第m+1个读取使能脉冲的上升沿，并标记时间的经过。一旦时间周期tREHS过去了而没有检测到第m+2个读取使能脉冲的下降沿，控制电路300就去断言POE，这促使输出驱动器400输入高阻抗。存储控制器仅需要将RE#保持高电平tREHS秒以确保存储装置已经释放了I/O总线，然后存储控制器可以开始新的命令。

图6图解了控制电路300中的部分电路，其在本发明的一些实施例中被用于产生POE输出使能信号到输出驱动器400。为此，控制电路300包括nRE缓冲器310，以基于CE#和RE#产生一内部读取使能信号IRE；判断电路320，其接收IRE作为输入；2:1多路复用器330，其基于多路复用选择信号EDO_EN选择IRE和判断电路320的输出中的一个；以及Dout(数据输出)控制电路340，其基于，或者部分基于多路复用器330的输出来创建输出使能信号POE。将依次说明这些方框的每一个的功能。

图7示出了nRE缓冲器310的一个实施例，包括双输入NOR门G1和反相器I1。分别将外部信号CE#和RE#耦合到NOR门G1的双输入上。NOR门G1的输出被提供给反相器I1的输入，且反相器I1的输出被提供作为内部读取使能信号IRE。

在操作中，无论何时CE#和RE#两者被断言为低电平，则IRE被断言为低电平。假定CE#在一段RE#脉冲的持续期间由存储控制器保持为低电平，则IRE将反映(mirror)RE#。

图8示出了判断电路320的一个实施例，包括延迟元件322以及双输入NAND门G2。内部读取使能信号IRE被提供作为延迟元件322的一个输入以及NAND门G2的一个输入。显示为信号“B”的延迟元件322的输出被提供作为NAND门G2的第二个输入。NAND门G2产生信号DOUT_FLAG。

在操作中，只要IRE和B中的至少一个处于低电平，DOUT_FLAG保持断言的高电平。假设IRE保持高电平时间已经比延迟周期要长，则该电路通过驱动DOUT_FLAG处于高电平而响应降低的IRE。假设元件322的延迟比在IRE上的低电平脉冲要短，则在IRE返回至高电平之前，信号B将降到低电平，这样保持DOUT_FLAG处于高电平。如果在信号B跟随IRE到高电平之前IRE重新产生低电平脉冲，则DOUT_FLAG保持高电平。在这些条件下，只要IRE继续切换(toggle)，DOUT_FLAG将无限期地处于高电平，且如果信号IRE恢复高电平并处于高电平的时间长于元件322的延迟周期，则将仅仅返回到低值。

判断电路322的其他实施例是可能的。就功能而言，判断电路应当在接收第一读取使能脉冲时使能数据输出，并且只要读取使能信号在周期tREHS内继续切换至少一次，就继续使能数据输出。当观察到一个完整的周期tREHS而没有出现新的读取使能信号时，判断电路将其状态改变到低电平。周期tREHS的长度是一个设定参数，其可以被设置为在期望的读取循环次数的范围内提供正确的操作。

图9图解说明了多路复用器330的一个实施例，包括反相器I2和I3以及传输门TG1和TG2。I2使输入信号IRE反相，并提供反相的信号至传输门TG1的输入。将输入信号DOUT_FLAG提供给传输门TG2的输入。传输门TG1和TG2的输出在输出A处结合在一起。

I3对控制信号EDO_EN进行反向。EDO_EN和反相器I3的输出被提供给TG1的控制门，以便当EDO_EN处于低电平时，TG1将它的输入传送给输出A。EDO_EN和反相器I3的输出以互补的方式提供给TG2的控制门，以便当EDO_EN处于高电平时，TG2将它的输入传送给输出A。因而，EDO_EN选择IRE(反相的)或DOUT_FLAG中任何一个作为输出A。

EDO_EN可以被方便地使用以在两个突发读取操作模式之间切换。当EDO_EN处于低电平时，执行类似于现有技术的突发读取操作。当EDO_EN处于高电平时，执行流水线突发读取操作。

若干方法可以被用于控制EDO_EN。在一种简单的方式中，专用外部存储装置管脚可以被连接到V_CC或者V_SS上，或者被连接到可切换的输入上。然而，最好是EDO_EN可以被存储控制器使用现有的信号线进行控制。在一种方式中，如图10所示，命令寄存器290包含命令解码器292、EDO_EN模式寄存器294、加电检测器296。加电检测器在加电期间产生一个POR信号。POR信号将EDO_EN模式寄存器294设置为逻辑低状态(或者，如果在特殊应用中希望的话，逻辑高状态)，以便该装置处于断言的突发读取状态。其后，如果命令解码器292接收指示存储控制器希望使用第一突发读取操作类型的命令信号CMD，则命令解码器292将EDO_EN模式寄存器294设置为逻辑低状态。而且，如果命令解码器292接收指示存储控制器希望使用第二突发读取操作类型的命令信号CMD，命令解码器292将EDO_EN模式寄存器294设置为逻辑高状态。该命令信号CMD可以是专用的模式设置命令。可选择地，有两种不同的读取命令类型可以使用；当存储控制器发出第一读取命令类型时，EDO_EN模式寄存器被设置为逻辑低状态，且当存储控制器发出第二读取命令类型时，EDO_EN模式寄存器294被设置为逻辑高状态。

图11图解说明了图6所示的Dout控制电路340的一个实施例。在该简单的实施例中，Dout控制电路340由两个串行反相器I4和I5组成，其仅仅缓冲来自多路复用器330的输出A，以提供输出使能信号POE。这样，当多路复用器330选择反相的IRE时，当CE#和RE#均处于低电平时，输出使能POE处于高电平，否则为低电平。根据图2，输出驱动器被控制为当RE#处于低电平(且选择该芯片)时，具有DATA状态，否则具有高阻抗状态。在多路复用器330选择DOUT_FLAG时，当CE#和RE#两者均处于高电平，输出使能POE转变到高电平，并将输出驱动器置于DATA状态。只要RE#在时间tREHS中切换，POE就保持高电平状态。POE在RE#的最后的正转变之后，继续保持高电平状态tREHS秒，并继而恢复到低电平状态(将输出驱动器置于高阻抗状态)。

图12图示了输出驱动器400的一个比特路线i的一种可能的实现，其它比特的路线以相似的方式实现。比特路线i输出驱动器包括双输入NAND门G3、反相器I6、双输入NOR门G4、p沟道驱动晶体管M2以及n沟道驱动晶体管M3。来自I/O缓冲器和锁存器260的数据输出比特路线值Douti被提供给门G3和G4的一个输入。来自控制电路300的输出使能POE被提供给NAND门G3的另一输入，且被提供给反相器I6的输入。反相器I6的输出被提供作为NOR门G4的第二输入。

NAND门G3的输出驱动p沟道驱动晶体管M2的栅极，且NOR门G4的输出驱动n沟道驱动晶体管M3的栅极。p沟道驱动晶体管M2使得它的源极连接到V_CC，且它的漏极连接到输入/输出总线I/Oi上。n沟道驱动晶体管M3使得它的源极连接到V_SS，且它的漏极连接到输入/输出总线I/Oi上。从而，当M2导通时，I/Oi被拉至高电平，当M3导通时，I/O被拉至低电平，且当M2和M3均截止时输出驱动器处于高阻抗状态。

输出驱动器电路如下操作。当POE处于低电平时，无论Douti的状态如何，NAND门G3均有一个高电平的输出，这样p沟道驱动晶体管M2截止。同样，当POE处于低电平时，无论Douti的状态如何，NOR门G4均有一个低电平的输出，且这样n沟道驱动晶体管M3同样截止，并且输出驱动器处于高阻抗状态。

当POE处于高电平时，驱动器输出由Douti确定。这样当Douti也处于高电平时，NAND门G3产生一个低电平输出，使得驱动晶体管M2将I/Oi拉至高电平。当Douti处于低电平时，NOR门G4产生一个高电平输出，使得驱动晶体管M3将I/Oi拉至低电平。如同POE可以根据流水线或非流水线突发模式中的任何一个而被控制，输出驱动器400也可以支持两种模式。

许多上述的功能块可以结合其它功能。例如，除了多路复用器330的输出A，图6中所示的Dout控制340可以使用其它的状态信息来控制POE。图13图解了这样的一个实施例，其包括三输入OR门G5、三输入NOR门G6、两个双输入NAND门G7和G8、以及两个反相器I7和I8。

在图13中，POE被禁止直到输出数据就绪。在一个从闪速存储器阵列210的普通读取中，读取控制电路450通过断言信号SENSE_END来指示数据是可用的。而且，存储控制器可以发出70h命令以请求状态信息，例如使得最新的程序或擦除功能正常完成。由于并非必须从存储器阵列中读取这一数据，命令寄存器290可以断言一70h标志以指示已经准备好将状态信息驱动至I/O总线。存储控制器也可以发出90h命以请求诸如制造商代码、装置代码、芯片编号、单元类型、页面大小和备件大小以及数据组成等装置ID信息。由于该数据并不一定要从存储器阵列中读取，命令寄存器290可以断言一90h标志以指示已经准备好将状态信息驱动至I/O总线。

OR门G5对70h标志、90h标志，及SENSE_END信号进行或运算。具有串联的反相器I8的NAND门G8对OR门G5的输出和有可能是POE信号的信号进行与运算，以产生除非70h标志、90h标志及SENSE_END信号之一被断言否则不能被断言的POE信号。因而，如果存储控制器在数据没有准备好被传输的时候请求读取操作，那么输出驱动器就保持在高阻抗状态上。

图13的Dout控制340也包括当存储控制器尝试将数据驱动至I/O总线上时禁止POE的电路。NOR门G6对内部地址锁存使能信号IALE、内部命令锁存使能信号ICLE、以及内部写使能信号IWE进行或运算，并将其输出提供给具有串联的反相器I7的NAND门G7的一个输入。多路复用器330输出信号A被提供给NAND门G7的另一个输入。因而，当存储控制器尝试将数据驱动至I/O总线时POE是禁止的。

上面的实施例仅仅是范例性的。这里没有描述的其它闪速存储器的特征也可以被结合到上述实施例中。不是所有的上面示出的特征都需要存在于每个实施例中。例如，当闪速存储装置不需要支持非流水线突发读取操作时，多路复用器330和与之相关的电路在是不需要的。所示电路功能的特定划分也是一种方法的示意，而其它结构安排也是可能的。

对于这里所描述的范例组件存在许多可选的实现。这样的局部调整和实现细节是包含在本发明的实施例中，并且通常落在权利要求的范围内。

前述的实施例是示例性的。虽然说明书可能在一些地方提及“一”、“一个”、“另一个”或者“一些”实施例，但这不一定意味着每个这样的引用是对于同样的实施例，或者特征仅应用到单个实施例中。

Claims (27)

1.一种闪速存储装置，包括：

输出缓冲器，响应读取使能信号的断言而提供数据输出信号；

判断电路，响应读取使能信号的断言而断言输出标志信号，该判断电路在读取使能信号保持去断言至少一段保持时间时，去断言输出标志信号；以及

耦合到数据输出信号和输出使能信号的三态输出驱动器，当断言输出使能信号时，该驱动器将数据输出信号驱动到输出节点上，否则该驱动器在输出节点上呈现高阻抗，

其中所述输出使能信号以至少一种读取模式响应输出标志信号。

2.如权利要求1所述的闪速存储装置，进一步包括：

多路复用器，具有可基于读取模式输入信号从第一和第二信号输入进行选择的多路复用器输出，该第一信号输入耦合到输出标志信号，该第二输入耦合到读取使能信号，其中输出使能信号响应多路复用器的输出。

3.如权利要求2所述的闪速存储装置，进一步包括：

第一传输门，具有连接到第一信号输入的输入、连接到多路复用器输出的输出、以及当读取模式输入信号在第一逻辑状态时进行连接以便接通第一传输门的控制门；以及

第二传输门，具有连接到第二信号输入的输入、连接到多路复用器输出的输出、以及当读取模式输入信号在第二逻辑状态时进行连接以便接通第二传输门的控制门。

4.如权利要求2所述的闪速存储装置，进一步包括一可编程模式寄存器以产生读取模式输入信号。

5.如权利要求4所述的闪速存储装置，其中所述可编程模式寄存器可以响应在操作期间由该装置接收的模式寄存器命令来编程，该可编程模式寄存器具有复位逻辑，以便当装置被加电时设置该寄存器的状态。

6.如权利要求2所述的闪速存储装置，进一步包括一数据输出控制电路，以接收多路复用器的输出并产生输出使能信号。

7.如权利要求6所述的闪速存储装置，具有执行寄存器读取操作和数据阵列读取操作的能力，其中当请求寄存器读取时和当请求阵列读取并且阵列数据已经准备好作为数据输出信号被输出时，数据输出控制电路均允许该输出使能信号响应多路复用器的输出。

8.如权利要求1所述的闪速存储装置，进一步包括读取使能缓冲器，以便当外部芯片使能信号和外部读取使能信号均被断言时，断言读取使能信号。

9.一种闪速存储装置，包括：

输出缓冲器，响应读取使能信号的断言而提供数据输出信号；

可编程模式电路，产生能够指示至少两种读取模式的读取模式输入信号，所述两种读取模式包括流水线读取模式和非流水线读取模式；

控制电路，基于读取模式输入信号和读取使能信号产生输出使能信号，其中在非流水线读取模式中，响应读取使能信号的去断言而触发输出使能信号的去断言，且其中在流水线读取模式中，通过输出使能信号保持断言一段保持时间而触发输出使能信号的去断言；以及

耦合到数据输出信号和输出使能信号的三态输出驱动器，当输出使能信号被断言时，该驱动器将数据输出信号驱动至输出节点，否则该驱动器在输出节点上呈现高阻抗。

10.如权利要求9所述的闪速存储装置，其中可编程模式电路可通过在操作期间由闪速存储装置接收的模式寄存器设置命令而进行编程。

11.如权利要求9所述的闪速存储装置，其中可编程模式电路在闪速存储装置被加电时默认产生指示非流水线读取模式的读取模式输入信号。

12.如权利要求9所述的闪速存储装置，其中可编程模式电路在闪速存储装置被加电时默认产生指示流水线读取模式的读取模式输入信号。

13.一种存储系统，包括：

存储控制器，具有向装置断言以使得该装置将读取数据传输给存储控制器的读取使能输出；

多路复用的存储器总线，用于传输地址、命令，并从存储控制器中读取数据以及将读取数据传输给存储控制器；以及

闪速存储装置，其连接到多路复用的存储器总线和读取使能输出信号，该闪速存储装置具有流水线突发读取模式，其中

闪速存储装置将读取数据n传输到存储控制器，直到接收第n+1个

读取使能输出断言之后的设定时间为止，在该时间闪速存储器开始将读取数据n+1传输到存储控制器，并且

当在第n个读取使能输出的去断言之后的保持时间内没有接收到读取使能信号的第n+1个断言时，闪速存储装置停止将读取数据n传输到存储控制器，并且释放多路复用的存储器总线。

14.如权利要求13所述的存储系统，其中所述闪速存储装置包含具有NAND存储节点阵列结构的存储器阵列。

15.如权利要求13所述的存储系统，其中所述闪速存储装置还有非流水线突发读取模式，其中闪速存储装置有能力在流水线或者非流水线突发读取模式中的任何一个模式中操作。

16.如权利要求15所述的存储系统，其中存储控制器有能力传输命令到闪速存储装置中以选择流水线或者非流水线突发读取模式中的任何一个。

17.如权利要求15所述的存储系统，其中闪速存储装置在被加电时默认到非流水线突发读取模式。

18.如权利要求15所述的存储系统，其中闪速存储装置在被加电时默认到流水线突发读取模式。

19.一种闪速存储装置操作方法，包括：

响应第一读取使能断言，在闪速存储装置的输出处驱动请求的数据字

直到第二读取使能断言使得该装置将下一个请求的数据字驱动到闪速存储装置的输出，或者

直到在第一读取使能断言的去断言之后的一段保持时间，在这一时间闪速存储装置输出被置于高阻抗状态。

20.如权利要求19所述的方法，其中在第一读取模式中存在所要求的对于第一读取使能断言的响应，该装置具有第二读取模式，包括：

响应第一读取使能断言，在闪速存储装置的输出驱动请求的数据字，直到第一读取使能被去断言。

21.如权利要求20所述的方法，进一步包括响应模式寄存器设置命令而选择第一或第二读取模式。

22.如权利要求20所述的方法，进一步包括当加电时选择第二读取模式作为默认模式。

23.一种用于操作存储系统的方法，该系统包括闪速存储装置、存储控制器，以及连接闪速存储装置和存储控制器的总线，所述方法包括：

存储控制器向闪速存储装置第n次断言读取使能信号；

存储控制器第n次去断言该读取使能信号；

存储装置响应读取使能信号断言n，将读取数据n置于总线上；

存储控制器向闪速存储装置第n+1次断言读取使能信号，且将读取数据n从总线上读出；

存储控制器第n+1次去断言读取使能信号；

存储装置响应读取使能信号断言n+1，在总线上放置读取数据n+1取代读取数据n；

存储控制器将读取数据n+1从总线上读出；且

存储装置从总线上移除读取数据n+1，并在接收到读取使能信号去断言n+1之后的一段保持时间将装置的总线连接置于高阻抗状态。

24.如权利要求23所述的方法，进一步包括在普通突发读取操作中对于第n个和第n+1个断言和去断言安排的附加读取使能信号断言和去断言。

25.如权利要求23所述的方法，进一步包括：

在先于第n个读取使能信号断言的某个时间，在存储控制器上启动命令以请求流水线读取操作模式；且

响应该命令，配置存储装置根据权利要求20进行操作。

26.一种非易失性存储装置，包括：

三态输出驱动器；

用于选择流水线和非流水线突发读取操作模式中的一种的装置；以及

控制装置，用于响应所选定的突发读取操作模式控制三态输出驱动器的操作。

27.如权利要求26所述的非易失性存储装置，其中选择装置包括可通过从外部设备发出的命令进行设置的寄存器。

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