KR100609617B1 - 동작 주파수에 따라 모드가 전환되는 데이터 출력버퍼 및이를 포함하는 반도체 메모리 장치 - Google Patents

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Abstract

동작 주파수에 따라 모드가 전환되는 데이터 출력버퍼 및 이를 포함하는 반도체 메모리 장치가 게시된다. 본 발명의 데이터 출력버퍼는 지연제어부 및 버퍼부를 가진다. 지연제어부는 버퍼 인에이블 신호를 발생한다. 이 경우, 기준제어신호의 주기가 기준주기 이하일 때는, 버퍼 인에이블 신호는 활성화 상태를 지속적으로 유지한다. 그리고, 버퍼부는 버퍼입력선의 데이터를 버퍼출력선으로 제공하되, 버퍼 인에이블 신호의 비활성화에 응답하여, 버퍼출력선으로의 데이터의 제공이 차단된다. 그러므로, 본 발명의 데이터 출력버퍼에서는, 기존기술의 모드선택신호가 별도로 제공되지 않더라도, 주기에 따라서, 동작 모드가 변환된다. 또한, 본 발명의 데이터 출력버퍼를 포함하는 반도체 메모리 장치는, 현저히 간단한 구성으로 구현될 수 있다.
데이터, 출려버퍼, 메모리, 주파수, 주기, 모드전환, EDO

Description

동작 주파수에 따라 모드가 전환되는 데이터 출력버퍼 및 이를 포함하는 반도체 메모리 장치{DATA OUTPUT BUFFER WITH MODE CHANGEABLE BY OPERATION FREQUENCY AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 노말출력모드에서의 데이터 출력을 나타내는 타이밍도이다.
도 2는 일반적인 EDO 모드에서의 데이터 출력을 나타내는 타이밍도이다.
도 3은 기존의 데이터 출력버퍼를 나타내는 블락도이다.
도 4는 본 발명의 일실시예에 따른 데이터 출력버퍼를 나타내는 도면이다.
도 5는 도 4의 지연제어부를 구체적으로 나타내는 회로도이다.
도 6은 도 5의 지연제어부에서의 주요신호의 타이밍도이다.
도 7은 도 1의 데이터 출력버퍼에서의 데이터의 출력과정을 설명하기 위한 타이밍도이다.
도 8은 도 1의 데이터 출력버퍼가 적용되는 반도체 메모리 장치를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
RCON:기준제어신호 XIS: 입력보조신호
XOS: 출력보조신호 XPRE: 예비신호
BEN: 버퍼 인에이블 신호
110: 일방향 지연수단 130: 논리연산수단
111: 일방향 지연소자 113: 래치소자
IDIO: 버퍼입력선 EDIO: 버퍼출력선
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터 출력버퍼 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
데이터 출력버퍼는 칩 내부의 데이터를 칩 외부로 출력하는 회로로서, 통상적으로 그 출력단만을 한정하여 데이터 출력드라이버(data output driver)로 불리우기도 한다. 반도체 메모리 장치가 고속 동작화되어 감에 따라, 데이터 출력버퍼도 그에 대응하는 동작모드로 구동된다.
일반적으로, 반도체 메모리 장치의 데이터 출력모드는 크게 노말출력모드와 이디오(EDO:Extended Data Out) 모드로 분류될 수 있다. 노말출력모드는, 도 1에 도시되는 바와 같이, 기준제어신호(RCON)에 응답하여 데이터를 칩 내부의 버퍼입력 선(IDIO)에서 칩 외부의 버퍼출력선(EDIO)로 출력하는 동작모드이다. 노말출력모드에서는, 기준제어신호(RCON)의 선행단부(leading edge)에 응답하여, 칩 내부에서 칩 외부로의 데이터의 제공이 시작된다. 그리고, 기준제어신호(RCON)의 후행단부(lagging edge)에 응답하여, 칩 내부에서 칩 외부로의 데이터의 제공이 차단된다. 그러므로, 노말출력모드에서는, 칩 외부로의 데이터의 제공이 차단되는 동안에, 칩 외부의 버퍼출력선(EDIO)이 프리차아지되거나, 다른 용도로 이용될 수 있다는 잇점이 존재한다. 그리고, 이러한 노말출력모드는, 반도체 메모리 장치의 동작주기가 비교적 긴 경우(즉, 저주파 동작모드인 경우)에, 유용하게 이용될 수 있다.
반면에, EDO 모드는, 도 2에 도시되는 바와 같이, 기준제어신호(RCON)에 관계없이, 칩 내부 버퍼입력선(IDIO)의 데이터를 칩 외부의 버퍼출력선(EDIO)으로 제공하는 동작모드이다. 즉, EDO 모드에서는, 칩 내부 버퍼입력선(IDIO)의 데이터가 수신되는 즉시, 칩 외부의 버퍼출력선(EDIO)으로 제공된다. 이러한 EDO 모드는, 반도체 메모리 장치의 동작주기가 비교적 짧은 경우(즉, 고주파 동작모드인 경우)에, 유용하게 이용될 수 있다.
도 3은 기존의 데이터 출력버퍼를 나타내는 블락도이다. 도 3의 데이터 출력버퍼에서는, 별도로 제공되는 모드선택신호(MSEL)에 의하여 동작 모드가 결정된다. 따라서, 기존의 데이터 출력버퍼는 모드선택신호(MSEL)를 수신하기 위한 구성 및 이에 따른 모드전환이 요구되므로, 회로의 구성이 복잡하다는 문제점을 지닌다. 또한, 도 3과 같은 기존의 데이터 출력버퍼를 내장하는 반도체 메모리 장치에서는, 상기 모드선택신호(MSEL)를 생성하기 위한 별도의 회로 구성이 필요하게 된다.
따라서, 본 발명의 목적은 별도의 모드선택신호가 제공되지 않더라도, 동작모드가 제어될 수 있는 데이터 출력버퍼 및 이를 포함하는 반도체 메모리 장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 수신되는 버퍼입력선의 데이터를 버퍼출력선으로 제공하는 데이터 출력버퍼에 관한 것이다. 본 발명의 데이터 출력버퍼는, 수신되는 기준제어신호를 대응하는 버퍼 인에이블 신호를 발생하는 지연제어부로서, 상기 기준제어신호의 주기가 기준주기 이하일 때는, 상기 버퍼 인에이블 신호는 활성화 상태를 지속적으로 유지하는 상기 지연제어부; 및 상기 버퍼입력선의 데이터를 상기 버퍼출력선으로 제공하되, 상기 버퍼 인에이블 신호의 비활성화에 응답하여, 상기 버퍼출력선으로의 데이터의 제공이 차단되는 버퍼부를 구비한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 행과 열로 이루어지는 매트릭스 구조상에 배열되는 복수개의 메모리셀들을 포함하는 메모리 어레이; 소정의 로우 어드레스를 디코딩하여, 상기 메모리 어레이의 행을 선택하는 X-디코더; 소정의 칼럼 어드레스를 디코딩하여, 궁극적으로 상기 메모리 어레이의 열을 선택하는 Y-디코더; 및 상기 X-디코더 및 상기 Y-디코더에 의하여 특정되는 상기 메모리셀로부터 독출되는 버퍼입력선의 데이터를 제어하여, 버퍼출력선으로 제공하는 데이터 출력버퍼로서, 소정의 기준제어신호에 응답하여, 상기 버퍼입력선에서 상기 버퍼출력선으로의 데이터의 제공이 차단되되, 상기 기준제어신호의 주기가 기준주기 이하일 때는, 상기 데이터의 제공의 차단이 배제되는 상기 데이터 출력버퍼를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 4는 본 발명의 일실시예에 따른 데이터 출력버퍼(10)를 나타내는 도면이다. 본 발명의 데이터 출력버퍼(10)는 칩 내부의 버퍼입력선(IDIO)의 데이터를 제어하여, 칩 외부의 버퍼출력선(EDIO)의 데이터로 제공한다.
도 4를 참조하면, 본 발명의 데이터 출력버퍼(10)는 지연제어부(100) 및 버퍼부(200)를 구비한다. 지연제어부(100)는 수신되는 기준제어신호(RCON)를 대응하는 버퍼 인에이블 신호(BEN)를 발생한다. 여기서, 상기 기준제어신호(RCON)의 주기가 소정의 기준주기 이하일 때는, 상기 버퍼 인에이블 신호(BEN)는 활성화 상태(본 실시예에서는, 논리 "H" 상태)를 지속적으로 유지한다.
바람직하기로는, 버퍼 인에이블 신호(BEN)는 기준제어신호(RCON)의 선행단부(leading edge)에 응답하여 활성화된다. 그리고, 버퍼 인에이블 신호(BEN)는 기준제어신호(RCON)의 후행단부(lagging edge)에 지연 응답하여 비활성화된다. 하지만, 기준제어신호(RCON)의 주기가 기준주기 이하일 때는, 버퍼인에이블 신호(BEN)의 비활성화가 차단된다.
도 5는 도 4의 지연제어부(100)를 구체적으로 나타내는 회로도이다. 도 5를 참조하면, 상기 지연제어부(100)는 구체적으로 일방향 지연수단(110) 및 논리연산수단(130)를 구비한다.
상기 일방향 지연수단(110)은 상기 기준제어신호(RCON)에 연동되는 입력보조신호(XIS)의 선행단부(leading edge)에 응답하는 출력보조신호(XOS)를 발생한다. 그리고, 상기 출력보조신호(XOS)의 후행단부(lagging edge)는 상기 입력보조신호의 후행단부(lagging edge)에 지연하여 응답한다.
본 실시예에서, 상기 입력보조신호(XIS)는 상기 기준제어신호(RCON)의 반전신호이다. 그러므로, 입력보조신호(XIS)의 선행단부(leading edge)는 하강단부(falling edge)로서, 기준제어신호(RCON)의 선행단부(본 실시예에서는, 상승단부(rising edge))에 응답하여, 발생된다.
상기 일방향 지연수단(110)은 보다 구체적으로 일방향 지연소자(111) 및 래치소자(113)를 구비한다. 일방향 지연소자(111)는 입력보조신호(XIS)의 선행단부에 응답하는 예비신호(XPRE)를 발생한다. 이때, 예비신호(XPRE)의 후행단부는 입력보조신호(XIS)의 후행단부에 지연하여 응답한다. 그리고, 래치소자(113)는 예비신호 (XPRE)를 래치하여, 궁극적으로 상기 출력보조신호(XOS)로 생성한다.
한편, 상기 논리연산수단(130)은 상기 입력보조신호(XIS)와 상기 출력보조신호(XOS)를 논리곱하여, 궁극적으로 상기 버퍼인에이블 신호(BEN)를 생성한다. 본 실시예에서, 상기 논리연산수단(130)은 낸드게이트(NAND gate)로 구현된다.
도 6은 도 5의 지연제어부(100)에서의 주요신호의 타이밍도로서, 상기 기준제어신호(RCON)의 주기가 소정의 기준주기 이하일 때, 상기 버퍼 인에이블 신호(BEN)의 비활성화가 차단되는 것을 보여준다. 도 6에서, 구간 T1은 상기 기준제어신호(RCON)의 주기가 소정의 기준주기보다 긴 경우이며, 구간 T2는 상기 기준제어신호(RCON)의 주기가 소정의 기준주기 이하인 경우이다.
도 5 및 도 6을 참조하여, 상기 지연제어부(100)의 작용 및 효과가 기술된다. 먼저, T1 구간에서의 동작을 살펴보면, 입력보조신호(XIS)는 기준제어신호(RCON)의 반전으로부터 발생된다. 그리고, 상기 예비신호(XPRE)의 "H"로의 천이는, 입력보조신호(XIS)의 "L"로의 천이(궁극적으로는, 상기 기준제어신호(RCON)의 선행단부)에 응답하여, 발생한다. 상기 예비신호(XPRE)의 "L"로의 천이는, 입력보조신호(XIS)의 "H"로의 천이(궁극적으로는, 상기 기준제어신호(RCON)의 후행단부)에 응답하여 발생된다. 이때, 소정의 지연시간이 발생된다. 그리고, 상기 출력보조신호(XOS)는 상기 예비신호(XPRE)의 반전 신호이다.
결과적으로, T1 구간에서 상기 버퍼 인에이블 신호(BEN)는, 상기 기준제어신호(RCON)의 "H"로의 천이에 응답하여 "H"로 활성화되며, 상기 기준제어신호(RCON)의 "L"로의 천이에 지연 응답하여 "L"로 비활성화된다. 그러므로, T1 구간의 경우 에는, 상기 버퍼 인에이블 신호(BEN)가 비활성화되는 영역(t11)이 발생된다.
반면에, T2 구간에서의 동작을 살펴보면, 상기 예비신호(XPRE)가 상기 입력보조신호(XIS)에 응답하여 "L"로의 천이가 발생되기 이전에, 다시 상기 입력보조신호(XIS)가 "H"로 천이한다. 그러므로, 상기 예비신호(XPRE)의 "L"로의 천이는 발생되기되지 않는다. 결과적으로, 상기 버퍼 인에이블 신호(BEN)의 "L"로의 천이도 발생되지 않으며, 상기 버퍼 인에이블 신호(BEN)는 지속적으로 논리 "H"의 활성화 상태를 유지한다.
다시 도 1을 참조하면, 상기 버퍼부(200)는, 상기 버퍼 인에이블 신호(BEN)가 "H"로 활성화된 상태에서, 상기 버퍼입력선(IDIO)의 데이터를 상기 버퍼출력선(EDIO)으로 제공한다. 그리고, 상기 버퍼 인에이블 신호(BEN)의 "L"로의 비활성화에 응답하여, 상기 버퍼출력선(EDIO)으로의 데이터의 제공이 차단된다.
바람직하기로는, 상기 버퍼부(200)는 상기 버퍼 인에이블 신호(BEN)와 상기 버퍼입력선(IDIO)의 데이터의 논리곱 연산에 따른 데이터를, 궁극적으로 상기 버퍼출력선(EDIO)으로 제공한다. 더욱 바람직하기로는, 상기 버퍼부(200)는 상기 버퍼 인에이블 신호(BEN)와 상기 버퍼입력선(IDIO)의 데이터의 논리곱하여, 상기 버퍼출력선(EDIO)으로 제공하는 앤드 게이트(AND gate)이다.
도 7은 도 1의 데이터 출력버퍼(10)에서의 데이터의 출력과정을 설명하기 위한 타이밍도이다. 전술한 바와 같이, 상기 기준제어신호(RCON)의 주기가 소정의 기준주기보다 긴 T1' 구간의 경우에는, 버퍼 인에이블 신호(BEN)가 "L"로 비활성화되는 영역이 발생된다.
그러므로, 상기 T1' 구간에서는, 기준제어신호(RCON)의 선행단부에 응답하여, 칩 내부에서 칩 외부로의 데이터의 제공이 시작된다. 그리고, 기준제어신호(RCON)의 후행단부에 응답하여, 칩 내부에서 칩 외부로의 데이터의 제공이 차단된다. 즉, 본 발명의 데이터 출력버퍼(10)는, 상기 T1' 구간에서는, 기준제어신호(RCON)에 응답하여 데이터를 칩 내부의 버퍼입력선(IDIO)에서 칩 외부의 버퍼출력선(EDIO)로 출력하는 소위 '노말출력모드'로 동작한다. 상기 T1 구간에서는, 칩 외부로의 데이터의 제공이 차단되는 동안(t11')에, 칩 외부의 버퍼출력선(EDIO)이 프리차아지되거나, 다른 용도로 이용될 수 있다.
반면에, 상기 기준제어신호(RCON)의 주기가 소정의 기준주기 이하인 T2 구간의 경우에는, 버퍼 인에이블 신호(BEN)는 "H"의 활성화 상태를 지속적으로 유지한다. 그러므로, 본 발명의 데이터 출력버퍼(10)는, 상기 T2 구간에서는, 기준제어신호(RCON)에 관계없이, 칩 내부 버퍼입력선(IDIO)의 데이터가 수신되는 즉시, 칩 외부의 버퍼출력선(EDIO)으로 제공되는 'EDO 모드'로 동작한다.
본 발명의 데이터 출력버퍼(10)에서는, 기존기술의 모드선택신호가 별도로 제공되지 않더라도, 주기(다시 말하면, 주파수)에 따라서, 동작 모드가 변환된다. 즉, 본 발명의 데이터 출력버퍼는, 동작 주기가 긴 경우(즉, 저주파로 동작하는 경우)에는, '노말출력모드'로 구동되며, 동작 주기가 짧은 경우(즉, 고주파로 동작하는 경우)에는, 'EDO 모드'로 동작된다. 그러므로, 본 발명의 데이터 출력버퍼는, 기존의 데이터 출력버퍼에 비하여, 현저히 간단한 구성으로 구현될 수 있다.
한편, 본 발명의 데이터 출력버퍼(10)는, 도 8에 도시되는 바와 같은, 반도 체 메모리 장치에 유용하게 적용될 수 있다. 도 8을 참조하면, 본 발명의 반도체 메모리 장치는 도 1의 데이터 출력버퍼(10), 메모리 어레이(20), X-디코더(30) 및 Y-디코더(40)를 구비한다.
메모리 어레이(20)는 행과 열로 이루어지는 매트릭스 구조상에 배열되는 복수개의 메모리셀들을 포함한다. X-디코더(30)는 소정의 로우 어드레스(XADD)를 디코딩하여, 상기 메모리 어레이(20)의 행을 선택한다. Y-디코더(40)는 소정의 칼럼 어드레스(YADD)를 디코딩하여, 궁극적으로 상기 메모리 어레이(20)의 열을 선택한다.
데이터 출력버퍼(10)는 상기 X-디코더(30) 및 상기 Y-디코더(40)에 의하여 특정되는 상기 메모리 어레이(20)의 메모리셀로부터 독출되는 버퍼입력선(IDIO)의 데이터를 제어하여, 버퍼출력선(EDIO)으로 제공한다. 그리고, 상기 데이터 출력버퍼(10)는, 전술한 바와 같이, 소정의 기준제어신호(RCON)에 응답하여, 상기 버퍼입력선(IDIO)에서 상기 버퍼출력선(EDIO)으로의 데이터의 제공이 차단될 수 있으나, 상기 기준제어신호(RCON)의 주기가 기준주기 이하일 때는, 상기 데이터의 제공의 차단이 배제된다.
바람직하기로는, 도 8의 반도체 메모리 장치는, 페이지 버퍼(50)를 더 구비하는 플래쉬 메모리(FLASH memory)이다. 상기 페이지 버퍼(50)는 상기 메모리 어레이(20)로부터 독출되는 데이터를 래치한다. 그리고, 상기 페이지 버퍼(50)에 래치된 데이터는, 상기 Y-디코더(40)로부터 제공되는 열선택신호(YSEL)에 응답하여, 상기 데이터 출력버퍼(50)로 제공된다.
도 8에 도시되는 본 발명의 반도체 메모리 장치는 주파수에 따라 동작모드가 전환되는 데이터 출력버퍼(10)를 내장한다. 그러므로, 본 발명의 반도체 메모리 장치는, 기존기술에서와 같이, EDO 모드와 노말출력모드 중의 어느하나를 모드선택신호를 발생하는 회로들 별도로 내장하지 않더라도 무방하다. 따라서, 본 발명의 반도체 메모리 장치의 구성은 현저히 간단해 질 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 데이터 출력버퍼에서는, 기존기술의 모드선택신호가 별도로 제공되지 않더라도, 주기에 따라서, 동작 모드가 변환된다. 즉, 본 발명의 데이터 출력버퍼는, 동작 주기가 긴 경우에는, '노말출력모드'로 구동되며, 동작 주기가 짧은 경우에는, 'EDO 모드'로 동작된다. 그러므로, 본 발명의 데이터 출력버퍼는, 기존의 데이터 출력버퍼에 비하여, 현저히 간단한 구성으로 구현될 수 있다.
또한, 본 발명의 데이터 출력버퍼를 포함하는 반도체 메모리 장치는, 기존기술에서와 같이, EDO 모드와 노말출력모드 중의 어느하나를 모드선택신호를 발생하 는 회로들 별도로 내장하지 않더라도 무방하다. 따라서, 본 발명의 반도체 메모리 장치도 현저히 간단한 구성으로 구현될 수 있다.

Claims (9)

  1. 수신되는 버퍼입력선의 데이터를 버퍼출력선으로 제공하는 데이터 출력버퍼에 있어서,
    수신되는 기준제어신호를 대응하는 버퍼 인에이블 신호를 발생하는 지연제어부로서, 상기 기준제어신호의 주기가 기준주기 이하일 때는, 상기 버퍼 인에이블 신호는 활성화 상태를 지속적으로 유지하는 상기 지연제어부; 및
    상기 버퍼입력선의 데이터를 상기 버퍼출력선으로 제공하되, 상기 버퍼 인에이블 신호의 비활성화에 응답하여, 상기 버퍼출력선으로의 데이터의 제공이 차단되는 버퍼부를 구비하는 것을 특징으로 하는 데이터 출력버퍼.
  2. 제1 항에 있어서, 상기 버퍼부는
    상기 버퍼 인에이블 신호와 상기 버퍼입력선의 데이터의 논리곱 연산에 따른 데이터를, 궁극적으로 상기 버퍼출력선으로 제공하는 것을 특징으로 하는 데이터 출력버퍼.
  3. 제1 항에 있어서, 상기 버퍼 인에이블 신호는
    상기 기준제어신호의 선행단부(leading edge)에 응답하여 활성화되며, 상기 기준제어신호의 후행단부(lagging edge)에 지연 응답하여 비활성화되되, 상기 기준제어신호의 주기가 상기 기준주기 이하일 때는, 상기 버퍼인에이블 신호의 비활성화가 차단되는 것을 특징으로 하는 데이터 출력버퍼.
  4. 제1 항에 있어서, 상기 지연제어부는
    상기 기준제어신호에 연동되는 입력보조신호의 선행단부(leading edge)에 응답하는 출력보조신호를 발생하는 일방향 지연수단으로서, 상기 출력보조신호의 후행단부는 상기 입력보조신호의 후행단부(lagging edge)에 지연하여 응답하는 상기 일방향 지연수단; 및
    상기 입력보조신호와 상기 출력보조신호를 논리곱하여, 궁극적으로 상기 버퍼인에이블 신호를 생성하는 논리연산수단을 구비하는 것을 특징으로 하는 데이터 출력버퍼.
  5. 제4 항에 있어서, 상기 일방향 지연수단은
    상기 입력보조신호의 선행단부(leading edge)에 응답하는 예비신호를 발생하는 일방향 지연소자로서, 상기 예비신호의 후행단부는 상기 입력보조신호의 후행단부(lagging edge)에 지연하여 응답하는 상기 일방향 지연소자; 및
    상기 예비신호를 래치하여, 궁극적으로 상기 출력보조신호를 발생하는 래치 소자를 구비하는 것을 특징으로 하는 데이터 출력버퍼.
  6. 반도체 메모리 장치에 있어서,
    행과 열로 이루어지는 매트릭스 구조상에 배열되는 복수개의 메모리셀들을 포함하는 메모리 어레이;
    소정의 로우 어드레스를 디코딩하여, 상기 메모리 어레이의 행을 선택하는 X-디코더;
    소정의 칼럼 어드레스를 디코딩하여, 궁극적으로 상기 메모리 어레이의 열을 선택하는 Y-디코더; 및
    상기 X-디코더 및 상기 Y-디코더에 의하여 특정되는 상기 메모리셀로부터 독출되는 버퍼입력선의 데이터를 제어하여, 버퍼출력선으로 제공하는 데이터 출력버퍼로서, 소정의 기준제어신호에 응답하여, 상기 버퍼입력선에서 상기 버퍼출력선으로의 데이터의 제공이 차단되되, 상기 기준제어신호의 주기가 기준주기 이하일 때는, 상기 데이터의 제공의 차단이 배제되는 상기 데이터 출력버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 데이터 출력버퍼는
    상기 기준제어신호를 제어하여, 버퍼인에이블 신호를 발생하는 지연제어부로 서, 상기 기준제어신호의 주기가 기준주기 이하일 때는, 상기 버퍼인에이블 신호가 지속적으로 활성화 상태를 유지하는 상기 지연제어부; 및
    상기 버퍼입력선의 데이터를 상기 버퍼출력선으로 제공하되, 상기 버퍼인에이블 신호의 비활성화에 응답하여, 상기 버퍼입력선에서 상기 버퍼출력선으로의 데이터의 데이터 제공이 차단되는 버퍼부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 버퍼 인에이블 신호는
    상기 기준제어신호의 선행단부(leading edge)에 응답하여 활성화되며, 상기 기준제어신호의 후행단부(lagging edge)에 지연 응답하여 비활성화되되, 상기 기준제어신호의 주기가 상기 기준주기 이하일 때는, 상기 버퍼인에이블 신호의 비활성화가 차단되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7 항에 있어서, 상기 반도체 메모리 장치는
    플래쉬 메모리인 것을 특징으로 하는 반도체 메모리 장치.
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