KR0158489B1 - 반도체 메모리 디바이스의 구분방법 - Google Patents

반도체 메모리 디바이스의 구분방법 Download PDF

Info

Publication number
KR0158489B1
KR0158489B1 KR1019950052595A KR19950052595A KR0158489B1 KR 0158489 B1 KR0158489 B1 KR 0158489B1 KR 1019950052595 A KR1019950052595 A KR 1019950052595A KR 19950052595 A KR19950052595 A KR 19950052595A KR 0158489 B1 KR0158489 B1 KR 0158489B1
Authority
KR
South Korea
Prior art keywords
dram
module
modules
timing
dif
Prior art date
Application number
KR1019950052595A
Other languages
English (en)
Other versions
KR970049243A (ko
Inventor
최도찬
정태성
권오승
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950052595A priority Critical patent/KR0158489B1/ko
Priority to TW085115023A priority patent/TW310391B/zh
Priority to US08/769,588 priority patent/US6012122A/en
Priority to JP34070496A priority patent/JP3957008B2/ja
Publication of KR970049243A publication Critical patent/KR970049243A/ko
Application granted granted Critical
Publication of KR0158489B1 publication Critical patent/KR0158489B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 ;
반도체 메모리 디바이스 구분방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 ;
동일 시스템내에 서로 다른 동작모드를 가지는 모듈들을 감지한뒤 그에 상응하는 신호를 인가하여 시스템 효율을 극대화 할 수 있는 메모리 디바이스의 구분방법을 제공함에 있다.
3. 발명의 해결방법의 요지 ;
각기 다른 동작모드를 가지는 다수의 메모리 디바이스로 구성된 모듈이 두개 이상인 시스템의 메모리 디바이스 구분방법에 있어서: 상기 시스템 내부에서 발생되는 신호들의 타이밍을 상기 각각의 모듈에 인가하고, 상기 서로 다른 두개 이상의 모듈에 장착된 메모리 디바이스들의 출력상태인 상기 신호들의 타이밍관계를 감지하여 구분하는 것을 특징으로 한다.
4. 발명의 중요한 용도
반도체 메모리에 적합하게 사용된다.

Description

반도체 메모리 디바이스의 구분방법
제1도는 일반적인 시스템의 모듈구성을 개략적으로 나타낸 도면.
제2도는 디램에서의 FP모드와 EDO모드의 타이밍관계를 나타낸 도면.
제3도는 디램과 DIF디바이스에서의 CBR 리프레쉬 카운터 테스트 입력 타이밍에서의 출력파형의 비교도.
제4도는 본 발명의 실시예에 따라 디바이스간의 구분을 위해 구성된 블럭도.
제5a도와 제5b도는 DIF디바이스에 입력된 CBR모드의 타이밍관계를 감지하는 회로도와, DIF디바이스에 입력된 신호가 CBR모드일 경우에 하이 임피던스를 만드는 회로도.
제6도는 제5도에 도시된 회로들로부터 발생되는 여러 신호들의 타이밍관계를 나타낸 타이밍도.
제7도는 본 발명의 다른 실시예에 따라 디램과 DIF디바이스 구분을 위한 타이밍도.
본 발명은 반도체 메모리 디바이스에 관한 것으로, 특히 반도체 메모리 디바이스의 구분을 위한 방법에 관한 것이다.
일반적인 컴퓨터 시스템에서의 반도체 메모리 디바이스는 낱개로 사용되기 보다는 주로 인쇄기판위에 반도체 메모리 디바이스를 여러개 접착시켜, 이것을 하나의 단위로 사용하는 것이 일반적이며, 이를 메모리 모듈(Module)이라고 한다. 상기 메모리 모듈은 시스템 내부의 여러개 슬롯에 접속시켜 사용한다.
제1도는 종래의 기술에 따라 구성된 디램 모듈과 이를 제어하기 위한 주변회로들의 블럭도를 나타낸 도면이다.
제1도를 참조하면, 시스템 내부에서 발생되는 신호들을 인가받아 메모리 디바이스들을 제어하기 위한 기입버퍼(10)와, 디램제어기(20)와, 버퍼(30)가 도시되어 있다.
제1도를 가지고 종래의 모듈구성을 설명하면, 종래의 모듈을 접속할 수 있는 슬롯(Slot)들 A∼D이 4개 있다고 할 경우에는 4개의 슬롯들 A∼D에는 모두 동일한 동작 모드를 가지는 디램으로 구성된 모듈을 사용하여야 하며, 만일 서로 다른 동작 모드를 가지는 디램 모듈이 서로 다른 슬롯에 접속될 경우 디램제어기(20)는 이를 구별하지 못하여, 상기 4개의 슬롯 A∼D에 연결된 모듈에 항상 동일한 동작신호를 인가하게 됨으로써, 다른 동작 모드로 구성된 모듈은 동작을 할 수 없게 된다. 비록 동작 모듈이 서로 다른 디바이스로 구성된 모듈에 동일한 제어기의 입력 신호에 동작을 한다하여도 각각의 모듈을 구성하는 디바이스의 최적의 동작 신호를 한가지로 하지 못한다면 시스템의 전체 성능을 최적화하지는 못하게 된다. 단지 현재의 디램 제어기(70)가 각각의 슬롯에 접속된 모듈에 대하여 확인할 수 있는 것은 각각의 모듈을 선택하여 어드레스를 증가시켜 가면서 데이타 출력의 유무를 판단하고(디램의 경우를 예를들어 설명하면, 데이타 출력이 나오는 타이밍에서 데이타 출력의 전압 레벨을 감지하여 출력의 유무를 판단함) 상기 데이타로부터 모듈의 용량을 확인하는 정도이다.
따라서, 본 발명의 목적은 동일 시스템내에 서로 다른 동작모드를 가지는 모듈들을 감지하여 그에 상응하는 신호를 인가할 수 있는 디램 메모리 디바이스 구분방법을 제공함에 있다.
본 발명의 또 다른 목적은 여러종류의 모듈이 장착된 시스템에서 제어기의 입력신호에 대한 모듈에서의 출력 신호를 감지하여 어떤종류의 모듈이 장착되었는지 인식할 수 있게 함으로써 각각의 모듈에 성능을 극대화할 수 있는 디램 메모리 디바이스 구분방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 기술적 사상에 따르면, 본 발명은 각기 다른 동작모드를 가지는 다수의 메모리 디바이스로 구성된 모듈이 두개이상인 시스템의 메모리 디바이스 구분방법에 있어서: 상기 시스템 내부에서 발생되는 신호들의 타이밍을 상기 각각의 모듈에 인가하고, 상기 서로 다른 두개 이상의 모듈에 장착된 메모리 디바이스들의 출력상태인 상기 신호들의 타이밍관계를 감지하여 구분하는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들중 동일한 구성요소 및 부분들을 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
본 발명은 디램과 인터페이스되는 플래쉬 메모리(이하 DIF라 칭함)에 관한 것으로서, 상기 DIF디바이스로 구성된 모듈 메모리를 시스템에서 사용할때, 이 DIF 모듈을 어떤 방법에 의해 디램으로 구성된 모듈과 구분할 것인가를 제시함으로써 각각의 디바이스로 구성된 모듈에 최적의 신호 타이밍을 인가하여 시스템의 성능을 향상시키고자 한 것이다. 먼저 DIF디바이스의 특성은 기 출원된 특허 디램 버스에 직접 접속 가능한 불휘발성 기억소자에 잘 나타나 있으므로 본 발명에서는 자세한 설명은 생략하기로 한다. 단 본 발명의 설명을 위하여 DIF디바이스의 특징을 간략히 살펴보면 아래와 같다.
첫째로, 상기 DIF디바이스에서의 데이타 처리시 일반적으로 사용되는 디램 디바이스와 호환성을 갖는다. 즉 디램으로 구성된 모듈대신에 DIF로 구성된 모듈을 장착하였을때 새로운 제어기가 없어도 데이타 처리가 가능하다.
둘째로, 상기 DIF디바이스와 디램과의 차이점은 DIF 경우 리프래쉬 동작이 필요없다는 것이다. 즉 DIF디바이스는 불휘발성 메모리 쎌을 사용한 플래쉬 디바이스이므로 일정시간마다 쎌을 리프레쉬 할 필요가 없기 때문이다.
셋째로, 상기 DIF디바이스의 경우, 데이타 기입시 디램에 없는 동작 모드가 존재한다. 즉 플래쉬 디바이스의 특성상 페이지 소거, 블럭소거, 칩 소거 및 프로그램 모드가 존재한다.
따라서, 전술한 첫째의 경우에서 서술된 바와 같이, 디램과 DIF는 데이타 리드(Read)시 동일한 제어신호에 의해서 수행이 가능하게 된다. 하지만 시스템에서 DIF모듈이 장착되었을 경우에는 디램에서는 필요한 리프레쉬 과정이 필요없게 된다. 또한 DIF특성상 데이타 내용을 수정 및 저장하는데 있어 페이지 소거, 블럭소거, 칩소거 같은 동작 모드가 추가로 필요하게 된다. 따라서 시스템 입장으로 본다면 어떤 종류의 모듈이 장착되었는냐에 따라 필요없는 동작을 생략할 수가 있고 데이타 처리시간도 각각의 디바이스에 맞게 최적화할 수 있으므로 시스템의 효율을 최대한 높일 수 있다.
본 발명은 먼저 DIF모듈을 어떤 방법에 의해 디램모듈과 구분할 것인가에 대해, 종래 디램으로 구성된 모듈중에서 FP(Fast Page)모드의 디바이스로 구성된 모듈(이하 F/P 모듈이라 칭함)과 EDO(Extened Data Output)모드의 디바이스로 구성된 모듈(이하 EDO모듈이하 칭함)의 구분방법을 먼저 설명하고, 상기 설명을 근간으로 본 발명을 설명하기로 한다.
먼저, 서로 동작 모드가 다른 디램만으로 구성된 모듈에서 F/P모듈과 EDO모듈을 시스템에서 구별하기 위한 방법을 제2도를 통하여 설명하면 다음과 같다.
제2도는 데이타 처리시 제어신호에 의한 F/P모듈과 EDO모듈의 데이타 출력 타이밍도이다.
논술의 편이상 제2도에 나타나 있는 각 용어는 종래의 디램에서 보편적으로 사용하는 용어(즉, 로우 어드레스 스트로우브신호, 컬럼 어드레스 스트로우브신호, 어드레스신호 Address, 출력 인에이블신호 OE, 라이트 인에이블신호등)이므로 자세한 설명은 생략하고, 시간 Toff 및 시간 Tdoh을 간략히 기술하면 다음과 같다.
상기 시간 Toff는 F/P모드에서가 하이레벨로 천이한후, 이미가 로우레벨로 천이했을때 출력된 데이타 출력이 하이 임피던스 상태까지 되는데 걸리는 시간이다.
상기 시간 Tdoh는 EDO모드에서가 로우레벨로 천이할때, 다음사이클에 의한 데이타 출력이 출력되기 전에, 이전사이클에 의한 데이타 출력이 남아있는 시간이다.
제2도에서 알 수 있듯이 디램에서의 F/P모드와 EDO모드의 가장 큰 차이점은신호가 하이레벨로 천이할때 데이타 출력이 하이 임피던스 상태로 되는가 또는 데이타 출력을 그대로 유지하고 있는가 하는 점이다.
따라서, 디램에서의 EDO모드는 이전 데이타 출력을 다음 주기에 의한 데이타 출력이 출력될 때까지 유지하고 있으므로 F/P모드에 비하여신호에 의한 프리차아지 시간이 필요없게 되므로 EDO모드 디램이 F/P모드 디램보다프리차아지 시간만큼 사이클 시간을 빠르게 할 수 있다.
따라서, 시스템에서 메모리 슬롯에 장착된 모듈이 같은 디램모듈이라고 할지라도 EDO모듈인지 F/P모듈인지 시스템 입장에서 메모리를 사용하기 전에 그 정보를 미리 알고 있다면 선택된 모듈에 최적의 타이밍을 인가함으로써 최대한의 데이타 처리속도를 확보할 수 있게 되므로 시스템의 효율을 극대화 할 수 있다. 이하 F/P모듈과 EDO모듈의 구분 방법을 제2도를 참조하여 설명하면 다음과 같다.
먼저,,에 동기된 로우 어드레스와 컬럼 어드레스를 디코딩하여 상기 로우 어드레스 및 컬럼 어드레스에 해당하는 메모리 쎌의 데이타를 데이타 출력 버스에 출력한후를 하이레벨로 천이시키고 시간 Toff 이후에 데이타 출력 버스의 출력 전압 레벨을 감지해 보면 EDO모듈 경우 데이타 출력 버스가 하이레벨 또는 로우레벨의 전압값을 유지하고 F/P모듈인 경우에는 하이 임피던스 상태를 유지하게 되므로 상기 2개의 디바이스를 구분할 수 있게 되며, 상기와 같은 유형의 방법을 통하여 본 발명에서 실시하고자 하는 디램과 인터페이스가 되는 DIF모듈과 디램의 EDO 및 F/P모듈과의 구분 방법에 대하여 설명할 것이다.
디바이스 입장에서 보면 디램과 DIF디바이스의 가장 큰 차이점은 앞에서도 언급하였듯이 DIF디바이스는 불휘발성 메모리 쎌로 구성되어 있으므로 디램 디바이스에서는 필요한 리프레쉬 동작이 필요없다는 것이다. 그러므로 DIF디바이스에 디램에서의 리프레쉬 타이밍을 인가하여 DIF디바이스에서 디램과 다른 데이타 출력이 출력된다면 DIF모듈과 디램모듈을 구분할 수 있게 된다. 디램 디바이스에서 리프레쉬 동작을 위해 사용되는 타이밍으로는Only Refresh Timing,-Before-Refresh Timing(이하 CBR모드라 칭함),-Before-Self Refresh Timing, Hidden Refresh,-Before-Self Refresh Timing 등이 있다.
상기 리프레쉬 타이밍중에서 디램의 리프레쉬 동작시 데이타 출력이 출력되는 CBR 리프레쉬(리드) 카운터 테스트 타이밍을 가지고 디램모듈과 DIF모듈의 구분 방법에 대하여 제3도를 참조하여 설명하도록 한다.
제3도는 본 발명의 다른 실시예에 따라 디램모듈과 DIF모듈과의 구분방법을 설명하기 위해 도시된 CBR 리프레쉬 카운터 테스트 타이밍도이다.
전술한 바와 같이 DIF디바이스는 불휘발성 메모리 쎌로 되어 있으므로 쎌의 리프레쉬가 필요없고, 따라서 디램모듈과 DIF모듈이 한 시스템내에서 하나의 제어신호에 의해 동작하는 경우, 제어기가 CBR 카운터 테스트 타이밍을 DIF디바이스에 인가한다면 DIF디바이스가 디램과 다르게, 리프레쉬 동작을 인식하여, DIF디바이스의 내부 동작을 억제시켜 전류소모는 정상적인 리드 동작보다 상당량 감소시킬 수 있을 뿐만 아니라, 제3도의 타이밍도에서 보는 바와 같이 데이타 출력도 출력되지 않도록 함으로써 시간 Trac 이후부터가 하이레벨로 천이한후 시간 Toff 이내에 각각의 디바이스 출력의 전압 레벨을 감지한다면, CBR 카운터 테스트 타이밍 입력시 디램과 DIF디바이스를 구별할 수 있게 된다.
상기 CBR 카운터 테스트 타이밍 입력시의 디램의 동작은 이미 널리 알려진 사항이므로 자세한 설명은 생략하고, 단지 DIF디바이스에서 CBR 카운터 테스트 타이밍이 인가되어질때 DIF디바이스 내부적으로 어떻게 데이타의 출력을 억제하는지에 대하여 이하에서 설명하도록 한다.
제4도는 본 발명 실시예에 따른 블럭도를 보여주고 있다.
제4도에는 외부제어신호들인신호,신호 및를 인가받는 클럭제어부(50)와, CBR모드 발생부(60)와, 독출 데이타경로(70)와, 데이타 출력제어부(80)와, 데이타 출력버퍼(100)에 대한 블럭도가 도시되어 있다.
제4도에서 보는 바와 같이, 상기 DIF디바이스 내부의 입력신호중에서신호보다신호가 먼저 로우레벨로 천이한 것을 감지할 수 있는 CBR감지부(90)를 구비함으로써 상기 CBR감지부(90)의 출력이 데이타 출력을 제어하여 DIF디바이스에서 데이타 출력이 출력되지 않게 할 수 있는 것이다.
제5a,5b도는 제4도에 대한 구체적인 회로를 나타낸 도면이고, 제6도는 제5도에 도시된 회로에서 사용되는 여러 제어신호들의 타이밍관계를 나타낸 도면이다.
제5a도를 참조하면, 논리게이트들 G1∼G16로 구성된 CBR모드 발생부(60)는 제6도에 나타낸 바와 같이,신호에 의해 발생하는 PIR신호와신호에 의해 발생하는 PIC신호의 시간 간격을 감지하여, 상기 PIR신호와 PIC신호보다 먼저 천이하는 정상적인 동작모드인지 또는 PIC신호가 PIR신호보다 먼저 하이레벨로 천이하는 CBR모드인지를 판단하게 되며, 만약 CBR모드임이 감지되면, 제6도에서 보는 바와같이 시간 T2구간에서 CBR감지출력 φCBR의 위상이 변하게 되며 상기 위상이 로우가 되면, 논리게이트들 G19∼G25과 트랜지스터들 T1,T2과, 저항 R1과 캐패시터 C1으로 구성된 데이타 출력제어부(80)의 데이타 출력 DOUT이 하이 임피던스 상태를 유지하게 된다.
상기와 같은 방법을 통하여 DIF디바이스는 디램에서 리프레쉬용으로 필요한 CBR카운터 테이스 타이밍이 입력되면, 이를 감지하여 DIF디바이스의 출력을 하이 임피던스로 유지하게 되며, 상기와 같은 특징으로 인하여 동일 시스템내에 디램모듈과 DIF모듈이 혼재해 있을때 상기 데이타 출력 제어부(80)로 상기 CBR카운터 테스트 타이밍을 인가후, 디바이스의 출력을 감지함으로써 쉽게 모듈에 장착된 디바이스를 분간할 수 있고, 상기와 같은 모듈 디바이스 구분 방법을 사용하여 디램 디바이스면 디램디바이스에 가장 적합한 타이밍을, 상기 DIF디바이스면 DIR디바이스에 가장 적합한 타이밍을 인가하여 시스템의 성능을 극대화 할 수 있게 된다.
제7도는 본 발명의 또 다른 실시예를 나타내기 위해 도시된 타이밍도이다.
제7도에서는 디램디바이스와 DIF디바이스를 구분하기 위하여 디램디바이스 및 DIF디바이스의 특정한 주소에 특정한 데이타를 쓰고 일정시간 후에 쓰여진 데이타를 읽어보는 것으로서, 이는 디램디바이스와 DIF디바이스의 쓰기에 소요되는 시간이 다르다는 것을 이용한 것이다. 통상적으로 DIF디바이스와 같은 불휘발성 메모리 쎌을 가지는 플래쉬 디바이스는 핫 캐리어 또는 파울러 노다임 터널링 전류를 이용한 프로그램 및 소거 동작을 수행하여야 쎌에 데이타를 쓸 수 있으므로 디램디바이스보다 쓰기에 소요되는 시간이 수십배에서 수백배가 된다.
따라서, 제7도에서 보는 바와 같이 메모리 쎌에 데이타를 쓰고(Din), 일정시간 후에 Trac 쓰여진 데이타 DOUT를 다시 읽어보며 디램디바이스의 경우에는 쓰여진 데이타가 출력되므로 시스템 입장에서 패스되나 DIF디바이스의 경우에는가 하이레벨되기 전까지는 데이타 쓰기를 진행하고 있으므로 이전 주기에서 기입한 데이타의 읽기는 시스템 입장에서 페일(Fail)되게 된다. 상기의 디램디바이스와 DIF디바이스의 비교는 F/P모드 디램과 비교하였으나 EDO모드의 디램에서도 같은 결과라는 것은 자명한 사실이다.
결론적으로 상기와 같은 방법들을 통하여 시스템의 효율을 극대화할 수 있도록 서로다른 동작 모드의 디바이스에 각각 최적화된 신호 타이밍을 인가할 수 있게 하는 것이다.
시스템에 디램모듈을 장착할때 모듈에 사용되는 디램의 동작 모드(Operation Mode)에 따라서 제어기에서 특정 제어신호를 인가함에 의해서 각 모듈에 장착된 디램의 동작 모드를 구분할 수가 있다. 하지만 새로운 동작 모드의 디바이스에 의한 모듈이 개발되었을 때 종래의 사용하는 방법과 다른 방법으로 새로 개발된 디바이스로 구성된 모듈을 구분해 주어야 한다.
본 발명은 시스템내의 디램모듈과 DIF모듈의 구분에 대한 것으로만 각각 실시하였지만 이들은 동일한 효과를 얻는 범위내에서 다른 소자로 실시되어질 수도 있다.
상기한 바와 같이 본 발명에 따르면, 동일 시스템내에 서로 다른 동작 모드를 가지는 모듈들을 감지한 뒤 그에 상응하는 신호를 인가하여 시스템 효율을 극대화 할 수 있는 효과가 있다. 또한, 본 발명은 여러종류의 모듈이 장착된 시스템에서 입력되는 여러 동작 모드를 감지하여 그에 상응하는 신호를 출력할 수 있는 제어회로를 가짐으로써 각각의 모듈의 성능을 극대화 할 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (7)

  1. 각기 다른 동작모드를 가지는 다수의 메모리 디바이스로 구성된 모듈이 두개이상인 시스템의 메모리 디바이스 구분방법에 있어서: 상기 시스템 내부에서 발생되는 신호들의 타이밍을 상기 각각의 모듈에 인가하고, 상기 서로 다른 두개 이상의 모듈에 장착된 메모리 디바이스들의 출력상태인 상기 신호들의 타이밍관계를 감지하여 구분하는 것을 특징으로 하는 메모리 디바이스 구분방법.
  2. 제1항에 있어서, 상기 두개 이상의 모듈은 디램과 불휘발성 메모리임을 특징으로 하는 메모리 디바이스 구분방법.
  3. 제1항에 있어서, 상기 타이밍 관계는 로우 어드레스신호가 인에이블 되기전에 컬럼 어드레스신호가 인에이블되는 타이밍관계임을 특징으로 하는 메모리 디바이스 구분방법.
  4. 제1항에 있어서, 상기 메모리 디바이스들의 출력상태는 하이레벨 또는 로우레벨상태인 데이타 출력상태와 하이 임피던스상태임을 특징으로 하는 메모리 디바이스 구분방법.
  5. 디램 메모리 디바이스들로 구성된 모듈이 두개이상인 시스템의 디램 메모리 디바이스 구분방법에 있어서: 상기 시스템 내부에서 발생되는 신호들의 타이밍을 상기 각각의 모듈에 인가하고, 상기 서로 다른 두개 이상의 모듈에 장착된 디램 메모리 디바이스들의 출력상태인 상기 신호들의 타이밍관계를 감지하여 구분하는 것을 특징으로 하는 디램 메모리 디바이스 구분방법.
  6. 제5항에 있어서, 상기 디램 메모리 디바이스들은 패스트 페이지모드의 디램들과 데이타 확장 출력모드의 디램들임을 특징으로 하는 디램 메모리 디바이스 구분방법.
  7. 제5항에 있어서, 상기 타이밍관계는 패스트 페이지 모드와 데이타 확장 출력 모드임을 특징으로 하는 디램 메모리 디바이스 구분방법.
KR1019950052595A 1995-12-20 1995-12-20 반도체 메모리 디바이스의 구분방법 KR0158489B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019950052595A KR0158489B1 (ko) 1995-12-20 1995-12-20 반도체 메모리 디바이스의 구분방법
TW085115023A TW310391B (en) 1995-12-20 1996-12-05 Semiconductor memory device discriminating method
US08/769,588 US6012122A (en) 1995-12-20 1996-12-18 Systems and methods for distinguishing between memory types
JP34070496A JP3957008B2 (ja) 1995-12-20 1996-12-20 半導体メモリデバイスの区別方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950052595A KR0158489B1 (ko) 1995-12-20 1995-12-20 반도체 메모리 디바이스의 구분방법

Publications (2)

Publication Number Publication Date
KR970049243A KR970049243A (ko) 1997-07-29
KR0158489B1 true KR0158489B1 (ko) 1998-12-15

Family

ID=19441767

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950052595A KR0158489B1 (ko) 1995-12-20 1995-12-20 반도체 메모리 디바이스의 구분방법

Country Status (4)

Country Link
US (1) US6012122A (ko)
JP (1) JP3957008B2 (ko)
KR (1) KR0158489B1 (ko)
TW (1) TW310391B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3718008B2 (ja) * 1996-02-26 2005-11-16 株式会社日立製作所 メモリモジュールおよびその製造方法
KR19990080822A (ko) * 1998-04-22 1999-11-15 윤종용 메모리 모듈 감지 방법
US6721840B1 (en) * 2000-08-18 2004-04-13 Triscend Corporation Method and system for interfacing an integrated circuit to synchronous dynamic memory and static memory
US7490283B2 (en) * 2004-05-13 2009-02-10 Sandisk Corporation Pipelined data relocation and improved chip architectures
US7849381B2 (en) * 2004-12-21 2010-12-07 Sandisk Corporation Method for copying data in reprogrammable non-volatile memory
US7409473B2 (en) * 2004-12-21 2008-08-05 Sandisk Corporation Off-chip data relocation
KR100609617B1 (ko) * 2005-04-04 2006-08-08 삼성전자주식회사 동작 주파수에 따라 모드가 전환되는 데이터 출력버퍼 및이를 포함하는 반도체 메모리 장치
JP6165008B2 (ja) * 2013-09-25 2017-07-19 キヤノン株式会社 メモリ制御装置、メモリ制御方法、情報機器及びプログラム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5175835A (en) * 1990-01-10 1992-12-29 Unisys Corporation Multi-mode DRAM controller
US5568651A (en) * 1994-11-03 1996-10-22 Digital Equipment Corporation Method for detection of configuration types and addressing modes of a dynamic RAM
US5701438A (en) * 1995-09-29 1997-12-23 Intel Corporation Logical relocation of memory based on memory device type
US5708791A (en) * 1996-02-02 1998-01-13 National Semiconductor Corporation System and method for detecting the DRAM architecture in a computer

Also Published As

Publication number Publication date
JPH09282866A (ja) 1997-10-31
KR970049243A (ko) 1997-07-29
TW310391B (en) 1997-07-11
JP3957008B2 (ja) 2007-08-08
US6012122A (en) 2000-01-04

Similar Documents

Publication Publication Date Title
US6338113B1 (en) Memory module system having multiple memory modules
US4667330A (en) Semiconductor memory device
US7573778B2 (en) Semiconductor memory device
KR100217215B1 (ko) 내장 기록 기능을 갖는 플래시 메모리를 끼워넣은 마이크로컴퓨터
US6625079B2 (en) Semiconductor memory device
JP2000311485A (ja) 選択されるメモリモジュールのみをデータラインに連結するメモリモジュールシステム及びこれを利用したデータ入出力方法
US6879540B2 (en) Synchronous semiconductor memory device having dynamic memory cells and operating method thereof
US7395398B2 (en) Memory controller that selectively changes frequency of a memory clock signal, a smart card including the same, and a method of controlling a read operation of a memory
JPH1166848A (ja) 半導体記憶装置
KR900001492B1 (ko) 내부회로의 동작모드 스위칭 기능을 갖는 반도체 집적회로
KR0158489B1 (ko) 반도체 메모리 디바이스의 구분방법
US6147913A (en) Data transmission circuitry of a synchronous semiconductor memory device
US6813203B2 (en) Semiconductor memory device and method for testing semiconductor memory device
US5968181A (en) One-chip clock synchronized memory device
US6751130B2 (en) Integrated memory device, method of operating an integrated memory, and memory system having a plurality of integrated memories
US5586129A (en) Parity bit memory simulator
KR100338817B1 (ko) 복합 반도체장치의 리프레쉬 특성 자가 테스터
US6950921B2 (en) Method for operating an integrated memory unit partitioned by an external control signal
KR100247928B1 (ko) 동기식 반도체 메모리장치
KR100338824B1 (ko) Ｄｄｒ 싱크로너스 디램의 테스트보드
KR100351446B1 (ko) 동기식 디램
US6529425B2 (en) Write prohibiting control circuit for a semiconductor device
JP3416712B2 (ja) 同期型半導体記憶装置
JPH09297707A (ja) 記憶装置の駆動方法とその装置
JPS61142590A (ja) 半導体メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120801

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20130731

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee