KR100217215B1 - 내장 기록 기능을 갖는 플래시 메모리를 끼워넣은 마이크로컴퓨터 - Google Patents

내장 기록 기능을 갖는 플래시 메모리를 끼워넣은 마이크로컴퓨터 Download PDF

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사다히로 야스다
유이찌 이이즈카
히로아키 니시모토
유우이찌 오사다
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

본 발명은 내부 버스(AB, DB); 상기 내부 버스에 접속된 시리얼통신 인터페이스(2); 상기 내부 버스에 접속된 플래시 메모리(4); 일시적으로 데이터를 저장하기 위한, 상기 내부 버스에 접속된 RAM(5); 기록 프로그램을 저장하기 위한 ROM(6); 입력/출력(1b); 시리얼 통신 인터페이스로부터 프로그램을 판독하고 기록 프로그램에 따라 상기 입력/출력부로부터 상기 플래시 메모리에 그 프로그램을 기록하기 위한 CPU(7); 상기 ROM과 상기 내부 버스 사이, 및 상기 입력/출력부와 상기 내부 버스 사이에 접속된 스위칭 회로(8); 및 상기 ROM이 비활성되고 입력/출력부가 활성화되도록, 에뮬레이션 시험 모드에서 스위칭 회로를 작동시키기 위한, 상기 내부 버스, 시리얼 통신 인터페이스, 플래시 메모리, RAM, ROM, CPU 및 스위칭 회로에 접속된 모드 제어 장치(3)을 포함하는 마이크로컴퓨터에 관한 것이다.

Description

내장 기록기능을 갖는 플래시 메모리를 끼워넣은 마이크로컴퓨터
본 발명은 플래시 메모리를 끼워넣은 마이크로컴퓨터에 관한 것으로서, 더욱 특히 그 마이크로컴퓨터의시험에 관한 것이다.
마이크로컴퓨터는 카메라, 시청강 장치, 자동차 등에 널리 끼워넣어왔다. 일반적으로, 판독전용 메모리(ROM)에는 마이크로컴퓨터를 작동시키기위한 제어 프로그램을 저장되어있다. 그러나, 그 제어 프로그램은 요구되는 경우에 따라 변화될 필요성이 있기 때문에, 마스크 ROM은 소거 및 프로그램 가능한 ROM(EPROM : erasable and programmable ROM), 전기적으로 소거가능한 프로그램가능한 ROM(EEPROM : electrically-erasable programmalbe ROM), 또는 플래시 메모리라고 불리어지는 플래시 EEPROM으로 대체되어왔다.
선행기술의 플래시 메모리를 끼워넣은 마이크로컴퓨터는 입력/출력부, 시리얼 통신 인터페이스, 다양한 작동 모드를 설정하기 위한 모드 제어 장치, 제어프로그램을 저장하기 위한 플래시 EEROM, 일시적 데이터를 저장하기 위한 랜덤 액세스 메모리(RAM), 제어프로그램을 플래시 EEPROM에 기록하기 위한 기록 프로그램을 저장하기 위한 판독 전용 메모리(ROM), 및 이 소자들을 서로 접속하기 위한 내부 버스를 포함한다(JP-A-5-266219 참조).
선행기술의 마이크로컴퓨터에서는, CPU 시험 모드에서 CPU를 시험하고, 플래시 EEPROM 시험 모드에서 플래시 EEPROM을 시험하지만, 플래시 EEPROM은 CPU에 의해서 시험되지 않는다. 따라서, CPU 시험 모드와 플래시 EEPROM 시험 모드를 모두 계속하더라도, CPU에 의해서 플래시 EEPROM의 동작을 보장하는 것은 불가능하다.
또한, ROM은 내장 기록 동작모드에서만 활성이다. 다시말하면, ROM은 나머지 다른 동작 모드에 대해서는 비활성이다. 따라서, ROM이 마이크로컴퓨터의 하나의 칩에 끼워 넣으면, 그의 칩 면적이 증가하고, 따라서 제조 수율이 감소한다.
또한, 시리얼 통신 인터페이스는 여러 가지 종류의 통신 시스템들 중의하나에 고정되기 때문에 상부 시스템이 제한된다.
또한, 플래시 EEPROM에 제어 프로그램을 기록하기 위해서, 제어 프로그램은 RAM 또는 CPU의 버퍼에 일시적으로 저장되기 때문에, 그 제어프로그램의 기록 동작에 필요한 시간이 길다.
또한, 클록 신호의 주파수가 상위 시스템 또는 시리얼 통신 인터페이스의 종류에 의해서 변화되면, 기록 동작의 시간과 플래시 소거 동작의 시간도 변화된다.
본 발명의 목적은 마이크로컴퓨터 내의 CPU에 의한 플래시 메모리의 동작을 보장하기 위한 것이다.
또다른 목적은 플래시 메모리를 끼워넣은 칩 면적을 감소시키는 것이다.
또다른 목적은 플래시 메모리를 끼워넣은 마이크로컴퓨터를 다양한 종류의 상부 시스템과 일치시키는 것이다.
또다른 목적은 플래시 메모리를 끼워넣은 마이크로컴퓨터로 만들어진 내장 기록 동작의 동작 속도를 증가시키는 것이다.
또다른 목적은 플래시 메모리의 플래시 소거시간과 기록 시간이, 상위 시스템등에 의해서 클록 신호의 주파수가 변화될 때라도, 거의 일정하게 하는 것이다.
제1도는 선행기술의 플래시 메모리 내장된 마이크로컴퓨터를 설명하는 블록 회로도.
제2(a)도, 제2(b)도, 제2(c)도 및 제2(d)도는 제1도의 마이크로컴퓨터의 작동을 보여주는 블록 회로도.
제3도는 제1도의플래시 EEPROM의 상세한 회로도.
제4도는 제3도의 제어 회로의 상세한 회로도.
제5도는 본 발명에 따른 플래시 메모리 내장 마이크로컴퓨터의 제1 실시예를 설명하는 블록 회로도.
제6도는 제5도의 마이크로컴퓨터의 작동을 보여주는 블록 회로도.
제7는 본 발명에 따른 플래시 메모리 내장 마이크로컴퓨터의 제2 실시예를 설명하는 블록 회로도.
제8도는 제7도의 마이크로컴퓨터의 작동을 보여주는 블록 회로도.
제9도는 본 발명에 따른 플래시 메모리 내장 마이크로컴퓨터의 제3 실시예를 설명하는 블록 회로도.
제10도는 본 발명에 따른 플래시 메모리 내장 마이크로컴퓨터의 제4 실시예를 설명하는 블록 회로도.
제11(a)도는 본 발명에 따른 플래시 메모리 내장 마이크로컴퓨터의 제5 실시예를 설명하는 블록 회로도.
제11(b)도 내지 제11(d)도는 제11(a)도의 회로의 변형의 회로도.
* 도면의 주요부분에 대한 부호의 설명
AB, DB : 내부 버스 2 : 시리얼 통신 인터페이스
4 : 플래시 메모리 5 : RAM
6 : ROM 7 : CPU
8 : 스위칭 회로 3 : 모드 제어 장치
47 : 제어회로 WE1, WE2, ER1, ER2 : 제어회로
471 : 타이밍 발생 회로 CK : 클록 신호
472 : 계수기 473 : 레지스터
474 : 비교기 475 : 펄스 발생 회로
476 : 주파수 검출 회로 478 : 결정 회로
본 발명에 따라, 내부 버스, 시리얼 통신 인터페이스, 플래시 메모리, RAM, 기록 프로그램을 저장하기 위한 ROM, 입력/출력부, CPU, 및 모드 제어 장치를 포함하는 마이크로컴퓨터에서, 스위칭 회로가 ROM과 내부 버스사이, 및 입력/출력부와 내부 버스 사이에 접속된다. 모드 제어장치는 에뮬레이션 시험 모드에서 스위칭 회로를 작동시킴으로써 ROM이 비활성화되고 입력/출력부가 활성화되도록 한다. 그러면, CPU는 시리얼 통신 인터페이스로부터 프로그램을 판독하고, 입력/출력부로부터 기록 프로그램에 따라 플래시 메모리에 그 메모리를 기록한다. 그렇게 하여, CPU에 의한 플래시 메모리의 작동이 보장될 수 있다.
또한, 본 발명에서, 플래시 메모리에 프로그램을 기록하기 위한 기록 프로그램은 RAM에 끼워진다. 그 결과, 그 기록 프로그램을 저장하기 위한 ROM은 불필요하고, 따라서 마이크로컴퓨터의 칩 면적이 감소될 수 있다.
또한, 본 발명에서, 시리얼 통신 인터페이스는 여러 가지 종류의 시리얼 통신 인테페이스 장치 다수개와 그 시리얼 통신 인터페이스 장치 중의 하나를 선택하기 위한 선택기를 포함한다. 따라서, 그 마이크로컴퓨터는 다양한 종류의 상부 시스템에 응답할 수 있다.
또한, 본 발명에서, 내장 기록 작업에서, 프로그램의 판독 속도는 데이터 수용시간 검출기에 의해서 검출된다. 그 결과, 판독 속도는 높고, CPU는 플래시 메모리에 프로그램을 기록하기 전에 CPU의 버퍼 도는 RAM에 그 프로그램을 일시적으로 저장한다. 한편, 기록속도가 낮으면, CPU는 그 플래시 메모리에 그 프로그램을 직접 기록한다.
또한, 본 발명에 따른 플래시 메모리에서, 기록 동작 시간을 한정하는 레지스터 또는 플래시 소거 동작시간의 값이 다양하다.
본 발명은 첨부되는 도면을 참고하여 선행기술과 비교하는, 아래의 설명으로부터 더 명료하게 이해될 것이다.
[바람직한 실시예의 설명]
바람직한 실시예를 설명하기 전에, 선행기술 플래시 메모리가 내장된 마이크로컴퓨터를 제1도, 제2(a)도, 제3도 및 제4도를 참고하여 설명하고자 한다.(JP-A-5-266219 참조)
제1도에서, 어드레스 버스(AB), 데이터 버스 DB 및 제어 버스(도시되지 않음)과 같은 내부와 외부 회로(도시되지 않음) 사이에, 입력/출력부(1a) 및(1b), 및 어드레스 신호, 데이터 신호 및 제어신호를 수신하고 그들을 전송하기 위한 시리얼 통신 인터페이스(2)가 구비되어있다.
모드 제어 장치(3)은 제1도의 마이크로컴퓨터의 각 부분의 다양한 동작 모드를 설정하기 위해 데이터 버스 DB로부터 다양한 모드 신호를 수신한다.
플래시 EEPROM(4)는 어드레스 버스 AB, 데이터 버스 DB 및 제어 버스에 접속되어있다. 즉, 기록 모드에서, 제어 프로그램은 데이터 버스 DB로부터 그의 어드레스가 어드레스 버스 AB에서 어드레스 신호에 의해서 지정된 플래시 EEPROM(4)에 기록된다. 또한, 기록 모드에서, 그의 어드레스가 어드레스 버스 AB에서 어드레스 신호에 의해서 지정된 플래시 EEPROM(4)로부터 데이터 버스 DB에 제어신호가 기록된다.
RAM(5)는 어드레스 버스 AB, 데이터 버스(DB) 및 제어버스에 접속된다. 즉, 기록모드에서는, 그의 어드레스가 어드레스 버스 AB의 어드레스 신호에 의해서 지정된 데이터 버스 DB로부터 데이터가 기록된다. 또한, 판독 모드에서는, 그의 어드레스가 어드레스 버스 AB에서 어드레스 신호에 의해서 지정된 RAM(5)로부터 데이터 버스 DB로 데이터가 판독된다.
ROM(6)은 제어 프로그램을 기록하기 위한 기록 프로그램을 플래시 EEPROM(4)에 저장한다. CPU(7)은 모드 제어 장치(3)에 의해서 설정된 작동 모드에 따라 입력/출력부(1a) 및(1b), 시리얼 통신 인터페이스(2), 플래시 EEPROM(4), RAM(5) 및 ROM(6)을 제어한다.
작동된 블록이 제1도로부터 추출되는 제2(a)도, 제2(b)도, 제2(c)도 및 제2(d)도를 참고하면서 제1도의 마이크로컴퓨터의 동작에 대해서 설명하려 한다.
통상의 동작은 제2(a)도에 설명되어있다. 이 경우에, 모드 제어장치(3)은 입력/출력부(1a) 등으로부터 공급받은 데이터 버스 DB에서 데이터 신호에 의해서 통상의 동작 모드를 인식한다(제2A도에는 도시되어있지만, 제1도에는 도시되어있지 않음). 그 결과 모드 제어 장치(3)은 시리얼 통신 인터페이스(2), 플래시 EEPROM(4), RAM(5) 및 CPU(7)은 어드레스 버스 AB, 데이터 버스 DB 및 제어 버스에 접속된다. 입력/출력부(1a) 또는(1b)는, 시리얼 통신 인터페이스(2)와 또는 시리얼 통신 인터페이스(2)와 또는 시리얼 통신 인터페이스(2) 대신에 어드레스 버스 AB, 데이터 버스 DB 및 제어버스에 통시에 접속될 수 잇다.
통상의 동작 모드에서, CPU(7)은 시리얼 통신 인터페이스(2), 플래시 EEPROM(4) 및 RAM(5)를 제어하기 위해 플래시 EEPROM(4)로부터 제어 프로그램을 판독한다. 예를들면, CPU(7)은 외부 회로(도시하지 않음)로부터 시리얼 통신 인터페이스(2)를 경유해서 공급된 신호의 예정된 동작을 수행하고, 생성되는 신호를 그 외부 회로에 복귀시킨다. 또한 CPU(7)은 데이터의 예정된 동작을 수행하기 위해서 RAM(5)로부터 데이터를 판독하고, 생성되는 데이터를 RAM(5)에 기록한다.
제2(b)도에서는 내장 기록 동작 모드에 대해서 설명한다. 이러한 경우에, 제어 프로그램 소스(11)은 어댑터(도시하지 않음)을 경유해서 시리얼 통신 인터페이스에 접속되지만, 그러한 제어 프로그램 소스(11)은 입력/출력부(1a) 또는(1b)에 접속될 수 있다. 모드 제어장치(3)이, 입력/출력부(1a)(제2(a)도에는 도시하지 않았지만 제1도에는 도시됨)로부터 공급된 데이터 버스 DB에서 데이터 신호에 의해서 내장 기록 동작 모드를 인식하면, 모드 제어 장치(3)은 시리얼 통신 인터페이스(2), 플래시 EEPROM(4), RAM(5) 및 CPU(7)을 어드레스 버스 AB, 데이터 버스 DB 및 제어 버스에 접속한다. 내장 기록 작동 모드에서, CPU(7)은 ROM(6)에 저장된 기록 프로그램에 따라 제어 프로그램 소스(11)로부터 시리얼 통신 인터페이스를 경유해서 프로그램을 판독하고, RAM(5)에 그 제어 프로그램을 일시적으로 저장한다. 다음에, 그 제어 프로그램은 예정된 시간에 플래시 EEPROM(4)에 기록된다. 그 제어 프로그램은 RAM(5) 대신에 CPU(7)의 버퍼(7a)에 일시적으로 저장될 수 있다.
제2(c)도는 CPU 시험 모드를 설명하는 것이다. 이 경우, 시험 프로그램 메모리(12)는 입력/출력부(1a)에 접속되지만, 그러한 시험 프로그램 메모리(12)는 시리얼 통신 인터페이스(12)에 접속될 수 있다. 모드 제어 장치(3)이, 입력/출력부(1a) 로부터 공급된 데이터 버스 DB에서 데이터 신호에 의해서 내장 기록 동작 모드를 인식하면, 모드 제어 장치(3)은, 입력/출력부(1a), RAM(5) 및 CPU(7)을 어드레스 버스 AB, 데이터 버스 DB 및 제어 버스에 접속한다. 즉, 플래시 EEPROM(4)가 내부 버스들로부터 분리된다.
CPU 시험 모드에서, CPU(7)은, 시험 프로그램에 따라 다양한 동작을 수행할 수 있도록, 시험 프로그램 메모리(12)로부터 시험 프로그램을 판독한다. 예를들면, RAM(5)에 일시적인 데이터가 저장되고, 그 결과 데이터는 입력/출력부(1a)를 경유해서 또는 입력/출력부(1b)를 경유해서 시험 프로그램 메모리(12)로 출력된다(제2(c)도에는 도시하였지만, 제1도에는 도시하지 않음).
제2(c)도에서, 시험 프로그램 메모리(12) 대신에 LSI 시험기가 입력/출력부(1a)에 접속될 수 있다. 그러면, 마이크로컴퓨터에 대한 시험을 수행할 수 있도록, 그 LSI로부터 시험 패턴이 생성된다.
제2(d)도에서는 플래시 EEPROM 시험 모드에 대해서 설명되어있다. 이 경우에, 플래시 EEPRRM(4)는 어드레스 버스 AB에 접속된다. 즉, 내부 버스로부터 CPU(7)이 분리된다. 그 결과, 그 플래시 EEPROM 시험(13)은 기록 동작, 기록 확인 작업, 플래시 소거 작업 및 소거 확인 작업을 그 플래시 EEPROM(4)위에서 수행한다. 그러면, 플래시 EEPROM 시험기(13)에 의한 플래시 EEPROM(4)를 위한 시험시간은 CPU(7)에 비해서 감소된다.
시리얼 통신 인터페이스(2)는 여러 가지 종류가 있다. 그 한가지는 클록 신호, 전송하는 데이터 신호 및 수신하는 데이터 신호를 위한 3 신호라인을 사용한 클록 동기 3-배선 통신 인터페이스이다. 또다른 하나는, 각각 시작 펄스와 정지 펄스를 갖는 데이터 신호 전송과 데이터 신호 수신을 위한 동기 2-배선 통신 인터페이스(UART)이다. 또다른 하나는 클록 신호 및 데이터 신호 전송/수신을 위한 2 신호라인을 사용한 동기 IIC 버스 통신 인터페이스이다. 시리얼 통신 인터페이스의 여러 가지 종류 중의 하나는 시리얼 통신 인터페이스(2)의 규모, 동작 속도의 같은 특성, 노이즈와 같은 환경에 대한 정항의 특성, 신호의 수, 마이크로컴퓨터를 포함하는 상부 시스템의 종류, 컴퓨터의 칩 면적에 대한 시리얼 통신 이터페이스(2)의 칩 면적의 비, 상부 시스템의 조화 등에 따라 개작된 것이다.
제1도의 플래시 EEPROM의 상세한 회로도인 제3도에는, 다수의 워드 라인(WL0, WL1. ...) 및 다수의 비트 라인(BL0, BL1, ...)가 제공되어있다. 참고번호(41)은 각각 소스, 비트 라인(BL0, BL1, ...) 중의 하나에 연결된 드레인, 부동 게이트, 및 워드 라인(WL0, WL1. ...) 중의 하나에 연결된 제어 게이트를 갖는 메모리 셀(MO0, MO1, ...)에 의해서 형성된 메모리 셀 어레이를 의미한다.
행 디코더(42)는 워드 라인(WL0, WL1. ...) 중의 하나를 선택한다. 반면, 행 선택 회로(43) 및 열 디코더(44)는 비트라인(BL0, BL1, ...) 중의 하나를 선택한다. 즉, 행 선택 회로(43)은 각각 비트 라인(BL0, BL1, ...) 중의 하나와 디지트 라인(DL) 사이에 접속된 열 선택 트랜지스터(QC0, QC1, ...)에 의해서 형성된다. 열 선택 트랜지스터(QC0, QC1, ...) 중의 하나는 가 선택되고, 칼럼 디코더(44)에 의해서 켜진다. 행 디코더(42)와 열 디코더(44)는 어드레스 버스(AB)로부터 어드레스 신호를 수신한다.
기록 증폭기(45)는 데이터 버스(DB)로부터 데이터를 수신하고, 그것을 디지트 라인(DL)에 전송한다. 한편, 센스 증폭기(46)은 디지트 라인(DL)에서 데이터를 감지하고, 그것을 데이터 버스(DB)에 전송한다. 행 디코더(42), 열 디코더(44), 기록 증폭기(45) 및 메모리 셀(MO0, MO1, ...)의 소스에 인가된 전압들은 제어 회로(47) 및 전압 발생 회로(48, 49 및 50)에 의해서 제어된다. 이 경우, 제어 회로(47)은 제1도에 나타내지 않은 제어 버스(CB)로부터 기록 가능 신호(WE) 및 소거신호(ER)을 수신한다.
더욱 상세하게는, 제어 회로(47)이 기록 가능 회로(WE)를 수신하면, 제어 회로(47)은 그 기록 가능 회로(48)과 동기로 제어 신호(WE)를 수신하고, 그것을 전압 발생 회로(48)에 전송한다. 그 결과, 전력 공급 전압(Vcc)보다 높은 전압(Vrr)이 행 디코더(42)와 열 디코더(44)에 인가된다. 동시에, 제어회로(47)은 기록 가능 신호(WE2)와 동기로 제어신호(WE2)를 발생시키고, 그것을 전압 발생 회로(49)에 전송한다. 그 결과 Vrr가 기록 증폭기(45)에 인가되고, 따라서 기록 증폭기(45)는 데이터 버스(DB)에서 데이터 신호에 따라서 디지트 라인(DL)에 고전압을 인가한다. 이 경우, 메모리 셀(MO0, MO1, ...)의 모든 소스는 전압 발생 회로(50)에 의해서 접지된다. 따라서, 선택된 메모리셀에서, 소스가 접되어있는 동안 높은 전압이 드레인 및 제어 게이트에 인가됨으로써, 기록 동작을 수행한다. 예를들면, 선택된 메모리셀의 임계전압이 더 높게 된다.
한편, 제어 회로(47)이 소거 신호(ER)을 수신하면, 제어회로(47)은 소거 신호(ER)과 동기로 제어 신호(ER1)을 발생시키고, 그것을 행 디코더(42)와 열 디코더(44)에 전송한다. 그 결과, 행 디코더(42)는 모든 워드 라인(WL0, WL1. ...)을 비활성화시킴으로써, 모든 워드 라인(WL0, WL1. ...)이 접지된다. 또한, 열 디코더(44)는 모든 열 스위칭 트랜지스터(QC0, QC1, ...)를 비활성화시킴으로써, 모든 열 스위칭 트랜지스터(QC0, QC1, ...)가 꺼진다. 그 결과, 메모리셀(MO0, MO1, ...)의 모든 드레인은 부동 상태에 있는다. 동시에, 제어회로(47)은 소거 신호(ER)과 함께 동기로 제어 신호(ER2)를 발생시키고, 그것을 전압 발생 회로(50)에 전송한다. 그 결과, 전압 발생 회로(50)은 메모리셀(MO0, MO1, ...)의 모든 소스에 높은 전압(Vrr)을 인가한다. 그래서, 플래시 소거 동작이 수행되고, 따라서 모든 메모리셀의 임계 전압이 저하된다.
제3도에 제어 회로(47)의 상세한 회로도인 제4도에서는 제어 신호(WE1)을 발생시키는 부분만이 설명되어있는데, 제어 신호(WE2),(ER1) 및(ER2)를 발생시키는 다른 부분이 이 부분과 유사하다. 즉, 제어 회로(47)은 클록 신호(CK)과 동기로 시작 펄스(ST)를 발생시키기 위한 기록 가능 신호(WE1)을 수신하기 위한 타이밍 발생 회로(471)을 포함한다. 카운터(472)는 클록 신호(CK)를 계수하기 위한 시작 펄스(ST)를 수신함으로써 개시된다. 비교기(474)는 레지스터(473)에 있는 프리셋 값과 계수기(472)의 내용을 비교한다. 그 결과, 계수기(472)의 내용이 레지스터(473)의 프리셋값과 일치할 때, 비교기(474)는 정지 펄스(SP)를 발생시킨다. 펄스 발생 회로(475)는 시작 펄스(ST)와 정지 펄스(SP)에 응답한다. 즉, 제어신호(WE1)는 시작 펄스(ST)에 응답하여 상승하고, 정지 펄스(SP)에 응답하여 강하한다. 레지스터(473)의 프리셋값이 클록 신호(CK)의 주파수에 의존하는 일정한 값임을 주목하시오. 예를들면, 프리셋 값은 제어신호(WE1)과 (WE2)에 대해 약 50㎲에 상응하며, 제어 신호(ER1)과 (ER2)에 대해서는 약 2s에 상용한다.
제1도의 마이크로컴퓨터에서는 CPU(7)이 CPU 시험 모드에서 시험되고 플래시 EEPROM(4)는 플래시 EEPROM 시험 모드에서 시험되지만, 플래시 EEPROM은 CPU(4)에서 시험되지 않는다. 따라서, CPU 시험 모드와 플래시 EEPROM 모드를 둘다 진행시키더라도, 기록 가능 신호(WE), 소거 신호(ER), 및 CPU(7)로부터 플래시 EEPROM(4)까지의 다른 타이밍은 시험되지 않기 때문에, CPU(7)에 의한 플래시 EEPROM의 동작을 보장할 수 없다.
CPU(7) 하에 플래시 EEPROM(4)의 기록 동작의 시험, 기록 확인 작업, 플래시 소거 동작 및 소거 확인 동작은 ROM(6)의 동작에 의해서 가능할 수 있다는 것을 알아야 한다. 이 경우에, 그러나, ROM(6)은 용장 프로그램을 포함하므로, 그러한 시험을 효과적으로 수행하는 것은 불가능하다.
또한, ROM(5)는 내장 기록 동작 모드에 대해서만 활성이다. 다시말하면, ROM(6)은 다른 동작 모드에 대해서는 불활성이다. 따라서, ROM(6)이 마이크로컴퓨터의 하나의 칩에 끼워지면, 그의 칩 면적이 증가하여, 제조 수율을 감소시킨다.
또한, 시리얼 통신 인터페이스(2)는 여러종류의 통신 시스템 중의 하나에 고정되므로, 상부 시스템은 제한된다. 마이크로컴퓨터가 모든 종류의 통신 시스템에 강제로 응답하도록 하면, 시리얼 통신 인터페이스와 같은 종류 다수개가 마이크로컴퓨터의 칩에 끼워져야 하고, 따라서 제어 복잡화를 만든다. 또한 이것은 칩 면적을 증가시키는데, 이것은 제조 수율을 감소시킨다.
또한, 플래시 EEPROM에 제어 프로그램을 기록하기 위해서는, 그 제어 프로그램은 RAM(5) 또는 CPU(7)의 버퍼(7a)에 일시적으로 저장되기 때문에, 제어 프로그램의 기록 동작의 시간은 길다.
또한, 프래시 EEPROM(4)의 제어 회로(47)에서, 기록 동작의 시간 및 플래시 소거 동작의 시간은 레지스커(472) 등의 현재값에 의해서 결정된다. 이 경우에 그러나, 시리얼 통신 인터페이스(2)의 종류 또는 상부시스템에 의해서 클록신호(CK)의 주파수가 변화할 때, 기록 동작의 시간과 플래시 소거 동작의 시간 또한 변화한다.
본 발명에 따른 마이크로컴퓨터의 제1 실시예를 설명하는 제5도에서, 입력/출력부(1b)와 내부 버스 사이, 및 ROM(6)과 내부 버스 사이에 스위칭 회로(8)이 놓여있다. 이 경우, ROM(6)은 입력/출력부(1b)에 접속된 외부 회로와 동일한 어드레스 공간을 갖는다. 또한, 스위칭 회로(8)은 모드 제어 회로(3)에 의해서 제어된다. 즉, 에뮬레이션 시험 모드에서, 스위칭 회로(8)은 ROM(6)이 비활성화되고 입력/출력부(1b)가 활성화되도록 작동된다. 제5도의 마이크로컴퓨터의 동작은 에뮬레이션 시험 동작을 제외하고는 제1도의 마이크로컴퓨터의 것과 동일하다.
에뮬레이션 작동 모드는 비활성화 블록이 제5도로부터 제거된 제6도에 설명되어있다. 즉, 에뮬레이션 시험 동작에 앞서, 에뮬레이션 메모리(21)은 입력/출력부(1b)에 접속되고, 에뮬레이션 시험 데이터 소스(22)는 시리얼 통신 인터페이스(2)에 접속된다. 첫째, 모드 제어회로(3)이, 입력/출력부(1a)(제6도에는 도시하지 않았지만, 제5도에는 도시됨)로부터 공급된 데이터 버스 DB에서 데이터 신호에 의해서 에뮬레이션 시험 모드를 인식한다. 그 결과, 모드 제어 장치(3)은 시리얼 통신 인터페이스(2), 플래시 EEPROM(4), RAM(5) 및 CPU(7)를 어드레스 버스(DB), 데이터 버스(DB) 및 제어 버스에 접속한다. 또한, 모드 제어 회로(3)은 ROM(6)이 비활성화 되고 입력/출력부(1b), 에뮬레이션 메모리(21)이 활성화되도록 스위칭 회로(8)을 작동시킨다. 따라서, 에뮬레이션 메모리(21)은 ROM(6)에 대해 동일한 어드레스에 의해서 억세스될 수 있다. 따라서, CPU(7)은 에뮬레이션 메모리(21)에 저장된 에뮬레이션 프로그램에 따라 에뮬레이션 시험 데이터 소스(22)로부터 시리얼 통신 인터페이스(2)를 경유해서 에뮬레이션 시험 데이터를 판독하고, RAM(5)에 에뮬레이션 시험 데이터를 일시적으로 저장한다. 그러면, 예정된 시간에 플래시 EEPROM(4)에 에뮬레이션 시험 데이터가 기록된다. 에뮬레이션 시험 데이터 프로그램은 RAM(5) 대신 CPU(7)의 버퍼에 일시적으로 저장될 수 있다.
따라서, 시리얼 통신 인터페이스(2), RAM(5) 및 CPU(7)의 기능이 시험된다.
또한, 에뮬레이션 시험 데이터가 플래시 EEPROM(4)에 기록되면, 에뮬레이션 메모리(21)에 저장된 에뮬레이션 프로그램에 따라 CPU(7)에 의해서 기록 확인 작업이 수행된다. 그래서, 내장 기록 동작이 정상적으로 수행되는지 여부의 결정을 할 수 있다. 그 결과, 내장 기록 동작이 비정상인 것으로 결정되면, 에뮬레이션 메모리(21)에 저장된 에뮬레이션 프로그램과 에뮬레이션 시험 데이터 소스(22)에 저장된 에뮬레이션 시험 데이터가 교정되고, 따라서 내장 기록 동작이 다시 수행된다.
또한, 에뮬레이션 메모리(21)에 기록 프로그램, 기록 확인 프로그램, 플래시 소거 프로그램 및 소거 확인 프로그램이 저장된다. 따라서, CPU(7)은 에뮬레이션 메모리(21)에 저장된 에뮬레이션 프로그램에 따라 플래시 EEPROM(4)에서 기록 동작, 기록 확인 동작, 플래시 소거 동작 및 소거 확인 동작을 수행한다.
그러면, CPU(7)로부터 플래시 EERPOM(4)까지의 소거 신호와 다른 타이밍 신호가 효과적으로 시험될 수 있다.
본 발명에 따른 마이크로컴퓨터의 제2 실시예를 설명하는 제7도에서, RAM(5)에 기록 프로그램 영역(5a)가 구비되어있고, 이것 대신에, ROM(6)이 제거된다. 즉, 전원을 켜는 상태와 같은 초기 상태에서, 기록 프로그램 영역(5a)는 RAM(5)의 기록 프로그램 영역(5a)에서 기록 프로그램을 저장하도록 초기화된다. 예를들면, RAM(5)은 플립-플롭형 셀을 갖는 고정 랜덤 억세스 메모리(SRAM)에 의해서 형성되고, 기록 프로그램 영역(5a)의 플립-플롭 타입 셀의 상태가 먼저 고정된다. 즉, 두 저항 및 두 교차-결합 구동 트랜지스터에 의해서 각 셀이 형성되기 때문에, 저항 중의 하나가 다른 것보다 크다며 이 셀의 상태는 고정된다.
따라서, 제8도에 설명한 바와 같이, 내장 기록 동작모드에서, CPU(7)이 RAM(5)의 기록 프로그램 영역(5a)에 저장된 기록 프로그램에 따라 제어 프로그램 소스(11)로부터 시리얼 통신 인터페이스(2)를 경유해서 제어 프로그램을 판독하고, RAM(5)에 제어 프로그램을 일시적으로 저장한다. 그러면, 예정된 시간에 플래시 EPROM(4)에 제어 프로그램이 기록된다. 그 제어 프로그램은 RAM(5) 대신에 CPU(7)의 버퍼(7a)에 일시적으로 저장될 수 있다는 것을 주목해야 한다.
따라서, 제8도에서, 제1도의 ROM(6)이 불필요하기 때문에, 마이크로컴퓨터의 칩면적이 감소될 수 있고, 따라서, 제조 수율이 증가할 수 있다.
본 발명에 다른 마이크로컴퓨터의 제3 실시예를 설명하는 제9도에서, 제1도의 시리얼 통신 인터페이스(2)는 시리얼 통신 인터페이스(2')로 수정되어있다. 그 시리얼 통신 인터페이스(2')는 세 종류의 인터페이스, 즉 동기 3-배선 통신 인터페이스(201), 비동기 2-배선 통신 인터페이스(202), 동기 IIC 버스 통신 인터페이스(203)을 포함한다. 또한, 인터페이스(201, 202, 203) 중의 하나는 레지스터(205)에 의해서 제어되는 선택기(204)에 의해서 선택된다. 레지스터(205)의 내용은 일상적인 전원켜짐 등에 의해서 셋팅되는 플래시 EEPROM(4) 또는 RAM(5)를 사용한 예정된 시간에 설정된다.
레지스터(205)의 단자에 전압을 직접 공급함으로써 레지스터(205)가 셋팅될 수 있다는 것을 주목해야 한다.
그러면, 제9도에서, 상부 시스템에 따라서 인터페이스(201, 202 및 203) 중의 하나가 선택될 수 있으므로, 그 상부 시스템과 매치된다.
본 발명의 마이크로컴퓨터의 제4 실시예를 설명하는 제10도에서, 내부 버스(AB) 및(DB)에 데이터 수용시간 검출기(9)가 접속되고, 데이터 수용 시간 검출기(9)도 CPU(7)에 접속된다. 즉, 내장 기록 동작 모드에서, 데이터 수용시간 검출기(9)는 제어 프로그램의 일부와 또다른 일부 사이에서 내부 시간(T)를 검출하고, CPU(7)에 내부 시간(T)를 전송한다.
따라서, 내장 기록 동작 모드에서, CPU(7)은 ROM(6)에 저장된 기록 프로그램에 따라 제어 프로그램 소스(11)(제2(b)도 참조)로부터 시리얼 통신 인터페이스(2)를 경유해서 제어 프로그램을 판독한다. 이 경우에, 제어 프로그램 중의 하나를 판독하는 각 시간에서, CPU(7)은 시간 간격(T)가 일정한 시간(T0)보다 적은지 여부를 결정한다. 그 결과, TT0이면(데이터 판독 속도가 큼을 의미함), CPU(7)은 RAM(5)에 제어 프로그램의 일부를 일시적으로 저장한다. 다음에, 제어 프로그램은 예정된 시간에 플래시 EEPROM(4)에 제어 프로그램의 일부를 일시적으로 저장한다. 제어 프로그램은 RAM(5) 대신에 CPU(7)의 버퍼(7a)(제2(b)도 참조)에 일시적으로 저장될 수 있다. 이와는 반대로, T≥T 이면(판독 속도가 적음을 의미함), CPU(7)은 플래시 EEPROM(4)에 제어 프로그램의 일부를 직접 기록한다. 따라서, 내장 기록 동작의 동작 속도가 증가될 수 있다.
본 발명에 따른 마이크로컴퓨터의 제5 실시예를 설명하는 제11(a)도에서, 제4도의 레지스터(473)의 내용은 변화하는 반면, 선행 기술을 레지스터(473)의 내용은 고정되어있다. 즉, 레지스터(473)의 내용은 클록 신호(CK)의 주파수에 따라 변화할 수 있다.
제11(a)도의 제어 회로(47)의 변형인 제11(b)도에서, 주파수-전압 변환 회로(476)은 레지스터(473)에 접속된다. 이 경우, 주파수-전압 변환 회로(476)은 그의 값이 클록 신호(CK)의 주파수에 비례하는 디지털 신호를 발생한다. 따라서, 제11(b)도의 제어 회로(47)에서, 레지스터(473)의 내용은 자동적으로 셋팅될 수 있다.
제11(b)도에서, 클록 신호(CLK)의 주파수가 너무 크면, 주파수-전압 변환 회로(476)은 레지스터(473)의 최대치보다 더 커도 된다. 이것은 제11(c)도와 제11(d)도에서 설명한 회로들에 의해서 보상된다.
제11(c)도에서는, 제11(b)도의 소자에 계수기(477), 결정회로(478), 및 게이트 회로(479, 480 및 481)이 추가되어있다. 즉, 계수기(477)은 비교기(474)로부터 온 출력을 받아서 클록 신호(CK)를 계수한다. 다음에, 계수기(477)의 내용이 예정된 값에 도달하면, 계수기(477)은 지연된 정지 펄스를 발생한다. 결정회로(478)은 주파수-전압 변환 회로(476)의 값이, 레지스터(474)의 최대값에 해당하는 예정된 값보다 큰지 여부를 결정한다. 그 결과, 주파수-전압 변화회로(476)의 값이 예정된 값보다 더 크면, 계수기(477)의 지연 정지 신호는 게이트 회로(480) 및(481)을 경유해서 펄스 발생 회로(475)에 전송된다. 이 경우, 레지스터(473)에서 최대치가 설정된다. 그렇지 않으면, 비교기(474)의 출력 신호가 결정 회로(478)에 의해서 선택된 게이트 회로(479) 및(481)을 통해서 정지 펄스와 마찬가지로 펄스 발생회로(475)에 전송된다.
제11(d)도에서는, 제11(b)도의 소자들 외에도 제11(c)도의 결정 회로(478)과 동일한 결정 회로(482)와 펄스 제거 회로(483)이 추가되어있다. 펄스 제거 회로(483)은 클록 신호(CK)의 펄스의 일부를 제거한다. 그 결과, 주파수 전압 변환 회로(476)의 값이 예정된 값보다 더 크면, 펄스 제거 회로(483)은 결정 회로(482)에 의해서 활성화되고, 따라서 정지 펄스(SP)의 발생을 실질적으로 지연시킨다. 이 경우에도, 레지스터(473)에서 최대치가 설정된다. 그렇지 않으면, 펄스 제거 회로(483)이 결정 회로(482)에 의해서 비활성화되고, 따라서 클록 신호(CK)의 모든 펄스 제거 회로(483)을 통과해서 계수기(472)에 도달한다.
위에서 설명한 바와 같이, 본 발명에 따라, 기록 가능 신호, 소거 신호 및 그밖에 CPU에서 플래시 EEPROM에 이르기 까지 다른 타이밍 신호들이 시험되기 때문에, CPU에 의해서 플래시 EEPROM의 동작을 보장할 수 있다.
또한, ROM의 기능이 RAM에 통합되기 때문에 마이크로컴퓨터의 칩 면적이 감소됨으로써, 제조 수율이 증가한다.
또한, 시리얼 통신 인터페이스가 여러종류의 시리얼 통신 인터페이스 다수개에 응답하기 때문에, 어떠한 임의의 가능한 상부 시스템과도 매치될 수 있다.
또한, 내장 기록 동작 모드의 동작 속도가 시리얼 통신 인터페이스로부터 나온 프로그램의 판독속도에 따라서 조정되기 때문에, 내장 기록 동작 모드의 동작속도가 개선될 수 있다.
또한, 상위 시스템 또는 시리얼 통신 인터페이스의 종류에 의해서 클록 신호의 주파수가 변화되기 때문에, 기록 동작의 시간과 플래시 소거 동작의 시간이 거의 일정할 수 있다.

Claims (26)

  1. 내부 버스(AB, DB)와; 상기 내부 버스에 접속된 시리얼 통신 인터페이스(2)와; 상기 내부 버스에 접속된 플래시 메모리(4)와; 일시적으로 데이터를 저장하기 위한, 상기 내부 버스에 접속된 RAM(5)과; 기록 프로그램을 저장하기 위한 ROM(6)과; 입력/출력부(1b); 시리얼 통신 인터페이스로부터 프로그램을 판독하고 기록 프로그램에 따라 입력/출력부로부터 상기 플래시 메모리에 그 프로그램을 기록하기 위한 CPU(7)와; 상기 ROM과 상기 내부 버스 사이, 및 상기 입력/출력부와 상기 내부 버스 사이에 접속된 스위칭 회로(8); 및 상기 ROM이 비활성화되고 입력/출력부가 활성화되도록, 에뮬레이션 시험 모드에서 스위칭 회로를 작동시키기 위한, 상기 내부 버스, 시리얼 통신 인터페이스, 플래시 메모리, RAM, ROM, CPU 및 스위칭 회로에 접속된 모드 제어 장치(3)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  2. 제1항에 있어서, 상기 입력/출력부를 통한 기록 확인 프로그램, 플래시 소거 프로그램 및 소거 확인 프로그램에 따라 상기 플래시 메모리 상에서 상기 CPU가 기록 확인 동작, 플래시 소거 동작, 및 소거 확인 동작을 수행하는 것을 특징으로 하는 마이크로컴퓨터.
  3. 제1항에 있어서, 상기 CPU는 플래시 메모리에 기록하기 전에 RAM에 프로그램을 일시적으로 저장하는 것을 특징으로 하는 마이크로컴퓨터.
  4. 제1항에 있어서, 상기 CPU는 플래시 메모리에 기록하기 전에 CPU의 버퍼(7a)에 프로그램을 일시적으로 저장하는 것을 특징으로 하는 마이크로컴퓨터.
  5. 제1항에 있어서, 상기 플래시 메모리는 기록 가능 신호(WE) 및 소거 신호(ER)에 응답하여 기록 동작 및 플래시 소거 동작을 위한 제어신호(WE1, WE2, ER1, ER2)를 발생하기 위한 제어 회로(47)를 포함하고, 상기 제어 신호 중의 하나를 발생하기 위한 상기 제어 회로 중의 한 장치는, 클록 신호(CK)에 응답하여 시작 펄스(ST)를 발생하도록 기록 가능신호와 소거 신호 중의 하나를 수신하기 위한 타이밍 발생 회로(471)와; 상기 클록 신호의 펄스를 계수하기 위해 상기 시작 펄스를 수신하기 위한 타이밍 발생회로에 접속된 계수기(472)와; 기록 동작 시간과 플래시 소거 동작시간 중의 하나에 상응하는 값(이 값은 변수이다)을 저장하기 위한 레지스터(473)와; 상기 계수기의 값이 상기 레지스터의 값에 도달할 때 정지 펄스(ST)를 생성하기 위한 레지스터의 값과 계수기의 값을 비교하는 비교기(478); 및 상기 시작 펄스와 상기 정지 펄스에 의해서 정해진 제어신호들 중의 상응하는 하나를 생성하기 위한, 상기 타이밍 발생 회로와 상기 비교기에 접속된 펄스 발생회로(475)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  6. 제5항에 있어서, 상기 제어 회로 중의 한 장치는 상기 클록신호의 주파수를 검출하기 위한, 상기 레지스터에 접속된, 주파수 검출회로(476)를 더 포함하고, 상기 클록 신호의 주파수에 상용하는 값은 상기 레지스터에 설정되는 것을 특징으로 하는 마이크로컴퓨터.
  7. 제6항에 있어서, 상기 제어 회로 중의 한 장치는, 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한, 주파수 검출 회로에 접속된 결정 회로(478); 및 상기 클록신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때 특정 시간동안 상기 정지펄스를 지연시키기 위한, 상기 결정 회로와 비교기에 접속된 수단(477, 479, 480, 481)을 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  8. 제6항에 있어서, 상기 제어 회로 중의 한 장치는, 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한, 주파수 검출 회로에 접속된 결정 회로(482); 및 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때, 클록 신호의 펄스의 일부를 제거하기 위한, 상기 결정 회로와 계수기에 접속된 펄스 제거 회로(483)를 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  9. 내부 버스(AB, DB); 상기 내부 버스에 접속된 시리얼 통신 인터페이스(2); 상기 내부 버스에 접속된 플래시 메모리(4); 일시적으로 데이터를 저장하기 위한 상기 내부 버스에 접속된 RAM(5); 기록 프로그램을 저장하기 위한 ROM(6); 입력/출력부(1b); CPU(7); 상기 ROM과 상기 내부 버스 사이, 및 상기 입력/출력부와 상기 내부 버스 사이에 접속된 스위칭 회로(8); 및 상기 ROM이 비활성화되고 입력/출력부가 활성화되도록, 에뮬레이션 시험 모드에서 스위칭 회로를 작동시키기 위한, 상기 내부 버스, 시리얼 통신 인터페이스, 플래시 메모리, RAM, ROM, CPU 및 스위칭 회로에 접속된 모드 제어 장치(3)를 포함하는 마이크로컴퓨터의 시험방법에 있어서, 기록 프로그램을 저장하기 위한, 상기 ROM과 동일한 어드레스 공간을 갖는 에뮬레이션 메모리(21)를 입력/출력부에 접속하는 단계와; 프로그램을 저장하기 위한 에뮬레이션 시험 데이터 소스(22)를 상기 시리얼 통신 인터페이스에 접속하는 단계; 및 상기 에뮬레이션 시험 데이터 소스로부터 상기 프로그램을 판독하고, 상기 CPU에 의해 에뮬레이션 메모리에 저장된 기록 프로그램에 따라 플래시 메모리에 프로그램을 기록하는 단계를 포함하는 것을 특징으로 하는 시험 방법.
  10. 제9항에 있어서, 상기 CPU에 의해서 에뮬레이션 메모리에 저장된 기록 확인 프로그램, 플래시 소거 프로그램 및 소거 확인 프로그램에 따라 상기 플래시 메모리 상에서 기록 확인 동작, 플래시 소거 동작, 및 소거 확인 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 시험방법.
  11. 내부 버스(AB, DB)와; 상기 내부 버스에 접속된 시리얼 통신 인터페이스(2)와; 상기 내부 버스에 접속된 플래시 메모리(4)와; 기록 프로그램을 저장하기 위한, 상기 내부 버스에 접속된 RAM(5)과; 상기 시리얼 통신 인터페이스로부터 프로그램을 판독하고 상기 KAM에 저장된 기록 프로그램에 따라 상기 플래시 메모리로 상기 프로그램을 기록하기 위한 CPU(7)와; 상기 마이크로컴퓨터에서 내장 기록 모드를 설정하기 위한, 상기 내부 버스, 시리얼 통신 인터페이스, 플래시 메모리, RAM, 입력/출력부 및 CPU에 접속된 모드 제어 장치(3)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  12. 제11항에 있어서, 상기 기록 프로그램을 저장하기 위한 RAM의 영역(5a)은 각각 두 저항과 두 교차-결합 트래지스터를 갖는 플립-플롭타입 셀을 포함하고, 상기 저항의 하나는 다른 하나와 상이한 것을 특징으로 하는 마이크로컴퓨터.
  13. 제11항에 있어서, 상기 플래시 메모리는 기록 가능 신호(WE) 및 소거 신호(ER)에 응답하여 기록 동작 및 플래시 소거 동작을 위한 제어신호(WE1, WE2, ER1, ER2)를 발생하기 위한 제어 회로(47)를 포함하고, 상기 제어 회로 중의 하나를 발생하기 위한 상기 제어 회로 중의 한 장치는, 클록 신호(CK)에 응답하여 시작 펄스(ST)를 발생하도록 기록 가능신호와 소거 신호 중의 하나를 수신하기 위한 타이밍 발생 회로(471)와; 상기 클록 신호의 펄스를 계수하기 위해 상기 시작 펄스를 수신하기 위한 타이밍 발생회로에 접수된 계수기(472)와; 기록 동작 시간과 플래시 소거 동작시간 중의 하나에 상요하는 값(이 값은 변수이다)을 저장하기 위한 레지스터(473)와; 상기 계수기의 값이 상기 레지스터의 값에 도달할 때 정지 펄스(ST)를 발생하기 위해 레지스터의 값과 계수기의 값을 비교하는 비교기(478); 및 상기 시작 펄스와 상기 정지 펄스에 의해서 정해진 제어 신호들 중의 상응하는 하나를 생성하기 위한, 상기 타이밍 발생 회로와 상기 비교기에 접속된 펄스 발생회로(475)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  14. 제13항에 있어서, 상기 제어 회로 중의 한 장치는 상기 클록신호의 주파수를 검출하기 위한, 상기 레지스커에 접속된 주파수 검출회로(476)를 더 포함하고, 상기 클록 신호의 주파수에 상응하는 값은 상기 레지스터에 설정되는 것을 특징으로 하는 마이크로컴퓨터.
  15. 제14항에 있어서, 상기 제어 회로 중의 한 장치는, 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한, 주파수 검출 회로에 접속된 결정 회로(478); 및 상기 클록신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때 특정 시간동안 상기 정지펄스를 지연시키기 위한, 상기 결정 회로와 비교기에 접속된 수단(477, 479, 480, 481)을 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  16. 제14항에 있어서, 상기 제어 회로 중의 한 장치는, 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한, 주파수 검출 회로에 접속된 결정 회로(482); 및 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때, 클록 신호의 펄스의 일부를 제거하기 위한, 상기 결정 회로와 계수기에 접속된 펄스 제거 회로(483)를 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  17. 내부 버스(AB, DB)와; 여러종류의 시리얼 통신 인터페이스 장치(201, 202, 203) 다수개와, 시리얼 통신 인터페이스 장치 중의 하나를 선택하기 위한 선택기 수단(204, 205)을 포함하는, 상기 내부 버스에 접속된 시리얼 통신 인터페이스(2)와; 상기 내부 버스에 접속된 플래시 메모리(40); 일시적으로 데이터를 저장하기 위한, 상기 내부 버스에 접속된 RAM(5)과; 기록 프로그램을 저장하기 위한 ROM(6)과; 입력/출력부(1b)와; CPU(7); 및 마이크로컴퓨터 내에서 작동 모드와 시험모드를 설정하기 위한, 상기 내부 버스, 시리얼 통신 인터페이스, 플래시 메모리, RAM, ROM, CPU 및 스위칭 회로에 접속된 모드 제어 장치(3)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  18. 제17항에 있어서, 상기 플래시 메모리는 기록 가능 신호(WE) 및 소거 신호(ER)에 응답하여 기록 동작 및 플래시 소거 동작을 위한 제어신호(WE1, WE2, ER1, ER2)를 발생하기 위한 제어 회로(47)를 포함하고, 상기 제어 회로 중의 하나를 발생하기 위한 상기 제어 회로 중의 한 한 장치는, 클록 신호(CK)에 응답하여 시작 펄스(ST)를 발생하도록 기록 가능신호와 소거 신호 중의 하나를 수신하기 위한 타이밍 발생 회로(471)와; 상기 클록 신호의 펄스를 계수하기 위해 상기 시작 펄스를 수신하기 위한 타이밍 발생회로에 접속된 계수기(472)와; 기록 동작 시간과 플래시 소거 동작시간 중의 하나에 상응하는 값(이 값은 변수이다)을 저장하기 위한 레지스터(473)와; 상기 계수기가 상기 레지스터의 값에 도달할 때 정지 펄스(ST)를 생성하기 위한 레지스터의 값과 계수기의 값을 비교하기 위한 비교기(478); 및 상기 시작 펄스와 상기 정지 펄스에 의해서 정해진 제어신호들 중의 상응하는 하나를 생성하기 위한, 상기 타이밍 발생 회로와 상기 비교기에 접속된 펄스 발생회로(475)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  19. 제18항에 있어서, 상기 제어 회로 중의 한 장치는 상기 클록신호의 주파수를 검출하기 위한, 상기 레지스터에 접속된, 주파수 검출회로(476)를 더 포함하고, 상기 클록 신호의 주파수에 상용하는 값은 상기 레지스터에 설정되는 것을 특징으로 하는 마이크로컴퓨터.
  20. 제19항에 있어서, 상기 제어 회로 중의 한 장치는, 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한 주파수 검출 회로에 접속된 결정 회로(478); 및 상기 클록신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때 특정 시간동안 상기 정지펄스를 지연시키기 위한, 상기 결정 회로와 비교기에 접속된 수단(477, 479, 480, 481)을 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  21. 제19항에 있어서, 상기 제어 회로 중의 한 장치는, 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한, 주파수 검출 회로에 접속된 결정 회로(482); 및 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때, 클록 신호의 펄스의 일부를 제거하기 위한, 상기 결정 회로와 계수기에 접속된 펄스 제거 회로(483)를 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  22. 내부 버스(AB. DB); 상기 내부 버스에 접속된 시리얼 통신 인터페이스(2); 상기 내부 버스에 접속된 플래시 메모리(4); 일시적으로 데이터를 저장하기 위한, 상기 내부 버스에 접속된 RAM(5); 기록 프로그램을 저장하기 위한 ROM(6); 입력/출력부(1a, 1b); 시간 간격이 특정치보다 적으면, 플래시 메모리에 기록하기 전에 CPU의 버서 및 RAM 중의 하나에 프로그램을 일시적으로 저장하고, 시간간격이 특정치보다 적지않으면 플래시 메모리에 프로그램을 직접 기록하는 CPU(7); 상기 마이크로컴퓨터에서 내장 기록 동작을 셋팅하기 위한, 상기 내부 버스, 시리얼 통신 인터페이스, 플래시 메모리, RAM, ROM CPU 및 스위칭 회로에 접속된 모드 제어 장치(3); 및 상기 내부 버스를 전달하기 위한 프로그램들 T이에서 시간간격(T)를 계수하기 위한, 내부 버스와 CPU에 접속된 데이터 수신 시간 검출기(9)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  23. 제22항에 있어서, 상기 플래시 메모리는 기록 가능 신호(WE) 및 소거 신호(ER)에 응답하여 기록 동작 및 플래시 소거 동작을 위한 제어신호(WE1, WE2, ER1, ER2)를 발생하기 위한 제어 회로(47)을 포함하고, 상기 제어 회로 중의 하나를 발생하기 위한 상기 제어 회로 중의 한 장치는, 클록 신호(CK)에 응답하여 시작 펄스(ST)를 발생하도록 기록 가능신호와 소거 신호 중의 하나를 수신하기 위한 타이밍 발생 회로(471)와; 상기 클록 신호의 펄스를 계수하기 위해 상기 시작 펄스를 수신하기 위한 타이밍 발생회로에 접속된 계수기(472)와; 기록 동작 시간과 플래시 소거 동작시간 중의 하나에 상응하는 값(이 값은 변수이다)을 저장하기 위한 레지스터(473)와; 상기 계수기가 상기 레지스터의 값에 도달할 때 정지 펄스(ST)를 생성하기 위한 레지스터의 값과 계수기의 값을 비교하기 위한 비교기(478); 및 상기 시작 펄스와 상기 정지 펄스에 의해서 정해진 제어신호들 중의 상응하는 하나를 생성하기 위한, 상기 타이밍 발생 회로와 상기 비교기에 접속된 펄스 발생회로(475)를 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  24. 제23항에 있어서, 상기 제어 회로 중의 한 장치는 상기 클록신호의 주파수를 검출하기 위한, 상기 레지스터에 접속된 주파수 검출회로(476)를 더 포함하고, 상기 클록 신호의주파수에 상응하는 값은 -레지스터에 설정되는 것을 특징으로 하는 마이크로컴퓨터.
  25. 제24항에 있어서, 상기 제어 회로 중의 한 장치는, 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한, 주파수 검출 회로에 접속된, 결정 회로(478); 및 상기 클록신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때 특정 시간동안 상기 정지펄스를 지연시키기 위한, 상기 결정 회로와 비교기에 접속된 수단(477, 479, 480, 481)을 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.
  26. 제24항에 있어서, 상기 제어 회로 중의 한 장치가, 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 큰지 여부를 결정하기 위한, 주파수 검출 회로에 접속된, 결정 회로(482); 및 상기 클록 신호의 주파수에 상응하는 값이 상기 레지스터의 최대치보다 클 때, 클록 신호의 펄스의 일부를 제거하기 위한, 상기 결정 회로와 계수기에 접속된 펄스 제거 회로(483)를 더 포함하는 것을 특징으로 하는 마이크로컴퓨터.
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