JPH09134339A - フラッシュメモリ内蔵マイクロコンピュータ及びそのテ スト方法 - Google Patents

フラッシュメモリ内蔵マイクロコンピュータ及びそのテ スト方法

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JPH09134339A
JPH09134339A JP7293127A JP29312795A JPH09134339A JP H09134339 A JPH09134339 A JP H09134339A JP 7293127 A JP7293127 A JP 7293127A JP 29312795 A JP29312795 A JP 29312795A JP H09134339 A JPH09134339 A JP H09134339A
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慎一郎 明山
Sadahiro Yasuda
貞宏 安田
Yuichi Iizuka
裕一 飯塚
Hiroaki Nishimoto
浩秋 西本
Yuichi Osada
勇一 長田
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Abstract

(57)【要約】 【課題】書込み用プログラムによる実使用状態でのエミ
ュレーションテスト及び各部ハードウェアの良否の判
定、並びにこの書込み用プログラムのデバッグができる
ようにする。 【解決手段】テストモード内にエミュレーションテスト
モードを設ける。エミュレーションテストモード時に、
書込み用ＲＯＭ部４に代えて、入出力ポート６ｂを介し
てこの入出力ポート６ｂと接続する外部メモリをアクセ
スするようにした切換回路８を設ける。外部メモリには
書込み用ＲＯＭ部４に格納されている書込み用プログラ
ムと同一のプログラムを格納しておき、オンボード書込
み動作モードと同一の構成を実行する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ内
蔵マイクロコンピュータ及びそのテスト方法に関し、特
にフラッシュメモリに対するオンボード書込みの機能を
備えたフラッシュメモリ内蔵マイクロコンピュータ及び
そのテスト方法に関する。
【０００２】
【従来の技術】信号処理やシステム制御のためのプログ
ラム（以下、これらを制御プログラムという）を格納す
るＲＯＭを内蔵し、所定のシステムに組込まれるマイク
ロコンピュータは、現在、カメラ，ＡＶ機器，自動車を
はじめ、産業用等の大型システムに至るまで広範囲に使
用されている。そして、このようなシステムにおいて
は、システムニーズの多様化や急速な発展に伴って、そ
の更新や変更が必然的となってきており、制御用プログ
ラムを格納するＲＯＭも、当初のマスクＲＯＭから、Ｅ
ＰＲＯＭを経てＥＥＰＲＯＭ，フラッシュＥＥＰＲＯＭ
へと変化しつつある。
【０００３】このようなシステムに使用されるフラッシ
ュメモリ内蔵マイクロコンピュータの従来の代表的な一
例（第１の例）を図８に示す（例えば、特開平５−２６
６２１９号公報参照）。
【０００４】このフラッシュメモリ内蔵マイクロコンピ
ュータは、内部のデータ，アドレス信号及び制御信号を
含む各種信号を伝達する内部バスのデータバスＤＢ及び
アドレスＡＢと（制御信号バスは図示省略）、この内部
バス（ＤＢ，ＡＢ等）と外部回路との間で各種信号の授
受を行う入出力ポート６ａ，６ｂ及びシリアル・コミュ
ニケーション・インタフェース部７と、通常動作モー
ド，オンボード書込み動作モード及び各種テストモード
を含む動作モードを設定，制御するモード制御部５ｘ
と、所定の動作モードで書込み指示を受け所定のインタ
フェース、例えばシリアル・コミュニケーション・イン
タフェース部７を介して入力され内部バスに伝達された
制御プログラムを伝達された指定アドレスに順次書込ん
で記憶し読出し指示を受け伝達された指定アドレスから
記憶されている制御プログラムを内部バス（データバス
ＤＢ）に順次読出すフラッシュＥＥＰＲＯＭ部２と、所
定の動作モードで書込み指示を受け内部バスを介して伝
達されたデータを指定アドレスに書込んで記憶し読出し
指示を受け指定アドレスから記憶データを内部バス（デ
ータバスＤＢ）に読出すＲＡＭ部３と、フラッシュＥＥ
ＰＲＯＭ部２に制御プログラムを書込むための書込み用
プログラムを記憶しておき所定の動作モードで読出し指
示を受け指定アドレスからこの書込み用プログラムを順
次内部バス（データバスＤＢ）に読出す書込み用ＲＯＭ
部４と、モード制御部５ｘにより設定制御された動作モ
ードに従って入出力ポート６ａ，６ｂ、シリアル・コミ
ュニケーション・インタフェース部７、フラッシュＥＥ
ＰＲＯＭ部２、ＲＡＭ部３、書込み用ＲＯＭ部４を含む
各部の動作指示，制御を行って所定のプログラム処理を
行う中央処理部１とを有する構成となっている。
【０００５】次に、このフラッシュメモリ内蔵マイクロ
コンピュータの各動作モードにおける動作について説明
する。
【０００６】まず、通常動作モード、すなわち、このフ
ラッシュメモリ内蔵マイクロコンピュータ（以下、「本
マイコン」と省略することもある）が所定のシステム内
で通常の動作を行うときの動作について、図９（Ａ）に
示されたブロック図を参照し説明する。
【０００７】モード制御部５ｘは、例えば入出力ポート
６ａからデータバスＤＢを介して入力されるモード設定
信号が通常動作モードを指定していることを知り、この
通常動作モードに関与する各部、すなわち、中央処理部
１，フラッシュＥＥＰＲＯＭ部２，ＲＡＭ部３，シリア
ル・コミュニケーション・インタフェース部７（本マイ
コンが組込まれるシステムによっては、入出力ポート
（６ａ，６ｂ）共、又は入出力ポートのみ）をデータバ
スＤＡ，アドレスバスＡＤ（及び図示省略されているが
制御信号バス）に接続する。又、主として中央処理部１
に通常動作モードであることを知らせる。
【０００８】中央処理部１は、通常動作モードであるこ
とを知り、フラッシュＥＥＰＲＯＭ２から順次制御プロ
グラムを読出し、この制御プログラムに従って各部を制
御すると共に、シリアル・コミュニケーション・インタ
フェース部７を介して入力される外部回路（システム
側）からの各種信号に対し所定の処理を行って外部回路
に戻したり、各種信号に対する処理実行中の中間結果を
ＲＡＭ部３に書込んで記憶させ、またこのＲＡＭ部３か
らのデータを読出して所定の処理を行う等のプログラム
処理を実行する。
【０００９】次に、このフラッシュメモリ内蔵マイクロ
コンピュータをシステムに実装した状態で本マイコンの
フラッシュＥＥＰＲＯＭ部２に制御プログラムを書込む
オンボード書込み動作モードにおける動作について説明
する。このオンボード書込み動作モードの場合には、図
９（Ｂ）に示されたブロック図のように、モード制御部
５ｘによって接続，制御される。
【００１０】シリアル・コミュニケーション・インタフ
ェース部７には、例えば、書込み用アダプタを介して制
御プログラム供給源と接続されている。
【００１１】中央処理部１は、オンボード書込み動作モ
ードであることを知り、書込み用ＲＯＭ部４から書込み
用プログラムを読込み、この書込み用プログラムに従っ
て、シリアル・コミュニケーション・インタフェース部
７及び書込み用アダプタを介して制御プログラム供給源
からの制御プログラムを読込み、フラッシュＥＥＰＲＯ
Ｍ部２に書込む。この際、読込んだプログラムを一旦Ｒ
ＡＭ部３に格納してからフラッシュＥＥＰＲＯＭ部２に
書込むようにした例もある。この書込みの際には、書込
みベリファイも同時に行なわれる。
【００１２】次に、テストモードのうちの中央処理部１
を中心とした処理動作のテスト（ＣＰＵ系テストとい
う）を行うときの動作について説明する。この場合は、
モード制御部５ｘによりＣＰＵ系テストモードに設定制
御され、図１０（Ａ）に示されたように、ＣＰＵ系テス
トを行うためのテスト用プログラムを格納したテスト用
外部メモリ２００を入出力ポート６ａ（又はシリアル・
コミュニケーション・インタフェース部７でもよい）を
介して内部バスと接続する。このとき、フラッシュＥＥ
ＰＲＯＭ部２はデータバスＤＢから切離される。フラッ
シュＥＥＰＲＯＭ部２に代えてテスト用外部メモリ２０
０から読み出されるテスト用プログラムによってＣＰＵ
を動作させ、効率的にテストを行うためである。
【００１３】中央処理部１は、ＣＰＵ系テストモードで
あることを知り、テスト用外部メモリ２００からテスト
用プログラムを順時読込み、このテスト用プログラムに
従って所定の処理を実行する。また、処理中の中間結果
等はＲＡＭ部３に一時保管され、各種の処理結果は入出
力ポート６ａを介してテスト用外部メモリ２００に出力
されるか、図示されていないが、他の入出力ポートから
出力される。こうして、中央処理部１を中心とした処理
動作のテストが行なわれる。
【００１４】なお、テスト用外部メモリ２００及び後述
するメモリテスト装置３００はＬＳＩテスターであって
もよい。この場合、テスト用外部メモリ２００から読み
出されるテスト用プログラムはＬＳＩテスターのドライ
バーから印加されるテストパターンでも良い。この場合
マイコンから出力される処理結果はＬＳＩテスターに入
力され、マイコンが正常動作しているかどうかがテスト
される。
【００１５】次に、テストモードのうちのフラッシュＥ
ＥＰＲＯＭ部２をテストする（フラッシュメモリテス
ト）ときの動作について説明する。この場合は、モード
制御部５ｘにより、図１０（Ｂ）に示されたように、入
出力ポート６ａ，内部バスを介してフラッシュＥＥＰＲ
ＯＭ部２が外部のメモリテスト装置３００と接続され、
中央処理部１等の他のブロックは内部バスから切り離さ
れる。
【００１６】そして、メモリテスト装置３００によっ
て、フラッシュＥＥＰＲＯＭ部２に対し、消去テスト
（ベリファイを含む），書込みテスト（同じくベリファ
イを含む）等が実行される。このような形でフラッシュ
メモリテストを行うのは、中央処理部１を通して例えば
オンボード書込みのルートを使って行うのでは、テスト
時間が長くなりすぎるからである。
【００１７】このフラッシュメモリ内蔵マイクロコンピ
ュータにおいて、フラッシュＥＥＰＲＯＭ部２に制御プ
ログラムをオンボード書込みする場合、一般的にはシリ
アル・コミュニケーション・インタフェース部７を介し
て制御プログラム供給源と接続するが、入出力ポート
（６ａ，６ｂ）介して接続することもある。
【００１８】シリアル・コミュニケーション・インタフ
ェース部７には、その通信方式によって色々な種類があ
り、例えば、クロック信号，送信データ，受信データそ
れぞれを伝送する３本の信号線を使用するクロック同期
式通信方式の３線式通信インタフェース、送信データ，
受信データそれぞれを伝送する２本の信号線を使用し、
送信データ，受信データにスタートビット，ストップビ
ットを含む非同期式通信（ＵＡＲＴ）インタフェース、
クロック信号と伝送データ，受信データとをそれぞれ伝
送する２本の信号線を使用する同期式通信方式のＩＩＣ
バス通信インタフェースなどがある。
【００１９】オンボード書込み動作モードにおいて、こ
のシリアル・コミュニケーション・インタフェース部７
として、これらのうちのどの通信インタフェースのどれ
を採用するかは、これら通信インタフェースの回路規
模，動作スピード等の特性，ノイズ等に対する耐環境
性，信号線数や、本マイコンが組込まれるシステム（以
下、上位システムという）の使用分野、本マイコンに対
するチップ面積の制約、上位システムとの整合性等を考
慮して最適のものに決定され固定される。
【００２０】この従来のフラッシュメモリ内蔵マイクロ
コンピュータでは、オンボード書込み動作モード等のフ
ラッシュＥＥＰＲＯＭ部２へのプログラムやデータの書
込み動作時には、通常、図１１に示すように、シリアル
・コミュニケーション・インタフェース部７を介して、
外部からのプログラムやデータ（以下、単にデータとい
う）を所定の単位ずつ取込んで一旦中央処理部１のバッ
ファ回路１１に保持するかＲＡＭ部３に保持し、この
後、所定のタイミングでフラッシュＥＥＰＲＯＭ部２に
伝達して書込み動作を行っている。
【００２１】この書込み動作時におけるデータの書込み
時間や、消去動作時におけるデータの消去時間は、フラ
ッシュＥＥＰＲＯＭ部２内に設けられている制御回路に
より決定される。
【００２２】図１２（Ａ），（Ｂ）は一般的なフラッシ
ュＥＥＰＲＯＭ部２内部構成の一例を示すブロック図及
びその制御回路の書込み制御パルス発生部分のブロック
図である。
【００２３】このフラッシュＥＥＰＲＯＭ部２は、複数
のメモリセルトランジスタを行方向，列方向に配置した
メモリセルアレイ２０と、このメモリセルアレイ２０の
所定のメモリセルトランジスタを選択してデータの書込
み，読出しを行う行選択回路２１，列デコーダ２２，列
選択スイッチ回路２３，書込み回路２４及びセンス増幅
器２５と、書込み動作時（中央処理部１からの書込み制
御信号ＷＥが活性化レベル）や消去動作時（消去制御信
号ＥＲが活性化レベル）にデータの書込み時間を決定す
る書込み制御パルスＷＥＰやデータの消去時間を決定す
る消去制御パルスＥＲＰを発生すると共に内部書込み制
御信号ＷＥｉ，内部消去制御信号ＥＲｉを発生して書込
み動作，消去動作を制御する制御回路２６と、書込み動
作時に書込み制御パルスＷＥＰに同期して同一パルス幅
の書込み用電圧Ｖｗｅを発生し書込み回路２４を介して
選択されメモリセルトランジスタのドレインに供給する
書込み電圧発生回路２８と、書込み動作時に選択された
メモリセルトランジスタの制御ゲートに書込み用の電圧
を供給し読出し動作時には電源電圧を供給する電圧切換
回路２７と、消去動作時に消去制御パルスＥＲＰと同期
して同一パルス幅の消去用電圧Ｖｅｒを発生しソース線
ＳＬを介してメモリセルアレイ２０の全メモリセルトラ
ンジスタのソースに供給する消去電圧発生回路２９とを
備え、また、消去動作時には、内部消去制御信号ＥＲｉ
に従ってメモリセルアレイ２０の全メモリセルトランジ
スタの制御ゲートを接地電位に、ドレインを開放状態に
する構成となっている。
【００２４】そしてこのフラッシュＥＥＰＲＯＭ部２の
制御回路２６には、書込み制御信号ＷＥや消去制御信号
ＥＲなどのメモリ動作モード信号ＭＭＤと本マイコン内
部の動作タイミングの基本となるクロックパルスＣＫと
を受けてスタートパルスＳＴＴを発生するタイミング制
御部２６１と、スタートパルスＳＴＴに応答してクロッ
クパルスＣＫのカウントを開始するカウンタ２６２と、
書込み制御パルスＷＥＰ，書込み用電圧Ｖｗｅのパルス
幅と対応する値を保持するモジュロ・レジスタ２６３
と、カウンタ２６２からのカウント値がモジュロ・レジ
スタ２６３の保持値と一致したときストップパルスＳＴ
Ｐを発生する比較回路２６４と、スタートパルスＳＴＴ
で出力端、すなわち書込み制御パルスＷＥＰを活性化レ
ベルとしストップパルスＳＴＰで非活性レベルとして所
定のパルス幅の書込み制御パルスＷＥＰを発生するパル
ス発生回路２６５とが含まれている。なお、消去制御パ
ルスＥＲＰも制御回路２６内の同様の回路によって生成
される。そして、モジュロ・レジスタ２６３に保持され
る値は、本マイコン内部で使用されるクロックパルスＣ
Ｋの周波数によって定まり、通常固定化されていて、一
定の書込み時間（例えば５０μｓ），消去時間（例えば
２ｓ）を保つようになっている。
【００２５】
【発明が解決しようとする課題】上述した従来のフラッ
シュ内蔵マイクロコンピュータは、テストモードにおい
て中央処理部１を中心とした処理動作のテスト（ＣＰＵ
系テストモード）、及びフラッシュＥＥＰＲＯＭ部２の
単独での動作テスト（フラッスメモリテスト）は実施さ
れるものの、この２つのモードのテストでは中央処理部
１を動作させてフラッシュＥＥＰＲＯＭ部２の消去，書
込みのテストを行うことは出来ないという問題点があっ
た。
【００２６】なぜならば、ＣＰＵ系テストモードでは内
部のフラッシュＥＥＰＲＯＭ部に代えてテスト用外部メ
モリ２００から読み出されるプログラムにより動作させ
るため、フラッシュＥＥＰＲＯＭ部２はデータバスＤＢ
から切り離す必要があった。一方、フラッシュメモリテ
ストではテスト時間を短縮するために中央処理装置１等
を内部バスから切り離しフラッシュＥＥＰＲＯＭ部２を
単独でテストする必要があったからである。
【００２７】しかし、ＣＰＵ系テストモードのテスト結
果とフラッシュメモリテストのテスト結果がどちらも正
常動作であったとしても、中央処理部１を動作させて中
央処理部１の制御下でフラッシュＥＥＰＲＯＭ部２の消
去，書込みを行った場合に正常に動作するという保証は
ない。なぜならば、中央処理部１からフラッシュＥＥＰ
ＲＯＭ部２に与えられる消去信号，書込み信号の接続及
びタイミング等についてはＣＰＵ系テスト及びフラッシ
ュメモリテストのどちらにおいてもテストできないから
である。
【００２８】また、ＣＰＵ系テスト及びフラッシュメモ
リテスト以外のテスト方法としては書込み用ＲＯＭ部４
の書込みプログラムを動作させて中央処理部１の制御下
においてフラッシュＥＥＰＲＯＭ２の消去，書込みのテ
ストを行うことも考えられる。しかし、内蔵されている
書込み用ＲＯＭ部４にはシリアルインターフェース通信
の初期設定等の実際のオンボード書込みには必要ではあ
るが、フラッシュＥＥＰＲＯＭ２の消去，書込みのテス
トを行うためには冗長な部分が含まれており効率よくテ
ストを行うことができない。また、漏れのないテストの
ためには書込みＲＯＭ部４にはない命令の組み合わせを
使ってフラッシュＥＥＰＲＯＭ２の消去，書込みのテス
トが必要な場合もある。従って、書込み用ＲＯＭ部４の
プログラムを動作させてテストを行ったとしても、中央
処理部１の制御下におけるフラッシュＥＥＰＲＯＭ部の
消去，書込みのテストを十分に行うことは不可能であっ
た。これらの理由は一般にＲＯＭを内蔵しているマイク
ロコンピュータが内蔵のＲＯＭのプログラムを動作させ
てテストを行うことにより、外部から命令を挿入してテ
ストを行うことが一般的であるのと同一の理由である。
【００２９】また、オンボード書込み動作モード時以外
には、書込み用ＲＯＭ部４は全く使用されず常に非活性
化状態にあり、一方、オンボード書込み動作モード時に
は、内蔵するメモリ領域のうちに使用しない領域もあっ
てメモリの無駄があり、その分、チップ面積が増大する
という問題点がある。
【００３０】また、オンボード書込み動作モードにおい
て使用されるシリアル・コミュニケーション・インタフ
ェース部７は、特定の通信方式の通信インタフェースに
固定されているので、組込みできる上位システムの範囲
が制限されるという問題点と、広範囲の上位システムに
対応できるようにするには、通信方式の異なる通信イン
タフェースをオンボード書込み用として内蔵した複数種
類のマイコンを準備する必要があり、製作，管理等が繁
雑になるという問題点がある。
【００３１】また、オンボード書込み動作モード等でフ
ラッシュＥＥＰＲＯＭ部２にデータ（プログラムを含
む）を書込む際に、外部からの所定単位のデータを一
旦、中央処理部１のバッファ回路１１やＲＡＭ部３に取
込んでからフラッシュＥＥＰＲＯＭ部２に伝達する構成
となっているので、所定単位のデータの取込みに要する
時間がこの所定単位のデータのフラッシュＥＥＰＲＯＭ
部２への書込みに要する時間より長い場合には、中央処
理部１等への一旦取込みに要する時間分だけ動作速度が
遅くなるという問題点がある。
【００３２】また、フラッシュＥＥＰＲＯＭ部２にデー
タを書込むときの書込み時間、及びデータを消去すると
きの消去時間は、このフラッシュＥＥＰＲＯＭ部２内の
制御回路２６において、内部動作タイミングの基本とな
るクロックパルスＣＫをモジュロ・レジスタ２６３に保
持されている値だけカウントして決定し、かつこのモジ
ュロ・レジスタ２６３に保持されている値は固定されて
いるので、上位システムの動作周波数が変更されたり、
通信方式が変ったりして内部のクロックパルスＣＫの周
波数が変更されると所定の書込み時間，消去時間を保つ
ことができなくなり、上位システムに対する適応性が低
いという問題点がある。
【００３３】従って、本発明の第１の目的は、従来のテ
スト方法ではテスト出来なかった中央処理部１を動作さ
せて中央処理部１の制御下でフラッシュＥＥＰＲＯＭ部
の消去，書込みが出来るかどうかをテストできるフラッ
シュメモリ内蔵マイコン及びフラッシュメモリ内蔵マイ
コン及びそのテスト方法を提供することであり、第２の
目的は、内蔵するメモリ領域の無駄をはぶいてチップ面
積を小さくすることができるフラッシュメモリ内蔵マイ
クロコンピュータを提供することにあり、第３の目的
は、１種類で異なる通信方式の上位システムとの通信が
可能となって組込みできる上位システムの範囲を拡大す
ることができ、製作，管理等を単純化することができる
フラッシュメモリ内蔵マイクロコンピュータを提供する
ことにあり、第４の目的は、所定単位のデータを取込む
時間が書込み時間より長い場合の動作速度を速くするこ
とにあり、第５の目的は、上位システムの動作周波数や
通信方式等が変っても書込み時間，消去時間が常に一定
時間となって上位システムに対する適応性を向上させる
と共に安定した書込み特性，消去特性が得られるように
することにある。
【００３４】
【課題を解決するための手段】第１の発明のフラッシュ
メモリ内蔵マイクロコンピュータは、外部回路との間で
少なくともデータ，アドレス信号及び制御信号の授受を
行う入出力ポート及びシリアル・コミュニケーション・
インタフェースを含むインタフェース部と、通常動作モ
ード，オンボード書込み動作モード及び各種テストモー
ドを含む動作モードを設定，制御するモード制御部と、
前記動作モードでの書込み指示を受け前記インタフェー
ス部を介して入力されたプログラムを指定アドレスに順
次書込んで記憶し読出し指示を受け指定アドレスから前
記プログラムを順次読出すフラッシュＥＥＰＲＯ部と、
前記動作モードでの書込み指示を受け伝達されたデータ
を指定アドレスに書込んで記憶し読出し指示を受け指定
アドレスから記憶データを読出すＲＡＭ部と、前記フラ
ッシュＥＥＰＲＯＭ部にプログラムを書込むための書込
み用プログラムを記憶しておき前記動作モードでの読出
し指示を受け指定アドレスから前記書込み用プログラム
を順次読出す書込み用ＲＯＭ部と、前記モード制御部に
より設定制御された動作モードに従って前記インタフェ
ース部，フラッシュＥＥＰＲＯＭ部，ＲＡＭ部及び書込
み用ＲＯＭ部を含む各部の動作指示，制御を行い所定の
プログラム処理を行う中央処理部とを有するフラッシュ
メモリ内蔵マイクロコンピュータにおいて、前記各種テ
ストモード内に前記書込み用プログラムのエミュレーシ
ョンを行うエミュレーションテストモードを設け、この
エミュレーションテストモード時には、前記モード制御
部により前記書込み用ＲＯＭ部以外の各部を前記オンボ
ード書込み動作モードと同一の動作モードとなるように
設定，制御し、かつ前記書込み用ＲＯＭ部を非活性状態
とすると共に前記インタフェース部のうちの前記オンボ
ード書込み動作モード時には使用しない入出力ポートを
活性化状態として前記書込み用ＲＯＭ部に対する読出し
指示，アドレス指定をこの入出力ポートを介して外部回
路に伝達することで、前記書込み用プログラムと同等の
プログラムを前記外部回路から取込むようにして構成さ
れる。
【００３５】第２の発明のフラッシュメモリ内蔵マイク
ロコンピュータのテスト方法は、前記第１の発明のフラ
ッシュメモリ内蔵マイクロコンピュータのエミュレーシ
ョンテストモード時に、活性化状態とされた入出力ポー
トに書込み用ＲＯＭ部に格納されている書込み用プログ
ラムと同一のプログラムを同一のアドレスに記憶する外
部メモリを接続し、オンボード書込み動作モード時にフ
ラッシュメモリへの制御用プログラムの供給源と接続す
るインタフェース部にはこの制御用プログラムと対応す
るエミュレーションテスト用のデータの供給源を接続し
て、オンボード書込み動作モードと同一の動作を実行
し、前記書込み用プログラムのエミュレーションテスト
を行うようにして構成される。
【００３６】第３の発明のフラッシュメモリ内蔵マイク
ロコンピュータのテスト方法は、フラッシュＥＥＰＲＯ
Ｍ部と、通常時は前記フラッシュＥＥＰＲＯＭ部から読
出した命令によって全体を制御する中央処理部と、動作
モードに応じて活性化される周辺回路を有し、さらに前
記中央処理部の制御下で前記フラッシュＥＥＰＲＯＭ部
の書換えを行う機能を有するフラッシュメモリ内蔵マイ
クロコンピュータのテスト方法において、前記フラッシ
ュＥＥＰＲＯＭ部から読出す命令に代えて外部から命令
を入力することにより前記中央処理部を動作させ、前記
フラッシュＥＥＰＲＯＭ部以外の前記中央処理部，周辺
回路の機能をテストする工程と、前記中央処理部から前
記フラッシュＥＥＰＲＯＭ部を切り離し、前記フラッシ
ュＥＥＰＲＯＭ部単独で外部から入力される信号により
直接、前記フラッシュＥＥＰＲＯＭ部の消去，書込みテ
ストを行い、前記フラッシュＥＥＰＲＯＭ単独での機能
をテストする工程と、外部から入力した命令によって前
記中央処理部を動作させ、この中央処理部の制御下で前
記フラッシュＥＥＰＲＯＭの消去，書込みテストを行う
ことにより、前記フラッシュＥＥＰＲＯＭ部及び中央処
理部の接続状態をテストする工程を少なくとも有して構
成される。
【００３７】第４の発明のフラッシュメモリ内蔵マイク
ロコンピュータは、外部回路との間で少なくともデー
タ，アドレス信号及び制御信号の授受を行う入出力ポー
ト及びシリアル・コミュニケーション・インタフェース
を含むインタフェース部と、通常動作モード，オンボー
ド書込み動作モード及び各種テストモードを含む動作モ
ードを設定，制御するモード制御部と、前記動作モード
での書込み指示を受け前記インタフェース部を介して入
力されたプログラムを指定アドレスに順次書込んで記憶
し読出し指示を受け指定アドレスから前記プログラムを
順次読出すフラッシュＥＥＰＲＯＭ部と、前記動作モー
ドでの書込み指示を受け伝達されたデータを指定アドレ
スに書込んで記憶し読出し指示を受け指定アドレスから
記憶データを読出すＲＡＭ部と、前記フラッシュＥＥＰ
ＲＯＭ部にプログラムを書込むための書込み用プログラ
ムを記憶しておき前記動作モードでの読出し指示を受け
指定アドレスから前記書込み用プログラムを順次読出す
書込み用ＲＯＭ部と、前記モード制御部により設定制御
された動作モードに従って前記インタフェース部，フラ
ッシュＥＥＰＲＯＭ部，ＲＡＭ部及び書込み用ＲＯＭ部
を含む各部の動作指示，制御を行い所定の信号処理を行
う中央処理部とを有するフラッシュメモリ内蔵マイクロ
コンピュータにおいて、前記書込み用ＲＯＭ部に代え
て、前記ＲＡＭ部内の所定の領域に、所定の初期状態に
前記書込み用プログラムが書込まれて記憶される書込み
プログラム初期設定領域を設け、前記オンボード書込み
動作モード時に、前記書込み用ＲＯＭ部へのアクセスに
代えて、前記ＲＡＭ部の書込みプログラム初期設定領域
にアクセスするようにして構成される。
【００３８】第５の発明のフラッシュメモリ内蔵マイク
ロコンピュータは、外部回路との間で少なくともデー
タ，アドレス信号及び制御信号の授受を行う入出力ポー
ト及びシリアル・コミュニケーション・インタフェース
を含むインタフェース部と、通常動作モード，オンボー
ド書込み動作モード及び各種テストモードを含む動作モ
ードを設定，制御するモード制御部と、前記動作モード
での書込み指示を受け前記インタフェース部を介して入
力されたプログラムを指定アドレスに順次書込んで記憶
し読出し指示を受け指定アドレスから前記プログラムを
順次読出すフラッシュＥＥＰＲＯＭ部と、前記動作モー
ドでの書込み指示を受け伝達されたデータを指定アドレ
スに書込んで記憶し読出し指示を受け指定アドレスから
記憶データを読出すＲＡＭ部と、前記フラッシュＥＥＰ
ＲＯＭ部にプログラムを書込むための書込み用プログラ
ムを記憶しておき前記動作モードでの読出し指示を受け
指定アドレスから前記書込み用プログラムを順次読出す
書込み用ＲＯＭ部と、前記モード制御部により設定制御
された動作モードに従って前記インタフェース部，フラ
ッシュＥＥＰＲＯＭ部，ＲＡＭ部及び書込み用ＲＯＭ部
を含む各部の動作指示，制御を行い所定のプログラム処
理を行う中央処理部とを有するフラッシュメモリ内蔵マ
イクロコンピュータにおいて、前記シリアル・コミュニ
ケーション・インタフェースとして通信方式が異なる少
なくとも２種類のシリアル・コミュニケーション・イン
タフェースを設け、これらシリアル・コミュニケーショ
ン・インタフェース及び入出力ポートのうちの１つを選
択，指定する選択用レジスタを含み、この選択用レジス
タの指示により前記シリアル・コミュニケーション・イ
ンタフェース及び入出力ポートのうちの１種類を選択し
て外部回路との接続を制御すると共に選択されたインタ
フェースを通信可能状態に制御するインタフェース選択
制御手段を設けて構成される。
【００３９】また、オンボード書込み動作モード時に、
インタフェース部を介して所定の単位ずつ取込まれる書
込み用のデータのこの所定の単位のデータが取込まれる
時間を検出してこの時間が予め設定された時間より短い
か否か判別するデータ受信時間検出判別回路と、このデ
ータ受信時間検出判別回路によって前記所定の単位のデ
ータが取込まれる時間が前記予め設定された時間より短
いと判定されたときには前記所定の単位のデータを中央
処理部のレジスタ回路及びＲＡＭ部を含む記憶領域のう
ちの所定の記憶領域に一旦保持したのち所定のタイミン
グでフラッシュＥＥＲＯＭ部に伝達し、否と判定された
ときには前記所定の単位のデータを直接前記フラッシュ
ＥＥＰＲＯＭ部に伝達するデータ伝達制御手段とを設け
て構成される。
【００４０】また、フラッシュＥＥＰＲＯＭ部に、デー
タの書込み時間を決定する書込み制御パルス及び消去時
間を決定する消去制御パルスを発生する制御回路を含
み、この制御回路を、前記書込み時間及び消去時間それ
ぞれと対応する値を保持するモジュロ・レジスタと、書
込み動作時，消去動作時に所定のタイミングで前記書込
み制御パルス，消去制御パルスを活性化レベルに立上ら
せると共にクロックパルスのカウントを開始しそのカウ
ント値が前記モジュロ・レジスタの保持値と一致したと
き前記書込み制御パルス，消去制御パルスを非活性化レ
ベルとするパルス発生部と、前記モジュロ・レジスタに
保持される値を設定するレジスタ値設定手段とを備えた
回路として構成され、更に制御回路に、クロックパルス
の周波数を検出する周波数検出回路を設け、レジスタ値
設定手段を、前記周波数検出回路で検出された周波数の
従ってモジュロ・レジスタに保持される値を設定する回
路とするか、制御回路に、モジュロ・レジスタに保持さ
れている値と対応するパルス値より広いパルス幅の書込
み制御パルス，消去制御パルスを発生するように制御す
るパルス幅拡大制御手段を設けて構成される。また、パ
ルス幅拡大制御手段を、クロックパルスのカウント値が
モジュロ・レジスタの保持値と一致した後、所定の時間
経過後に書込み制御パルス，消去制御パルスを非活性化
レベルとする割込み回路とするか、伝達されたクロック
パルスを所定数間引いてカウントするようにするクロッ
ク伝達制御回路として構成される。
【００４１】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
【００４２】図１は本発明の第１の実施の形態を示すブ
ロック図である。
【００４３】この実施の形態が図８に示された従来のフ
ラッシュメモリ内蔵マイクロコンピュータと相違する点
は、テストモードとして、書込み用プログラムのエミュ
レーションテストを行うためのエミュレーションテスト
モードを新たに設け、このエミュレーションテストモー
ド時には、モード制御部５により書込み用ＲＯＭ部４以
外の各部をオンボード書込み動作モードと同一の動作モ
ードとなるように設定，制御し、かつ書込み用ＲＯＭ部
４を非活性状態とすると共にオンボード書込み動作モー
ド時には使用しない入出力ポート６ｂを活性化状態とし
て書込みＲＯＭ部４に対する読出し指示，アドレス信号
をこの入出力ポート６ｂを介して外部回路に伝達しこの
外部回路からの書込み用プログラムと対応するプログラ
ムを取込む切換回路８を設けた点にある。
【００４４】次に、この実施の形態の動作及びテスト方
法について説明する。動作モードがエミュレーションテ
ストモード以外では、モード制御部５によって図８〜図
１０（Ａ），（Ｂ）に示された従来例のブロック構成と
同一構成，同一動作となるので、その説明は省略する。
【００４５】動作モードがエミュレーションテストモー
ドのときは、モード制御部５により、図２に示されたブ
ロック構成に設定，制御され、また、入出力ポート６ｂ
には、外部回路として、書込み用プログラムを書込み用
ＲＯＭ部４と同一のアドレスに格納してこの書込み用Ｒ
ＯＭ部４の代用となるエミュレーション用外部メモリ１
００が接続され、シリアル・コミュニケーション・イン
タフェース部７には、フラッシュＥＥＰＲＯＭ部２に書
込むための制御用プログラムと対応するエミュレーショ
ンテスト用のデータの供給源が接続される。そして、オ
ンボード書込み動作モードと同一の動作が実行される。
ただし、このとき、書込み用ＲＯＭ部４はエミュレーシ
ョン用外部メモリ１００に切換っており、中央処理部１
からの書込み用ＲＯＭ部４へのアクセスは、実際にはエ
ミュレーション用外部メモリ１００へのアクセスとな
る。
【００４６】すなわち、中央処理部１は、書込み用ＲＯ
Ｍ部４をアクセス（実際にはエミュレーション用外部メ
モリ１００をアクセス）して書込み用プログラムを読込
み、この書込み用プログラムに従ってシリアル・コミュ
ニケーション・インタフェース部７を介してエミュレー
ションテスト用のデータの供給源からこのエミュレーシ
ョンテスト用のデータを読込んでフラッシュＥＥＰＲＯ
Ｍ部２に書込む。この書込みの際には、書込み用プログ
ラムの書込みベリファイルーチンによって書込みベリフ
ァイが実行されるので、この書込みベリファイの結果を
見ることにより（例えば入出力ポート６ａ等から出力さ
れる）、書込みプログラムによるオンボード書込み動作
が正常に実行されたか否かを判別することができる。
【００４７】オンボード書込み動作が正常ではないと判
定されたときには、例えば、エミュレーションテスト用
外部メモリ１００に格納されているプログラムやエミュ
レーションテスト用のデータを一部修正，変更等を行っ
て再度、オンボード書込み動作を実行する、などのプロ
グラムバグ解析，ハードウェア不具合解析を行う。こう
して、プログラムやエミュレーションテスト用のデータ
の一部修正，変更等の簡単な操作で、プログラムのデバ
ッグ、ハードウェア不具合解析等ができる。
【００４８】また、エミュレーション用外部メモリ１０
０に、消去，消去ベリファイを含む消去テスト用のプロ
グラム（命令）、及び書込み，書込みベリファイを含む
書込みテスト用のプログラム（命令）を格納させること
により、入出力ポート６ｂから挿入した命令によって中
央処理部１を動作させて中央処理部１の制御下において
フラッシュＥＥＰＲＯＭ部２の消去，書込みのテストを
行うことが出来る。これによって従来のＣＰＵ系テスト
モード、フラッシュメモリテストモードでは不可能であ
った中央処理部１からフラッシュＥＥＰＲＯＭ部２に与
えられる消去信号，書込み信号の接続状態及びタイミン
グ等のテストが行うことができ、漏れのないテストを効
率的に行うことにより高品質なフラッシュＥＥＰＲＯＭ
内蔵マイクロコンピュータを提供することができる。
【００４９】図３は本発明の第２の実施の形態を示すブ
ロック図である。
【００５０】この実施の形態が図８に示された従来のフ
ラッシュメモリ内蔵マイクロコンピュータと相違する点
は、書込み用ＲＯＭ部４に代えて、ＲＡＭ部３内の所定
の領域に、所定の初期状態に書込みプログラムが書込ま
れて記憶される書込みプログラム初期設定領域３１を設
けてＲＡＭ部３ａとし、オンボード書込み動作モード時
に、書込み用ＲＯＭ部４へのアクセスに代えてＲＡＭ部
３ａの書込みプログラム処理設定領域にアクセスするよ
うにした点にある。
【００５１】書込み用プログラム初期設定領域３１への
書込み用プログラムの書込みは、例えば、ＲＡＭ部３の
内の各メモリセルを２つの駆動用のトランジスタとこれ
ら駆動用のトランジスタそれぞれの負荷抵抗とを備えた
フリップフロップ回路とした場合、これら負荷抵抗の抵
抗値を異なる値とすることにより、電源投入時等の初期
状態において、これらメモリセルのデータを設定し、行
うことができる。
【００５２】この実施の形態においては、オンボード書
込み動作モード時には使用されないＲＡＭ部３ａの領域
を利用しその領域に電源投入時等の初期状態に書込み用
プログラムを書込み、オンボード書込み動作モード時に
は書込み用ＲＯＭ部（４）の代りにこの書込み用プログ
ラム初期設定領域３１をアクセスし、フラッシュＥＥＰ
ＲＯＭ部２へのプログラム書込み後は通常のＲＡＭとし
て使用されるので、従来例の書込み用ＲＯＭ部４が不要
となり、その分チップ面積を小さくすることができ、ま
たメモリ領域の無駄をはぶくことができる。
【００５３】図４は本発明の第３の実施の形態を示すブ
ロック図である。
【００５４】この実施の形態が図８に示された従来のフ
ラッシュメモリ内蔵マイクロコンピュータと相違する点
は、シリアル・コミュニケーション・インタフェース部
７の中に、通信方式が異なる非同期式通信インタフェー
ス部７１，３線式通信インタフェース部７２及びＩＩＣ
バス通信インタフェース部７３を設け、これらインタフ
ェース部（７１〜７３）及び入出力ポート６（６ａ，６
ｂを含む）のうちの１つを選択，指定するための選択用
データを保持する選択用レジスタ９１を含みこの選択用
レジスタ９１の保持データにより上記インタフェース部
（７１〜７３）及び入出力ポート６のうちの１つを選択
して外部回路との接続を制御しかつ選択されたインタフ
ェースを通信可能状態に制御するインタフェース選択制
御部９を設けた点にある。
【００５５】選択用レジスタ９１への選択用データの設
定，保持は、例えば、所定の端子にパルス信号を印加し
てそのパルス数と対応するデータを保持する方法、所定
の端子の電圧と対応するデータを保持する方法、予め所
定の内部メモリ（例えばフラッシュＥＥＰＲＯＭ部２や
ＲＡＭ部３）に格納または初期設定しておき所定のタイ
ミング（例えば電源投入時や動作モード設定時）で選択
用レジスタに設定，保持させる方法などがある。
【００５６】次にこの実施の形態の動作について説明す
る。
【００５７】電源投入時や動作モード設定時の初期状態
において、インタフェース選択制御部９は、所定の端子
の状態や所定の内部メモリに設定されたデータに従って
選択用レジスタ９１の保持データ（選択用データ）を設
定する。この後、選択用レジスタ９１に保持されている
選択用データに従って、インタフェース選択制御部９
は、非同期式通信インタフェース部７１，３線式通信イ
ンタフェース部７２，ＩＩＣバス通信インタフェース部
７３及び入出力ポート６（６ａ，６ｂ）のうちの１つを
選択して外部回路と接続し、また、選択されたインタフ
ェースを通信可能状態とする。
【００５８】こうして、所定の動作モード、例えばオン
ボード書込み動作モードにおいて、選択されたインタフ
ェース、例えば非同期式通信インタフェース部７１を介
して外部回路との通信が可能となり、その動作モードを
実行することができる。
【００５９】この実施の形態においては、上位システム
の通信方式に合わせインタフェースを選択し上位システ
ムとの通信が可能となるので、組込みできる上位システ
ムの範囲を拡大することができ、また通信方式の異なる
上位システムに対して１種類のマイコンを基準すればよ
いので、製作や管理等を単純化することができる。
【００６０】また、この実施の形態では、動作モードに
応じてインタフェースを選択することができるので、使
用動作モードに適したインタフェースにより上位システ
ムとの通信が可能となる、という利点がある。
【００６１】図５は本発明の第４の実施の形態を示すブ
ロック図である。
【００６２】この実施の形態は、オンボード書込み動作
モード時に、シリアル・コミュニケーション・インタフ
ェース部７を介して所定の単位ずつ取込まれる書込み用
のデータのこの所定の単位のデータが取込まれる時間を
検出してこの時間が予め設定した時間（例えばフラッシ
ュＥＥＰＲＯＭ部２のデータの書込み時間）より短かい
か否かを判別するデータ受信時間検出判別回路１０を設
け、中央処理部１ａ内に、データ受信時間検出判別回路
１０によって、所定の単位のデータが取込まれる時間が
予め設定された時間より短いと判定されたときにはこの
所定の単位のデータを中央処理部１ａ内のレジスタ回路
１１に一旦保持したのち所定のタイミングでフラッシュ
ＥＥＰＲＯＭ部２に伝達し、否と判定されたときにはこ
の所定の単位のデータを直接フラッシュＥＥＰＲＯＭ部
２に伝達するデータ伝達制御部１２を設けたものであ
る。
【００６３】なお、この実施の形態においては、所定の
単位のデータを一旦保持する領域を、中央処理部１ａ内
のレジスタ回路１１としたが、ＲＡＭ部３内の所定の領
域であってもよい。
【００６４】この実施の形態においては、所定の単位の
データが取込まれる時間が予め設定された時間（書込み
時間）より短かい（すなわち、受信速度が速い）ときに
は、図１１に示された従来例と同様に中央処理部１ａの
バッファ回路１１等に一旦保持した後、フラッシュＥＥ
ＰＲＯＭ部２に渡す。また、所定の単位のデータが取込
まれる時間が予め設定された時間より長い（すなわち、
受信速度が遅い）ときには、シリアル・コミュニケーシ
ョン・インタフェース部７から直接フラッシュＥＥＰＲ
ＯＭ部２に渡す。
【００６５】従って、受信速度が遅い場合、所定の単位
のデータをバッファ回路１１等に一旦保持する、という
時間を省くことができるので、その分動作時間を短縮す
ることができる。
【００６６】図６（Ａ），（Ｂ）及び図７（Ａ），
（Ｂ）は本発明の第５の実施の形態及びその変形を示す
フラッシュＥＥＰＲＯＭ内の制御回路の書込み制御パル
ス発生回路部分のブロック図である。
【００６７】図６（Ａ）に示された実施の形態の制御回
路２６ｂが図１２（Ｂ）に示された従来例の制御回路２
６と相違する点は、シリアル・コミュニケーション・イ
ンタフェース部７や入出力ポート６ａ，６ｂ、又は特定
の端子から入力される外部からの書込み時間データＤｔ
ｗの値をモジュロ・レジスタ２６３に保持させるレジス
タ値設定回路２６６を設けた点にある。
【００６８】この実施の形態は、本マイコン内で使用さ
れるクロックパルスＣＫの周波数が分っている場合に適
用され、このクロックパルスＣＫの周波数の下で動作す
るときに、一定の書込み時間（例えば５０μｓ）が得ら
れるような値の書込み時間データＤｔｗが外部から入力
され、モジュロ・レジスタ２６３に設定される。
【００６９】図６（Ｂ）に示された実施の形態の制御回
路２６ｂは、本マイコン内部で使用されるクロックパル
スＣＫの周波数が分っていない場合に適用され、クロッ
クパルスＣＫの周波数を検出する周波数検出回路２６７
と、この周波数検出回路２６７により検出された周波数
に従ってモジュロ・レジスタ２６３に保持される値を設
定するレジスタ値設定回路２６６ａとを含む。
【００７０】この実施の形態においては、クロックパル
スＣＫの周波数が分っていなくても、また外部から書込
み時間データを入力しなくても、自動的に一定の書込み
時間（５０μｓ）が得られるようにモジュロ・レジスタ
２６３の値が設定される。
【００７１】図７（Ａ），（Ｂ）に示された実施の形態
の制御回路２６ｃ，２６ｄは、書込み時間（５０μｓ）
と対応するカウンタ２６２のカウント値が、モジュロ・
レジスタ２６３に設定できる最大値を越えるような場合
にも一定の書込み時間（５０μｓ）が得られるようにし
たものであり、周波数検出回路２６７，レジスタ値設定
回路２６６ｂのほかに、モジュロ・レジスタ２６３に保
持されている値と対応するパルス幅より広いパルス幅の
書込み制御パルスＷＥＰが得られるように、パルス幅拡
大制御手段の割込み回路２６８（図７（Ａ））又はクロ
ック伝達制御回路２６９（図７（Ｂ））を設けたもので
ある。
【００７２】割込み回路２６８は、カウンタ２６２のカ
ウント値がモジュロ・レジスタ２６３の保持値と一致し
た後、所定の時間の割込み時間経過後にストップパルス
ＳＴＰを発生して書込み制御パルスＷＥＰを非活性化レ
ベルとする。こうするとことにより、モジュロ・レジス
タ２６３の保持値（例えば保持可能な最大値）と対応す
る書込み制御パルスＷＥＰをパルス幅より、割込み時間
分パルス幅を拡大して一定の書込み時間（５０μｓ）の
書込み制御パルスＷＥＰを得ることができる。
【００７３】クロック伝達制御回路２６９は、伝達され
たクロックパルスＣＫを所定数間引いてカウンタ２６２
に伝達するもので、クロックパルスＣＫが間引かれた
分、モジュロ・レジスタ２６３の保持値と対応するパル
ス幅より拡大することができる。
【００７４】これら第５の実施の形態（及びその変形）
においては、本マイコンで使用されるクロックパルスＣ
Ｋの周波数に従ってモジュロ・レジスタ２６３の保持値
を設定でき、また保持させる値が保持可能な最大値を越
えるような場合でも、越えた分だけパルス幅を拡大する
ことができて、一定のパルス幅（５０μｓ）の書込み制
御パルスＷＥＰを得ることができるので、上位システム
の動作周波数や通信方式が変ってクロックパルスＣＫの
周波数が変っても、常に一定の書込み時間（５０μｓ）
を得ることができ、上位システムとの適応性を向上させ
ると共に安定した書込み特性が得られる。
【００７５】なお、図６（Ａ），（Ｂ）及び図７
（Ａ），（Ｂ）に示された実施の形態（及びその変形）
においては、書込み制御パルスＷＥＰの発生に係る回路
部分のみを示したが、消去制御パルスＥＰＲについても
同様の回路で発生することができ、同様の作用効果を有
する。また、周波数検出回路２６７をクロックパルスＣ
Ｋそのものの周波数を検出する回路としたが、受信デー
タのスタートビット，ストップビットから内部で使用さ
れるクロックパルスＣＫの周波数を検出することもでき
る。
【００７６】また、上述した第１〜第５の実施の形態
は、これらのうちの少なくとも２つ組合せて実施するこ
とができる。
【００７７】
【発明の効果】以上説明したように本発明は、ＣＰＵ系
テストモード，フラッシュメモリテストモードの他にエ
ミュレーションテストモードを設け、エミュレーション
テストモードにおいては所定の入出力ポートから挿入し
た命令によって中央処理部を動作させてこの中央処理部
の制御下においてフラッシュＥＥＰＲＯＭ部の消去，書
込みのテストを行うことができ、これによって従来例の
ＣＰＵ系テストモード，フラッシュメモリテストモード
では不可能であった中央処理部からフラッシュＥＥＰＲ
ＯＭ部に与えられる消去信号，書き込み信号の接続状態
及びタイミング等のテストが行うことができ、漏れのな
いテストを効率的に行うことにより高品質なフラッシュ
ＥＥＰＲＯＭ内蔵マイクロコンピュータを提供すること
ができ、さらに入出力ポートに外部メモリを接続し、読
出し指示、アドレス出力を本マイコンの入出力ポートか
ら出力することにより書込み用ＲＯＭ分に代えて外部メ
モリのプログラムによりオンボード書込み動作モードの
エミュレーションができるので書込み用プログラムのデ
バッグ等を容易にすることが出来るという効果があり、
書込み用ＲＯＭ部に代えてＲＡＭ部に書込み用プログラ
ム初期設定領域を設け、オンボード書込み動作モード時
にその領域をアクセスする構成とすることにより、内蔵
するメモリ領域の無駄をはぶいてチップ面積を小さくす
ることができ、通信方式の異なる複数のシリアル・コミ
ュニケーション・インタフェースを設けてこれらインタ
フェース及び入出力ポートのうちの１つを選択使用する
構成することにより、１種類で異る通信方式の上位シス
テムとの通信が可能となって組込みできる上位システム
の範囲を拡大することができ、かつ製作，管理等を単純
化することができ、所定の単位のデータが外部から取込
まれる時間が予め設定された時間より短いときには一旦
中央処理部等の所定の領域に保持したのちフラッシュＥ
ＥＰＲＯＭ部に伝達し長いときには直接フラッシュＥＥ
ＰＲＯＭ部に伝達するようにしたので、上記時間が長
い、すなわち、データの受信速度が遅い場合の動作速度
を速くすることができ、クロックパルスの周波数を検出
してモジュロ・レジスタの保持値を設定し、モジュロ・
レジスタに設定可能な最大値を越えるような値を保持さ
せるような事態になったときにはパルス幅拡大手段によ
りモジュロ・レジスタの保持値よりパルス幅を拡大して
常に一定のパルス幅の書込み制御パルスが得られるよう
にしたので、上位システムの動作周波数や通信方式が変
って内部で使用するクロックパルスの周波数が変っても
常に一定の書込み時間，消去時間を得ることができ、上
位システムとの適応性を向上させると共に安定した書込
み特性，消去特性を得ることができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
【図２】図１に示された実施の形態の動作及びテスト方
法を説明するためのブロック図である。
【図３】本発明の第２の実施の形態を示すブロック図で
ある。
【図４】本発明の第３の実施の形態を示すブロック図で
ある。
【図５】本発明の第４の実施の形態を示すブロック図で
ある。
【図６】本発明の第５の実施の形態及びその変形を示す
ブロック図である。
【図７】本発明の第５の実施の形態の他の変形を示すブ
ロック図である。
【図８】従来のフラッシュメモリ内蔵マイクロコンピュ
ータの一例を示すブロック図である。
【図９】図８に示されたフラッシュメモリ内蔵マイクロ
コンピュータの通常動作及びオンボード書込み動作を説
明するためのブロック図である。
【図１０】図８に示されたフラッシュメモリ内蔵マイク
ロコンピュータの各テストモードの動作を説明するため
のブロック図である。
【図１１】従来のフラッシュメモリ内蔵マイクロコンピ
ュータの外部からのデータのフラッシュＥＥＰＲＯＭ部
への伝達経路に係る部分のブロック図である。
【図１２】従来のフラッシュメモリ内蔵マイクロコンピ
ュータのフラッシュＥＥＰＲＯＭ部の内部構成の一例を
示すブロック図及びフラッシュＥＥＰＲＯＭ部内の制御
回路部分の一例を示すブロック図である。
【符号の説明】
１，１ａ 中央処理部 ２ フラッシュＥＥＰＲＯＭ部 ３，３ａ ＲＡＭ部 ４ 書込み用ＲＯＭ部 ５，５ａ，５ｘ モード制御部 ６，６ａ，６ｂ 入出力ポート ７，７ａ シリアル・コミュニケーション・インタフ
ェース部 ８ 切換回路 ９ インタフェース選択制御部 １０ データ受信時間検出判別回路 １１ レジスタ伝達制御部 １２ データ伝達制御部 ２０ メモリセルアレイ ２４ 書込み回路 ２６，２６ａ〜２６ｄ 制御回路 ２７ 電圧切換回路 ２８ 書込み電圧発生回路 ２９ 消去電圧発生回路 ３１ 書込み用プログラム初期設定領域 ７１ 非同期式通信インタフェース部 ７２ ３線式通信インタフェース部 ７３ ＩＩＣバス通信インタフェース部 ９１ 選択用レジスタ １００ エミュレーション用外部メモリ ２００ テスト用外部メモリ ２６１ タイミング制御部 ２６２ カウンタ ２６３ モジュロ・レジスタ ２６４ 比較回路 ２６５ パルス発生回路 ２６６，２６６ａ，２６６ｂ レジスタ値設定回路 ２６７ 周波数検出回路 ２６８ 割込み回路 ２６９ クロック伝達制御回路 ＡＢ アドレスバス ＤＢ データバス
フロントページの続き (72)発明者 安田 貞宏 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 飯塚 裕一 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 西本 浩秋 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 (72)発明者 長田 勇一 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 外部回路との間で少なくともデータ，ア
    ドレス信号及び制御信号の授受を行う入出力ポート及び
    シリアル・コミュニケーション・インタフェースを含む
    インタフェース部と、通常動作モード，オンボード書込
    み動作モード及び各種テストモードを含む動作モードを
    設定，制御するモード制御部と、前記動作モードでの書
    込み指示を受け前記インタフェース部を介して入力され
    たプログラムを指定アドレスに順次書込んで記憶し読出
    し指示を受け指定アドレスから前記プログラムを順次読
    出すフラッシュＥＥＰＲＯ部と、前記動作モードでの書
    込み指示を受け伝達されたデータを指定アドレスに書込
    んで記憶し読出し指示を受け指定アドレスから記憶デー
    タを読出すＲＡＭ部と、前記フラッシュＥＥＰＲＯＭ部
    にプログラムを書込むための書込み用プログラムを記憶
    しておき前記動作モードでの読出し指示を受け指定アド
    レスから前記書込み用プログラムを順次読出す書込み用
    ＲＯＭ部と、前記モード制御部により設定制御された動
    作モードに従って前記インタフェース部，フラッシュＥ
    ＥＰＲＯＭ部，ＲＡＭ部及び書込み用ＲＯＭ部を含む各
    部の動作指示，制御を行い所定のプログラム処理を行う
    中央処理部とを有するフラッシュメモリ内蔵マイクロコ
    ンピュータにおいて、前記各種テストモード内に前記書
    込み用プログラムのエミュレーションを行うエミュレー
    ションテストモードを設け、このエミュレーションテス
    トモード時には、前記モード制御部により前記書込み用
    ＲＯＭ部以外の各部を前記オンボード書込み動作モード
    と同一の動作モードとなるように設定，制御し、かつ前
    記書込み用ＲＯＭ部を非活性状態とすると共に前記イン
    タフェース部のうちの前記オンボード書込み動作モード
    時には使用しない入出力ポートを活性化状態として前記
    書込み用ＲＯＭ部に対する読出し指示，アドレス指定を
    この入出力ポートを介して外部回路に伝達することで、
    前記書込み用プログラムと同等のプログラムを前記外部
    回路から取込むようにしたことを特徴とするフラッシュ
    メモリ内蔵マイクロコンピュータ。
  2. 【請求項２】 エミュレーションテストモード時に、活
    性化状態とされた入出力ポートに書込み用ＲＯＭ部に格
    納されている書込み用プログラムと同一のプログラムを
    同一のアドレスに記憶する外部メモリを接続し、オンボ
    ード書込み動作モード時にフラッシュメモリへの制御用
    プログラムの供給源と接続するインタフェース部にはこ
    の制御用プログラムと対応するエミュレーションテスト
    用のデータの供給源を接続して、オンボード書込み動作
    モードと同一の動作を実行し、前記書込み用プログラム
    のエミュレーションテストを行うようにした請求項１記
    載のフラッシュメモリ内蔵マイクロコンピュータのテス
    ト方法。
  3. 【請求項３】 フラッシュＥＥＰＲＯＭ部と、通常時は
    前記フラッシュＥＥＰＲＯＭ部から読出した命令によっ
    て全体を制御する中央処理部と、動作モードに応じて活
    性化される周辺回路を有し、さらに前記中央処理部の制
    御下で前記フラッシュＥＥＰＲＯＭ部の書換えを行う機
    能を有するフラッシュメモリ内蔵マイクロコンピュータ
    のテスト方法において、前記フラッシュＥＥＰＲＯＭ部
    から読出す命令に代えて外部から命令を入力することに
    より前記中央処理部を動作させ、前記フラッシュＥＥＰ
    ＲＯＭ部以外の前記中央処理部，周辺回路の機能をテス
    トする工程と、前記中央処理部から前記フラッシュＥＥ
    ＰＲＯＭ部を切り離し、前記フラッシュＥＥＰＲＯＭ部
    単独で外部から入力される信号により直接、前記フラッ
    シュＥＥＰＲＯＭ部の消去，書込みテストを行い、前記
    フラッシュＥＥＰＲＯＭ単独での機能をテストする工程
    と、外部から入力した命令によって前記中央処理部を動
    作させ、この中央処理部の制御下で前記フラッシュＥＥ
    ＰＲＯＭの消去，書込みテストを行うことにより、前記
    フラッシュＥＥＰＲＯＭ部及び中央処理部の接続状態を
    テストする工程を少なくとも有することを特徴とするフ
    ラッシュメモリ内蔵マイクロコンピュータのテスト方
    法。
  4. 【請求項４】 外部回路との間で少なくともデータ，ア
    ドレス信号及び制御信号の授受を行う入出力ポート及び
    シリアル・コミュニケーション・インタフェースを含む
    インタフェース部と、通常動作モード，オンボード書込
    み動作モード及び各種テストモードを含む動作モードを
    設定，制御するモード制御部と、前記動作モードでの書
    込み指示を受け前記インタフェース部を介して入力され
    たプログラムを指定アドレスに順次書込んで記憶し読出
    し指示を受け指定アドレスから前記プログラムを順次読
    出すフラッシュＥＥＰＲＯＭ部と、前記動作モードでの
    書込み指示を受け伝達されたデータを指定アドレスに書
    込んで記憶し読出し指示を受け指定アドレスから記憶デ
    ータを読出すＲＡＭ部と、前記フラッシュＥＥＰＲＯＭ
    部にプログラムを書込むための書込み用プログラムを記
    憶しておき前記動作モードでの読出し指示を受け指定ア
    ドレスから前記書込み用プログラムを順次読出す書込み
    用ＲＯＭ部と、前記モード制御部により設定制御された
    動作モードに従って前記インタフェース部，フラッシュ
    ＥＥＰＲＯＭ部，ＲＡＭ部及び書込み用ＲＯＭ部を含む
    各部の動作指示，制御を行い所定のプログラム処理を行
    う中央処理部とを有するフラッシュメモリ内蔵マイクロ
    コンピュータにおいて、前記書込み用ＲＯＭ部に代え
    て、前記ＲＡＭ部内の所定の領域に、所定の初期状態に
    前記書込み用プログラムが書込まれて記憶される書込み
    プログラム初期設定領域を設け、前記オンボード書込み
    動作モード時に、前記書込み用ＲＯＭ部へのアクセスに
    代えて、前記ＲＡＭ部の書込みプログラム初期設定領域
    にアクセスするようにしたことを特徴とするフラッシュ
    メモリ内蔵マイクロコンピュータ。
  5. 【請求項５】 外部回路との間で少なくともデータ，ア
    ドレス信号及び制御信号の授受を行う入出力ポート及び
    シリアル・コミュニケーション・インタフェースを含む
    インタフェース部と、通常動作モード，オンボード書込
    み動作モード及び各種テストモードを含む動作モードを
    設定，制御するモード制御部と、前記動作モードでの書
    込み指示を受け前記インタフェース部を介して入力され
    たプログラムを指定アドレスに順次書込んで記憶し読出
    し指示を受け指定アドレスから前記プログラムを順次読
    出すフラッシュＥＥＰＲＯＭ部と、前記動作モードでの
    書込み指示を受け伝達されたデータを指定アドレスに書
    込んで記憶し読出し指示を受け指定アドレスから記憶デ
    ータを読出すＲＡＭ部と、前記フラッシュＥＥＰＲＯＭ
    部にプログラムを書込むための書込み用プログラムを記
    憶しておき前記動作モードでの読出し指示を受け指定ア
    ドレスから前記書込み用プログラムを順次読出す書込み
    用ＲＯＭ部と、前記モード制御部により設定制御された
    動作モードに従って前記インタフェース部，フラッシュ
    ＥＥＰＲＯＭ部，ＲＡＭ部及び書込み用ＲＯＭ部を含む
    各部の動作指示，制御を行い所定のプログラム処理を行
    う中央処理部とを有するフラッシュメモリ内蔵マイクロ
    コンピュータにおいて、前記シリアル・コミュニケーシ
    ョン・インタフェースとして通信方式が異なる少なくと
    も２種類のシリアル・コミュニケーション・インタフェ
    ースを設け、これらシリアル・コミュニケーション・イ
    ンタフェース及び入出力ポートのうちの１つを選択，指
    定する選択用レジスタを含み、この選択用レジスタの指
    示により前記シリアル・コミュニケーション・インタフ
    ェース及び入出力ポートのうちの１種類を選択して外部
    回路との接続を制御すると共に選択されたインタフェー
    スを通信可能状態に制御するインタフェース選択制御手
    段を設けたことを特徴とするフラッシュメモリ内蔵マイ
    クロコンピュータ。
  6. 【請求項６】 オンボード書込み動作モード時に、イン
    タフェース部を介して所定の単位ずつ取込まれる書込み
    用のデータのこの所定の単位のデータが取込まれる時間
    を検出してこの時間が予め設定された時間より短いか否
    か判別するデータ受信時間検出判別回路と、このデータ
    受信時間検出判別回路によって前記所定の単位のデータ
    が取込まれる時間が前記予め設定された時間より短いと
    判定されたときには前記所定の単位のデータを中央処理
    部のレジスタ回路及びＲＡＭ部を含む記憶領域のうちの
    所定の記憶領域に一旦保持したのち所定のタイミングで
    フラッシュＥＥＲＯＭ部に伝達し、否と判定されたとき
    には前記所定の単位のデータを直接前記フラッシュＥＥ
    ＰＲＯＭ部に伝達するデータ伝達制御手段とを設けた請
    求項１または請求項４または請求項５記載のフラッシュ
    メモリ内蔵マイクロコンピュータ。
  7. 【請求項７】 フラッシュＥＥＰＲＯＭ部に、データの
    書込み時間を決定する書込み制御パルス及び消去時間を
    決定する消去制御パルスを発生する制御回路を含み、こ
    の制御回路を、前記書込み時間及び消去時間それぞれと
    対応する値を保持するモジュロ・レジスタと、書込み動
    作時，消去動作時に所定のタイミングで前記書込み制御
    パルス，消去制御パルスを活性化レベルに立上らせると
    共にクロックパルスのカウントを開始しそのカウント値
    が前記モジュロ・レジスタの保持値と一致したとき前記
    書込み制御パルス，消去制御パルスを非活性化レベルと
    するパルス発生部と、前記モジュロ・レジスタに保持さ
    れる値を設定するレジスタ値設定手段とを備えた回路と
    した請求項１または請求項４または請求項５記載のフラ
    ッシュメモリ内蔵マイクロコンピュータ。
  8. 【請求項８】 制御回路に、クロックパルスの周波数を
    検出する周波数検出回路を設け、レジスタ値設定手段
    を、前記周波数検出回路で検出された周波数の従ってモ
    ジュロ・レジスタに保持される値を設定する回路とした
    請求項７記載のフラッシュメモリ内蔵マイクロコンピュ
    ータ。
  9. 【請求項９】 制御回路に、モジュロ・レジスタに保持
    されている値と対応するパルス値より広いパルス幅の書
    込み制御パルス，消去制御パルスを発生するように制御
    するパルス幅拡大制御手段を設けた請求項７記載のフラ
    ッシュメモリ内蔵マイクロコンピュータ。
  10. 【請求項１０】 パルス幅拡大制御手段を、クロックパ
    ルスのカウント値がモジュロ・レジスタの保持値と一致
    した後、所定の時間経過後に書込み制御パルス，消去制
    御パルスを非活性化レベルとする割込み回路とした請求
    項９記載のフラッシュメモリ内蔵マイクロコンピュー
    タ。
  11. 【請求項１１】 パルス幅拡大制御手段を、伝達された
    クロックパルスを所定数間引いてカウントするようにす
    るクロック伝達制御回路とした請求項９記載のフラッシ
    ュメモリ内蔵マイクロコンピュータ。
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EP96117979A EP0775956B1 (en) 1995-11-10 1996-11-08 Flash memory incorporating microcomputer having on-board writing function
DE69621403T DE69621403T2 (de) 1995-11-10 1996-11-08 Mikrorechner mit Flash-Speicher und eingebauter Schreibfunktion
KR1019960054761A KR100217215B1 (ko) 1995-11-10 1996-11-11 내장 기록 기능을 갖는 플래시 메모리를 끼워넣은 마이크로컴퓨터
US08/745,828 US5872994A (en) 1995-11-10 1996-11-12 Flash memory incorporating microcomputer having on-board writing function

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6378034B1 (en) 1998-10-09 2002-04-23 Nec Corporation Microcomputer with flash EEPROM having automatic communication mode determining function
JP2014013252A (ja) * 2013-09-12 2014-01-23 Dainippon Printing Co Ltd 回路板の検査方法、回路板の検査装置

Families Citing this family (140)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1185507A (ja) * 1997-09-05 1999-03-30 Mitsubishi Electric Corp 中央処理装置およびマイクロコンピュータシステム
DE19740525C1 (de) * 1997-09-15 1999-02-04 Siemens Ag Verfahren zur Abspeicherung und Wiedergewinnung von Daten in einem Steuersystem, insbesondere in einem Kraftfahrzeug
US6532019B1 (en) 1998-06-17 2003-03-11 Advanced Micro Devices, Inc. Input/output integrated circuit hub incorporating a RAMDAC
EP0991081B1 (en) * 1998-09-30 2005-11-30 STMicroelectronics S.r.l. Emulated EEPROM memory device and corresponding method
JP2000195300A (ja) * 1998-12-25 2000-07-14 Fujitsu Ltd フラッシュメモリ及びその試験方法
DE60043651D1 (de) * 1999-02-01 2010-02-25 Renesas Tech Corp Integrierte halbleiterschaltung und nichtflüchtiges speicherelement
US6148354A (en) 1999-04-05 2000-11-14 M-Systems Flash Disk Pioneers Ltd. Architecture for a universal serial bus-based PC flash disk
DE10052877B4 (de) 1999-10-21 2008-07-03 Samsung Electronics Co., Ltd., Suwon Mikrocontroller
US6874044B1 (en) * 2003-09-10 2005-03-29 Supertalent Electronics, Inc. Flash drive/reader with serial-port controller and flash-memory controller mastering a second RAM-buffer bus parallel to a CPU bus
CN100476989C (zh) * 2000-02-21 2009-04-08 特科2000国际有限公司 便携式数据存储装置
JP3785299B2 (ja) * 2000-03-16 2006-06-14 本田技研工業株式会社 車両制御装置のためのメモリ書き換えシステム
US7082615B1 (en) 2000-03-31 2006-07-25 Intel Corporation Protecting software environment in isolated execution
US7013484B1 (en) 2000-03-31 2006-03-14 Intel Corporation Managing a secure environment using a chipset in isolated execution mode
US6678825B1 (en) 2000-03-31 2004-01-13 Intel Corporation Controlling access to multiple isolated memories in an isolated execution environment
US6754815B1 (en) 2000-03-31 2004-06-22 Intel Corporation Method and system for scrubbing an isolated area of memory after reset of a processor operating in isolated execution mode if a cleanup flag is set
US6996710B1 (en) 2000-03-31 2006-02-07 Intel Corporation Platform and method for issuing and certifying a hardware-protected attestation key
US6769058B1 (en) 2000-03-31 2004-07-27 Intel Corporation Resetting a processor in an isolated execution environment
US7089418B1 (en) 2000-03-31 2006-08-08 Intel Corporation Managing accesses in a processor for isolated execution
US6934817B2 (en) * 2000-03-31 2005-08-23 Intel Corporation Controlling access to multiple memory zones in an isolated execution environment
US6795905B1 (en) * 2000-03-31 2004-09-21 Intel Corporation Controlling accesses to isolated memory using a memory controller for isolated execution
US7073071B1 (en) 2000-03-31 2006-07-04 Intel Corporation Platform and method for generating and utilizing a protected audit log
US7194634B2 (en) 2000-03-31 2007-03-20 Intel Corporation Attestation key memory device and bus
US6957332B1 (en) 2000-03-31 2005-10-18 Intel Corporation Managing a secure platform using a hierarchical executive architecture in isolated execution mode
US7356817B1 (en) 2000-03-31 2008-04-08 Intel Corporation Real-time scheduling of virtual machines
US7013481B1 (en) 2000-03-31 2006-03-14 Intel Corporation Attestation key memory device and bus
US6760441B1 (en) 2000-03-31 2004-07-06 Intel Corporation Generating a key hieararchy for use in an isolated execution environment
US6990579B1 (en) 2000-03-31 2006-01-24 Intel Corporation Platform and method for remote attestation of a platform
US6633963B1 (en) 2000-03-31 2003-10-14 Intel Corporation Controlling access to multiple memory zones in an isolated execution environment
US6976162B1 (en) * 2000-06-28 2005-12-13 Intel Corporation Platform and method for establishing provable identities while maintaining privacy
KR100388219B1 (ko) * 2000-08-29 2003-06-19 주식회사 하이닉스반도체 플래쉬 메모리가 내장된 원칩 마이크로 콘트롤러 유닛
DE10046620A1 (de) * 2000-09-20 2002-03-28 Bosch Gmbh Robert Steuergerät zum Steuern/Regeln der Betriebsabläufe bei einem Kraftfahrzeug und ein Verfahren zur Inbetriebnahme eines solchen Steuergerätes
US7389427B1 (en) 2000-09-28 2008-06-17 Intel Corporation Mechanism to secure computer output from software attack using isolated execution
US7793111B1 (en) * 2000-09-28 2010-09-07 Intel Corporation Mechanism to handle events in a machine with isolated execution
US7215781B2 (en) 2000-12-22 2007-05-08 Intel Corporation Creation and distribution of a secret value between two devices
US6907600B2 (en) * 2000-12-27 2005-06-14 Intel Corporation Virtual translation lookaside buffer
US7225441B2 (en) 2000-12-27 2007-05-29 Intel Corporation Mechanism for providing power management through virtualization
US7035963B2 (en) * 2000-12-27 2006-04-25 Intel Corporation Method for resolving address space conflicts between a virtual machine monitor and a guest operating system
US7818808B1 (en) 2000-12-27 2010-10-19 Intel Corporation Processor mode for limiting the operation of guest software running on a virtual machine supported by a virtual machine monitor
US7096497B2 (en) 2001-03-30 2006-08-22 Intel Corporation File checking using remote signing authority via a network
US7191440B2 (en) 2001-08-15 2007-03-13 Intel Corporation Tracking operating system process and thread execution and virtual machine execution in hardware or in a virtual machine monitor
US7024555B2 (en) 2001-11-01 2006-04-04 Intel Corporation Apparatus and method for unilaterally loading a secure operating system within a multiprocessor environment
TW517385B (en) * 2001-12-06 2003-01-11 Macronix Int Co Ltd Manufacturing method and operation method of code and data type embedded flash memory
US7103771B2 (en) * 2001-12-17 2006-09-05 Intel Corporation Connecting a virtual token to a physical token
US20030126454A1 (en) * 2001-12-28 2003-07-03 Glew Andrew F. Authenticated code method and apparatus
US7308576B2 (en) 2001-12-31 2007-12-11 Intel Corporation Authenticated code module
US7209252B2 (en) * 2002-01-15 2007-04-24 Lexmark International, Inc. Memory module, printer assembly, and method for storing printer code
JPWO2003065225A1 (ja) * 2002-01-31 2005-05-26 松下電器産業株式会社 メモリデバイス、端末装置及びデータ修復システム
US7480806B2 (en) 2002-02-22 2009-01-20 Intel Corporation Multi-token seal and unseal
US7631196B2 (en) * 2002-02-25 2009-12-08 Intel Corporation Method and apparatus for loading a trustable operating system
US7028149B2 (en) 2002-03-29 2006-04-11 Intel Corporation System and method for resetting a platform configuration register
US7069442B2 (en) * 2002-03-29 2006-06-27 Intel Corporation System and method for execution of a secured environment initialization instruction
US20030191943A1 (en) * 2002-04-05 2003-10-09 Poisner David I. Methods and arrangements to register code
US7058807B2 (en) * 2002-04-15 2006-06-06 Intel Corporation Validation of inclusion of a platform within a data center
US7076669B2 (en) * 2002-04-15 2006-07-11 Intel Corporation Method and apparatus for communicating securely with a token
US7127548B2 (en) 2002-04-16 2006-10-24 Intel Corporation Control register access virtualization performance improvement in the virtual-machine architecture
US7139890B2 (en) 2002-04-30 2006-11-21 Intel Corporation Methods and arrangements to interface memory
US6820177B2 (en) 2002-06-12 2004-11-16 Intel Corporation Protected configuration space in a protected environment
US7142674B2 (en) * 2002-06-18 2006-11-28 Intel Corporation Method of confirming a secure key exchange
US7392415B2 (en) * 2002-06-26 2008-06-24 Intel Corporation Sleep protection
KR20040002143A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 플래쉬 메모리 컨트롤러
US7124327B2 (en) 2002-06-29 2006-10-17 Intel Corporation Control over faults occurring during the operation of guest software in the virtual-machine architecture
US6996748B2 (en) 2002-06-29 2006-02-07 Intel Corporation Handling faults associated with operation of guest software in the virtual-machine architecture
US7296267B2 (en) 2002-07-12 2007-11-13 Intel Corporation System and method for binding virtual machines to hardware contexts
US7165181B2 (en) * 2002-11-27 2007-01-16 Intel Corporation System and method for establishing trust without revealing identity
US20040117532A1 (en) * 2002-12-11 2004-06-17 Bennett Steven M. Mechanism for controlling external interrupts in a virtual machine system
US7073042B2 (en) * 2002-12-12 2006-07-04 Intel Corporation Reclaiming existing fields in address translation data structures to extend control over memory accesses
US7318235B2 (en) 2002-12-16 2008-01-08 Intel Corporation Attestation using both fixed token and portable token
US20040117318A1 (en) * 2002-12-16 2004-06-17 Grawrock David W. Portable token controlling trusted environment launch
US7318141B2 (en) 2002-12-17 2008-01-08 Intel Corporation Methods and systems to control virtual machines
US7793286B2 (en) * 2002-12-19 2010-09-07 Intel Corporation Methods and systems to manage machine state in virtual machine operations
US20040128345A1 (en) * 2002-12-27 2004-07-01 Robinson Scott H. Dynamic service registry
US7900017B2 (en) 2002-12-27 2011-03-01 Intel Corporation Mechanism for remapping post virtual machine memory pages
US20040128465A1 (en) * 2002-12-30 2004-07-01 Lee Micheil J. Configurable memory bus width
US7415708B2 (en) * 2003-06-26 2008-08-19 Intel Corporation Virtual machine management using processor state information
US20050044292A1 (en) * 2003-08-19 2005-02-24 Mckeen Francis X. Method and apparatus to retain system control when a buffer overflow attack occurs
US7287197B2 (en) * 2003-09-15 2007-10-23 Intel Corporation Vectoring an interrupt or exception upon resuming operation of a virtual machine
US7424709B2 (en) 2003-09-15 2008-09-09 Intel Corporation Use of multiple virtual machine monitors to handle privileged events
US7739521B2 (en) * 2003-09-18 2010-06-15 Intel Corporation Method of obscuring cryptographic computations
US7610611B2 (en) * 2003-09-19 2009-10-27 Moran Douglas R Prioritized address decoder
US7177967B2 (en) * 2003-09-30 2007-02-13 Intel Corporation Chipset support for managing hardware interrupts in a virtual machine system
US7237051B2 (en) 2003-09-30 2007-06-26 Intel Corporation Mechanism to control hardware interrupt acknowledgement in a virtual machine system
US20050080934A1 (en) 2003-09-30 2005-04-14 Cota-Robles Erik C. Invalidating translation lookaside buffer entries in a virtual machine (VM) system
US7636844B2 (en) * 2003-11-17 2009-12-22 Intel Corporation Method and system to provide a trusted channel within a computer system for a SIM device
US20050108534A1 (en) * 2003-11-19 2005-05-19 Bajikar Sundeep M. Providing services to an open platform implementing subscriber identity module (SIM) capabilities
US20050108171A1 (en) * 2003-11-19 2005-05-19 Bajikar Sundeep M. Method and apparatus for implementing subscriber identity module (SIM) capabilities in an open platform
US8156343B2 (en) 2003-11-26 2012-04-10 Intel Corporation Accessing private data about the state of a data processing machine from storage that is publicly accessible
US8037314B2 (en) * 2003-12-22 2011-10-11 Intel Corporation Replacing blinded authentication authority
US20050152539A1 (en) * 2004-01-12 2005-07-14 Brickell Ernie F. Method of protecting cryptographic operations from side channel attacks
US7802085B2 (en) 2004-02-18 2010-09-21 Intel Corporation Apparatus and method for distributing private keys to an entity with minimal secret, unique information
US20050216920A1 (en) * 2004-03-24 2005-09-29 Vijay Tewari Use of a virtual machine to emulate a hardware device
US7356735B2 (en) * 2004-03-30 2008-04-08 Intel Corporation Providing support for single stepping a virtual machine in a virtual machine environment
US7620949B2 (en) 2004-03-31 2009-11-17 Intel Corporation Method and apparatus for facilitating recognition of an open event window during operation of guest software in a virtual machine environment
US20050288056A1 (en) * 2004-06-29 2005-12-29 Bajikar Sundeep M System including a wireless wide area network (WWAN) module with an external identity module reader and approach for certifying the WWAN module
US7305592B2 (en) * 2004-06-30 2007-12-04 Intel Corporation Support for nested fault in a virtual machine environment
US7149119B2 (en) * 2004-09-30 2006-12-12 Matrix Semiconductor, Inc. System and method of controlling a three-dimensional memory
US7840962B2 (en) * 2004-09-30 2010-11-23 Intel Corporation System and method for controlling switching between VMM and VM using enabling value of VMM timer indicator and VMM timer value having a specified time
US8146078B2 (en) 2004-10-29 2012-03-27 Intel Corporation Timer offsetting mechanism in a virtual machine environment
US8924728B2 (en) * 2004-11-30 2014-12-30 Intel Corporation Apparatus and method for establishing a secure session with a device without exposing privacy-sensitive information
US8533777B2 (en) 2004-12-29 2013-09-10 Intel Corporation Mechanism to determine trust of out-of-band management agents
US7395405B2 (en) * 2005-01-28 2008-07-01 Intel Corporation Method and apparatus for supporting address translation in a virtual machine environment
US7487331B2 (en) * 2005-09-15 2009-02-03 Microchip Technology Incorprated Programming a digital processor with a single connection
US7599242B2 (en) * 2005-09-28 2009-10-06 Hynix Semiconductor Inc. Test circuit for multi-port memory device
US7809957B2 (en) 2005-09-29 2010-10-05 Intel Corporation Trusted platform module for generating sealed data
EP1932158A4 (en) * 2005-09-30 2008-10-15 Mosaid Technologies Inc MEMORY WITH OUTPUT CONTROL
US7747833B2 (en) * 2005-09-30 2010-06-29 Mosaid Technologies Incorporated Independent link and bank selection
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
US20070076502A1 (en) * 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US20070165457A1 (en) * 2005-09-30 2007-07-19 Jin-Ki Kim Nonvolatile memory system
US8014530B2 (en) 2006-03-22 2011-09-06 Intel Corporation Method and apparatus for authenticated, recoverable key distribution with no database secrets
US8069328B2 (en) * 2006-03-28 2011-11-29 Mosaid Technologies Incorporated Daisy chain cascade configuration recognition technique
US8364861B2 (en) * 2006-03-28 2013-01-29 Mosaid Technologies Incorporated Asynchronous ID generation
US8335868B2 (en) * 2006-03-28 2012-12-18 Mosaid Technologies Incorporated Apparatus and method for establishing device identifiers for serially interconnected devices
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
ES2498096T3 (es) * 2006-03-31 2014-09-24 Mosaid Technologies Incorporated Esquema de control de sistema de memoria Flash
KR100695435B1 (ko) * 2006-04-13 2007-03-16 주식회사 하이닉스반도체 반도체 메모리 소자
US7904639B2 (en) * 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US8700818B2 (en) * 2006-09-29 2014-04-15 Mosaid Technologies Incorporated Packet based ID generation for serially interconnected devices
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
US8331361B2 (en) * 2006-12-06 2012-12-11 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US8010709B2 (en) * 2006-12-06 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for producing device identifiers for serially interconnected devices of mixed type
US7853727B2 (en) 2006-12-06 2010-12-14 Mosaid Technologies Incorporated Apparatus and method for producing identifiers regardless of mixed device type in a serial interconnection
US7818464B2 (en) * 2006-12-06 2010-10-19 Mosaid Technologies Incorporated Apparatus and method for capturing serial input data
US8271758B2 (en) * 2006-12-06 2012-09-18 Mosaid Technologies Incorporated Apparatus and method for producing IDS for interconnected devices of mixed type
US7529149B2 (en) * 2006-12-12 2009-05-05 Mosaid Technologies Incorporated Memory system and method with serial and parallel modes
US8984249B2 (en) * 2006-12-20 2015-03-17 Novachips Canada Inc. ID generation apparatus and method for serially interconnected devices
US8010710B2 (en) * 2007-02-13 2011-08-30 Mosaid Technologies Incorporated Apparatus and method for identifying device type of serially interconnected devices
JP5385156B2 (ja) * 2007-02-16 2014-01-08 モサイド・テクノロジーズ・インコーポレーテッド 半導体デバイスおよび複数の相互接続デバイスを有するシステムの電力消費を低減するための方法
US7796462B2 (en) * 2007-02-22 2010-09-14 Mosaid Technologies Incorporated Data flow control in multiple independent port
WO2008101316A1 (en) * 2007-02-22 2008-08-28 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
US8086785B2 (en) 2007-02-22 2011-12-27 Mosaid Technologies Incorporated System and method of page buffer operation for memory devices
US7769943B2 (en) * 2007-04-04 2010-08-03 Atmel Corporation Flexible, low cost apparatus and method to introduce and check algorithm modifications in a non-volatile memory
US7688652B2 (en) * 2007-07-18 2010-03-30 Mosaid Technologies Incorporated Storage of data in memory via packet strobing
US7913128B2 (en) * 2007-11-23 2011-03-22 Mosaid Technologies Incorporated Data channel test apparatus and method thereof
US8825939B2 (en) * 2007-12-12 2014-09-02 Conversant Intellectual Property Management Inc. Semiconductor memory device suitable for interconnection in a ring topology
US7983099B2 (en) 2007-12-20 2011-07-19 Mosaid Technologies Incorporated Dual function compatible non-volatile memory device
US7940572B2 (en) * 2008-01-07 2011-05-10 Mosaid Technologies Incorporated NAND flash memory having multiple cell substrates
TWI473097B (zh) * 2008-06-02 2015-02-11 A Data Technology Co Ltd 自動切換記憶體介面模式之快閃記憶體裝置
US8825967B2 (en) 2011-12-08 2014-09-02 Conversant Intellectual Property Management Inc. Independent write and read control in serially-connected devices
CN103050150B (zh) * 2012-12-31 2015-11-18 中国电子科技集团公司第十五研究所 Flash接口电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4809167A (en) * 1985-07-03 1989-02-28 Metalink Corporation Circuitry for emulating single chip microcomputer without access to internal buses
US5535328A (en) * 1989-04-13 1996-07-09 Sandisk Corporation Non-volatile memory system card with flash erasable sectors of EEprom cells including a mechanism for substituting defective cells
US5210854A (en) * 1989-06-14 1993-05-11 Digital Equipment Corporation System for updating program stored in eeprom by storing new version into new location and updating second transfer vector to contain starting address of new version
GB8913738D0 (en) * 1989-06-15 1989-08-02 Nestle Sa Food processing method
JPH05266219A (ja) 1992-03-17 1993-10-15 Hitachi Ltd マイクロコンピュータ
US5459850A (en) * 1993-02-19 1995-10-17 Conner Peripherals, Inc. Flash solid state drive that emulates a disk drive and stores variable length and fixed lenth data blocks

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6378034B1 (en) 1998-10-09 2002-04-23 Nec Corporation Microcomputer with flash EEPROM having automatic communication mode determining function
JP2014013252A (ja) * 2013-09-12 2014-01-23 Dainippon Printing Co Ltd 回路板の検査方法、回路板の検査装置

Also Published As

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