JP2001243121A - メモリを搭載したボードにおける回路の不良発見方法 - Google Patents

Abstract

(57)【要約】 【課題】メモリ不良箇所の早期発見と不良内容の特定す
ることを課題とする。 【解決手段】アドレス線不良発見には特定のアドレスへ
のデータ書込み、及び全領域データ読み出し、データ線
不良発見には特定データの書込み、及び読み出しを行う
ことで、不良発見、及び不良内容の特定を行う。 【効果】メモリを使用した回路の不良発見方法において
データを一部の領域に書込み、不良箇所、及び不良内容
の特定を行うことで、不良解析時間を短縮でき、またＣ
ＰＵボードの不良発見時に適用が図れる。特に書込み領
域を少なく出来ることから、フラッシュメモリのような
データ消去を必要するようなメモリにおいては、書込み
領域を少なくすることができることから、消去範囲も小
さく出来、消去時間の短縮にもつながる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ搭載したＣＰ
Ｕボードにおける回路の早期不良発見に好適な技術分野
に属する。

【０００２】

【従来の技術】携帯機器への適用や装置の小型化にあわ
せて、半導体素子の微細化や、回路の高密度実装進んで
おり、それに伴う素子の不良や、回路の不良発見が難し
くなってきた。特に、メモリは年々大容量化が進み、特
に微細化が進んでいる素子であり、不良発見にも時間が
かかる。

【０００３】従来では、メモリ搭載したＣＰＵボードに
おける回路のメモリの不良解析において、素子不良、デ
ータ線、アドレス線の断線、ショートを発見するための
方法には、メモリ全ての領域にデータを書込み、その書
込みデータを読み出すライト／リード／コンペアチェッ
クを行っていた。

【０００４】

【発明が解決しようとする課題】素子不良、データ線、
アドレス線の断線、ショートを発見するために、メモリ
全ての領域にデータを書込み、その書込みデータを読み
出すライト／リード／コンペアチェックでは、最初にメ
モリ全ての領域にデータ書込みを行うため、書込み時間
が長くかかり、また、その後書いた全てのデータ読み出
しを行うため、アドレス線、データ線のどちらの不良か
を区別できない場合もありうる。また、アドレス線、デ
ータ線の断線、ショートの不良内容の判定も難しい。

【０００５】本発明の目的は上記の問題点を解消して、
不良解析時間の短縮化とアドレス線、データ線部分の早
期不良特定を行う。

【０００６】

【課題を解決するための手段】本発明のメモリを搭載し
たＣＰＵボードにおける回路の不良発見方法は、ＣＰＵ
ボード上にホストとのインタフェース、調整を行うプロ
グラムが格納されているＲＯＭ、ＣＰＵ、調整の対象と
なるメモリ、ＣＰＵとインタフェースとメモリとＲＯＭ
へのアクセスを制御する制御回路、メモリと制御回路の
間でデータの送受信を行うメモリデータバス、ＣＰＵバ
スを少なくとももち、ＣＰＵボードを調整するためのプ
ログラムを実行するためにコマンドを外部入力できる機
能を持つ。

【０００７】

【発明の実施の形態】メモリはアドレス線、データ線が
多数本つながっており、どの信号線に不良が発生してい
るかを特定することは難しいため、早期不良特定が課題
である。

【０００８】本発明における不良発見方法、及びそれを
適用するＣＰＵボードの実施例を図面を参照して説明す
る。

【０００９】図１は正常時、及びデータ線０、３ビット
がショートしている場合のデータ書込みである。任意の
アドレスxxxxxxxxにデータ00000001を書込んだ場合、正
常時にはアドレスxxxxxxxxにデータ00000001が書込ま
れ、データを読み出した時、アドレスxxxxxxxxからデー
タ00000001が読み出される。データ線０、３ビットがシ
ョートしている場合には、任意のアドレスxxxxxxxxにデ
ータ00001001が書込まれるため、アドレスxxxxxxxxから
データ00001001が読み出される。

【００１０】図２は正常時、及びデータ線３ビットが１
に固定している場合のデータ書込みである。任意のアド
レスyyyyyyyyにデータ00000000を書込んだ場合、正常時
にはアドレスyyyyyyyyにデータ00000000が書込まれ、デ
ータを読み出した時、アドレスyyyyyyyyからデータ0000
0000が読み出される。データ線３ビットが１に固定して
いる場合には、任意のアドレスyyyyyyyyにデータ000010
00が書込まれるため、アドレスyyyyyyyyからデータ0000
1000が読み出される。

【００１１】図１、２のようなメモリの特性を用いた、
本方式のデータ線全ビットのチェック方法を図３、４、
５に示す。

【００１２】ただし、メモリ内部は不良解析判定を容易
にするため、あらかじめメモリ内部の全ての領域に１を
書込んでおき、（フラッシュメモリなどは消去後の初期
値が１なためデータの消去を行っておく）更にデータ全
ての領域から１が読み出されることを前提条件とする。

【００１３】図３では本発明における全データ線の断
線、ショートを確認するためのデータ書込み方法におい
てデータ線に異常がない場合を示す。データ00000000、
00000001、00000010、00000100、00001000、00010000、
00100000、01000000、10000000、11111111を任意のアド
レスに書込む。データ線に書込んだ任意のアドレスから
は書込みデータが正常に読み出される。

【００１４】図４は全データ線の断線、ショートを確認
するためのデータ書込み方法においてデータ線の０、３
ビットがショートしている場合を示す。メモリの任意の
アドレスにデータ00000000、00000001、00000010、0000
0100、00001000、00010000、00100000、01000000、1000
0000、11111111を書込む。

【００１５】書込んだアドレスからデータを読み出した
時、データ線の０、３ビットがショートしているため、
00000001をかき込んだアドレスには00001001が書込まれ
る。また同様に00001000をかき込んだアドレスにも0000
1001が書込まれる。書込んだ任意のアドレスからデータ
を読み出した時、上記のようなデータ読み出しがされる
とき、アドレス０、３ビットのショートとみなす。

【００１６】図５は全データ線の断線、ショートを確認
するためのデータ書込み方法においてデータ線の３ビッ
トが固定している場合を示す。メモリの任意のアドレス
にデータ00000000、00000001、00000010、00000100、00
001000、00010000、00100000、01000000、10000000、11
111111を書込む。

【００１７】書込んだアドレスからデータを読み出した
時、データ線の３ビットが１に固定しているため、書込
みデータは全てデータ３ビットが１となり、データは00
001000、00001001、00001010、00001100、00001000、00
011000、00101000、01001000、10001000、11111111が読
み出される。このようなデータ読み出しがされるとき、
アドレス線３ビットの１固定とみなす。

【００１８】その他のデータ線にショート、断線がある
時でもデータの書込まれた値を確認することによって同
様に、データ部分不良の解析が可能である。

【００１９】次にアドレス線に異常のある時のデータ書
込みについて説明する。

【００２０】ただし、メモリ内部は不良解析判定を容易
にするため、あらかじめメモリ内部の全ての領域に１を
書込んでおき、（フラッシュメモリなどは消去後の初期
値が１なためデータの消去を行っておく）更にデータ全
ての領域から１が読み出されることを前提条件とする。

【００２１】図６はアドレス線正常時データ書込み、及
び読み出しである。

【００２２】アドレス00000001にデータxxxxxxxxを書込
んだ場合、全メモリ領域からデータ読み出しを行った場
合にはアドレス00000001からデータxxxxxxxxが読み出さ
れ、それ以外の書込み領域からは１が読み出される。即
ち書込み領域以外からのデータxxxxxxxxの読出しはな
い。

【００２３】図７はアドレス線０、３ビットがショート
している場合のデータ書込み、読出しである。データxx
xxxxxxをアドレス00000001にライトしようとするとメモ
リはアドレス00000001を00001001と認識し、データxxxx
xxxxがメモリのアドレス00001001に書込まれる。アドレ
ス00000001にはデータ書込みが起きない。メモリ内部全
領域読み出した場合に、メモリのアドレス00000001にア
クセスすると、メモリではアドレス00001001と認識さ
れ、00001001にアクセスするのでデータはxxxxxxxxが読
み出される。しかしアドレス00001001にはxxxxxxxxが書
込まれているため、00001001からもxxxxxxxxが読み出さ
れる。

【００２４】即ち、アドレス線がショートしている場合
には同一データが２箇所から読み出される。

【００２５】図８はアドレス線３ビットが断線し、１に
固定している場合のデータ書込み、読出しである。デー
タyyyyyyyyをアドレス00000000にライトしようとすると
メモリはアドレス00000000を00001000と認識し、データ
yyyyyyyyがメモリのアドレス00001000に書込まれる。ア
ドレス00000000にはデータ書込みが起きない。メモリ内
部を全領域読み出した場合に、メモリのアドレス000000
00にアクセスすると、メモリではアドレス00001000と認
識され、アドレス00001000にアクセスするのでデータは
yyyyyyyyが読み出される。しかしアドレス00001000には
yyyyyyyyが書込まれているため、アドレス00001000から
もyyyyyyyyが読み出される。即ち、アドレス線が断線し
ている場合にも同一データが２箇所から読み出される。

【００２６】図９は全アドレス線の断線、ショートを確
認するためのデータ書込み方法においてアドレス線に異
常がない場合を示す。特定のアドレスに任意のデータ
（11111111以外）を書込む。データを書込み後メモリの
全領域を読出す。アドレス線に異常がなければ書込んだ
アドレスのみから書込んだデータが読み出され、それ以
外の領域からは11111111が読み出される。

【００２７】図１０は全アドレス線の断線、ショートを
確認するためのデータ書込み方法においてアドレス線
０、３ビットがショートしている場合である。アドレス
00000000にデータpppppppp、アドレス00000001にデータ
qqqqqqqq、アドレス00000010にデータrrrrrrrr、アドレ
ス00000100にデータssssssss、アドレス00001000にデー
タtttttttt、アドレス00010000にデータuuuuuuuu、アド
レス00100000にデータvvvvvvvv、アドレス01000000にデ
ータxxxxxxxx、アドレス10000000にデータyyyyyyyy、ア
ドレス11111111にデータzzzzzzzzをそれぞれ書込む。

【００２８】アドレス０ビット、もしくは３ビットのど
ちらかが１である場合、０、３ビットとも１と認識され
る。

【００２９】アドレス00000001にデータppppppppの書込
みを行おうとする時、アドレス00001001にデータpppppp
ppの書込みを行おうとする。アドレス00000001にはデー
タ書込みは起きずデータは11111111のままである。

【００３０】同様にアドレス00001000にデータtttttttt
の書込みを行おうとする時、アドレス00001001にデータ
ttttttttの書込みを行おうとする。アドレス00001000に
はデータ書込みは起きずデータは11111111のままであ
る。

【００３１】この結果、アドレス00001001に書込まれて
いるデータはＳＲＡＭやＤＲＡＭのようなデータ消去を
必要としないメモリは後から書いたttttttttである。ま
た、フラッシュメモリのようなデータ消去を必要とする
メモリは、データの上書きをしてしまうため、データpp
ppppppとデータttttttttでデータが共通して１になる部
分が１となり、それ以外のデータは０となる上書きされ
た新しい値をなる。例えばpppppppp＝10100101とし、tt
tttttt＝10001000であるとき実際書込まれているデータ
は10000000である。

【００３２】その後、メモリ全領域の読み出しを行った
場合、00000001、00001000、00001001のアドレスは、同
一アドレス00001001にアクセスするため、同一データ##
######（tttttttt、もしくはppppppppにttttttttを上書
きした値）が読み出される。それ以外は書込みアドレス
のみから書込んだデータが、何も書込まなかったアドレ
スからは11111111が読み出される。

【００３３】図１１は全アドレス線の断線、ショートを
確認するためのデータ書込み方法においてアドレス線３
ビットが断線し１に固定している場合である。

【００３４】アドレス00000000にデータpppppppp、アド
レス00000001にデータqqqqqqqq、アドレス00000010にデ
ータrrrrrrrr、アドレス00000100にデータssssssss、ア
ドレス00001000にデータtttttttt、アドレス00010000に
データuuuuuuuu、アドレス00100000にデータvvvvvvvv、
アドレス01000000にデータxxxxxxxx、アドレス10000000
にデータyyyyyyyy、アドレス11111111にデータzzzzzzzz
をそれぞれ書込む。

【００３５】アドレス３ビットが１に固定している場
合、データを書込もうとするアドレスの３ビットは全て
１と認識されるため、実際にデータが書き込まれるアド
レスはアドレス00001000、00001001、00001010、000011
00、00001000、00011000、00101000、01001000、100010
00、11111111である。実際にデータを書き込もうとした
アドレス00000000、00000001、00000010、00000100、00
010000、00100000、01000000、10000000にデータ書込み
は起きない。アドレス00001000にはデータppppppppの書
込み後、データtttttttの書込みを行おうとする。図１
０のドレス線の０、３ビットがショートしている場合と
同様に、アドレス00001000に書込まれているデータはＳ
ＲＡＭやＤＲＡＭのようなデータ消去を必要としないメ
モリは、後から書いたttttttttである。また、フラッシ
ュメモリのようなデータ消去を必要とするメモリは、デ
ータの上書きをしてしまうため、データppppppppとデー
タttttttttでデータが共通して１になっている部分が１
となり、それ以外のデータは０となる上書きされた新し
い値である。

【００３６】その後メモリ全領域の読み出しを行った場
合、実際にデータqqqqqqqqは、書き込まれたアドレス00
001001、及びアドレス00000001が00001001に認識されて
アクセスするので、２箇所のアドレス00000001と000010
01から読み出される。

【００３７】同様にrrrrrrrr、ssssssss、uuuuuuuu、vv
vvvvvv、xxxxxxxx、yyyyyyyy、zzzzzzzzの各データもア
ドレス２箇所から読み出される。アドレス00000000、00
001000からはデータ########（tttttttt、もしくはpppp
ppppにttttttttを上書きした値）が読み出される。

【００３８】それ以外の何も書込まなかったアドレスか
らは11111111が読み出される。

【００３９】図１２にデータ線、アドレス線不良早期発
見のためのフローを示す。

【００４０】まず最初にメモリ内部のデータに１を書込
み（もしくはデータ消去を行う）、全てのデータを１に
する。全領域を読み出し、全てのデータが１であるかを
確認する。この時、１でない場合は不良であるが、この
場合は素子、制御信号部、データ部、アドレス部の不良
切り分けができないため、本発明による不良発見方法は
採用しない。

【００４１】全てのデータを１にし、全領域を読み出
し、データが１であるかを確認して、正常な場合には、
本方式による全アドレス線のチェックのためのデータ書
込みを行う。メモリ全領域を読み出し、同一データが１
個しかないかどうか確認する。同一データが２つ以上あ
れば、同一アドレスに２回以上アクセスしているとみな
し、アドレス線不良と判定する。アドレス線不良におい
て、書込まれたデータの内容により、ショート、断線の
区別が可能である。

【００４２】次に、本方式による全データ線のチェック
のためのデータ書込みを行う。データの書込み領域は、
全アドレス線のチェックを行うためにデータ書込みを行
った以外の領域ならばどこでもよい。データ書込み後、
データ読み出しを行い、正常なデータが読み出せれば、
データ線に不良がないと判定できる。読み出せない場合
は、データ線不良とみなす。

【００４３】本方式ではアドレス線のチェックを先に行
うこととする。データ線の確認ではデータを１部にのみ
書込み、書込み領域しかデータを読み出さないため、読
み出されるデータが書込みデータと別の値になるような
不良時には、アドレス線の不良によるデータ値不良の場
合と区別のつかない場合がありうるためである。

【００４４】本方式によれば、データ書込み領域が少な
いため、アドレス線、データ線の不良発見に書込み時間
の短縮化が図れ、またフラッシュメモリのような消去時
間のかかるような素子においては、書込み範囲が少ない
ため、その分消去範囲も少なくなり、アドレス、データ
確認終了後の消去時間も短縮できる。

【００４５】図１３は本方式のメモリを搭載したＣＰＵ
ボードにおけるメモリを搭載したＣＰＵボードにおける
回路の不良発見を行うプログラムを格納するＲＯＭをも
つ、メモリを搭載するＣＰＵボード、及びそのホストと
インタフェースである。ホストから本不良発見を行うプ
ログラムを実行するコマンドが入力されると、インタフ
ェースを通じ制御回路にコマンドが送られる。ＣＰＵは
制御回路からの情報を得て、メモリの不良発見を行うプ
ログラムをＲＯＭから読み出し、実行する。不良発生時
にはＣＰＵは不良発生を検知すると、制御回路、インタ
フェースを介してホストに不良発生、及び不良内容の通
告を行う。

【００４６】

【発明の効果】本発明によれば、メモリを使用した回路
の不良発見方法においてデータを一部の領域に書込み、
不良箇所、及び不良内容の特定を行うことで、不良解析
時間を短縮でき、またＣＰＵボードの不良発見時に適用
が図れる。特に書込み領域を少なく出来ることから、フ
ラッシュメモリのようなデータ消去を必要するようなメ
モリにおいては、書込み領域を少なくすることができる
ことから、消去範囲も小さく出来、消去時間の短縮にも
つながる。

【図面の簡単な説明】

【図１】正常時、及びデータ線０、３ビットがショート
している場合のデータ書込みを説明する図。

【図２】正常時、及びデータ線３ビットが１に固定して
いる場合のデータ書込みを説明する図。

【図３】本発明における全データ線の断線、ショートを
確認するためのデータ確認方法においてデータ線に異常
がない場合を説明する図。

【図４】本発明における全データ線の断線、ショートを
確認するためのデータ確認方法においてデータ線０ビッ
トと３ビットがショートしている場合を説明する図。

【図５】本発明における全データ線の断線、ショートを
確認するためのデータ確認方法においてデータ線の３ビ
ットが断線し１に固定している場合を説明する図。

【図６】アドレス線正常時のデータ書込み、読出しを説
明する図。

【図７】アドレス線０、３ビットがショートしている場
合のデータ書込み、読出しを説明する図。

【図８】アドレス線３ビットが断線し、１に固定してい
る場合のデータ書込み、読出しを説明する図。

【図９】全アドレス線の断線、ショートを確認するデー
タ書込み方法においてアドレス線に異常がない場合を説
明する図。

【図１０】アドレス線の断線、ショートを確認するため
のデータ書込み方法においてアドレス線の０ビットと３
ビットがショートしている場合を説明する図。

【図１１】アドレス線の断線、ショートを確認するため
のデータ書込み方法においてアドレス線３ビットが断線
し１に固定している場合を説明する図。

【図１２】データ線、アドレス線不良早期発見のための
フローチャート。

【図１３】データ線、アドレス線不良早期発見のための
プログラムをＲＯＭに格納する、メモリを搭載したＣＰ
Ｕボードを示す図。

【符号の説明】

１…ホスト、２…ＣＰＵ、３…ＲＯＭ、４…インタフェ
ース、５…制御回路、６…メモリ、７…インタフェース
用データバス、８…制御用データバス、９…ＣＰＵバ
ス、１０…メモリデータバス、１１…メモリ制御線、１
２…制御信号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菅谷 祐二 茨城県ひたちなか市大字市毛882番地 株 式会社日立製作所計測器グループ内 (72)発明者 大部 一博 茨城県ひたちなか市大字市毛1040番地 株 式会社日立サイエンスシステムズ内 Ｆターム(参考） 2G032 AA03 AA07 AE11 AE12 5B018 GA03 HA01 JA12 JA22 KA02 MA32 MA35 NA02 NA03 NA06 RA11 RA13 5B048 AA06 AA19 AA21 AA22 CC13 DD01 DD05 EE07 5L106 DD12 DD22 DD23 EE00 9A001 BB03 BB04 HH34 JJ45 LL05

Claims (2)

【特許請求の範囲】
1. 【請求項１】 メモリを搭載するボードにおいて、全メ
   モリ領域が１となっている状態のメモリならば、アドレ
   ス線、データ線の不良解析時にアドレス線が干渉しない
   各々一つのアドレス線が他のアドレス線と異なる信号と
   なるアドレスと、全てのアドレス線が同じ信号となるア
   ドレスに、少なくともデータ線の信号がすべて同一とな
   らない信号を書込んで全領域のリードチェックを行い、
   データを書込んだ特定アドレス以外から書込んだデータ
   が読み出せる場合には、アドレス部分の不良と判定する
   手段を備え、アドレス線が不良でない場合にも、データ
   線が干渉しない各々一つのデータ線が他のデータ線と異
   なる信号となるデータと、全てのデータ線が同じである
   データのデータパターンのデータ書込みを行って、書込
   みデータ以外のデータが読み出せる場合にはデータ部分
   の不良と判定する手段を備え、メモリの一部の領域にデ
   ータ書込みを行うことにより、アドレス線、データ線不
   良解析が行うことを特徴とするメモリ回路の不良発見方
   法。
2. 【請求項２】 請求項１の不良発見方法において、メモ
   リを搭載するＣＰＵボードおいて、ＣＰＵボードにＲＯ
   Ｍを実装して本不良発見方法を行うプログラムを格納
   し、ＣＰＵボードの電源投入時、又は外部信号からの命
   令によりプログラムを実行する手段を備え、メモリ一部
   にデータ書込みを行うだけでメモリのアドレス線、デー
   タ線のショート、断線の解析を行い、解析時間の短縮化
   が図れるメモリ回路の不良発見方法。