JP2002100979A - 情報処理装置及び情報処理装置のエラー情報保持方法 - Google Patents

Abstract

(57)【要約】 【課題】電源オフまたは、リセットあるいはリブートが
実行された後であっても、新規に不揮発性メモリを追加
することなくエラー情報を読み出すことが可能であり、
さらにエラー原因の特定を容易にすることを可能とする
情報処理装置及び情報処理装置のエラー情報保持方法を
提供する。 【解決手段】ＦＰＧＡと、ＦＰＧＡの論理回路構成を記
憶すると共に、装置内部又は外部とのインターフェイス
で発生するエラーの詳細を示すエラーステータス情報を
記憶する不揮発性メモリと、前記不揮発性メモリから前
記ＦＰＧＡの論理を構成するためのプログラムを読み出
すＣＯＮＦＩＧ制御部と、前記エラーステータス情報を
前記不揮発性メモリに書き込むエラー情報アクセス制御
部と、前記ＣＯＮＦＩＧ制御部と前記エラー情報アクセ
ス制御部とからの、前記不揮発性メモリに対するアドレ
ス及び制御信号を選択する選択回路と、を設けてなるこ
とを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報処理装置及び
情報処理装置のエラー情報保持方法に関し、特にＦＰＧ
Ａ（フィールドプログラマブルゲートアレイ）用不揮発
性メモリを搭載した情報処理装置及びＦＰＧＡ用不揮発
性メモリを搭載した情報処理装置のエラー情報保持方法
に関する。

【０００２】

【従来の技術】従来、ＦＰＧＡ（フィールドプログラマ
ブルゲートアレイ）の論理構成のプログラムを記憶する
不揮発性メモリは、近年のメモリの大容量化に伴って空
き容量が増加しているにも関わらず、十分には活用され
ていなかった。また、エラー情報はリセットや電源オフ
で情報の失われるレジスタまたは揮発性メモリに格納さ
れ、リセットまたはリブートが実行されるとその情報は
失われていた。また、一時的な障害であったとしてもエ
ラーが検出された場合にはホストバスからのアクセスが
不可能であることが多く、詳細な原因を追及することは
困難であった。そのため、障害の発生したモジュールが
工場に戻されてきた場合に、その修理箇所を特定するた
めには多大な時間と検査を要していた。さらに、確実に
エラー情報を保持するためには、不揮発性のメモリを新
規に追加して、そのメモリ内にエラー情報を保持する必
要があった。

【０００３】

【発明が解決しようとする課題】本発明は、このような
従来技術における問題に鑑みてなされたものであって、
電源オフまたは、リセットあるいはリブートが実行され
た後であっても、新規に不揮発性メモリを追加すること
なくエラー情報を読み出すことが可能であり、さらにエ
ラー原因の特定を容易にすることを可能とする情報処理
装置及び情報処理装置のエラー情報保持方法を提供する
ことを目的とする。

【０００４】

【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、ＦＰＧＡ（フィールドプログラマブル
ゲートアレイ）と、係るＦＰＧＡの論理回路構成を記憶
すると共に、装置内部又は外部とのインターフェイスで
発生するエラーの詳細を示すエラーステータス情報を記
憶する不揮発性メモリと、前記不揮発性メモリから前記
ＦＰＧＡの論理を構成するためのプログラムを読み出す
ＣＯＮＦＩＧ制御部と、前記エラーステータス情報を前
記不揮発性メモリに書き込むエラー情報アクセス制御部
と、前記ＣＯＮＦＩＧ制御部と前記エラー情報アクセス
制御部とからの、前記不揮発性メモリに対するアドレス
及び制御信号を選択する選択回路と、を設けてなること
を特徴とする。このように、本出願第１の発明の情報処
理装置によれば、装置内部又は外部とのインターフェイ
スでエラーが発生したとき、そのエラーの詳細を示すエ
ラーステータス情報が、ＦＰＧＡの論理回路構成を記憶
するために既に搭載されている不揮発性メモリに書き込
まれる。したがって、装置の電源がオフされたり、また
は、リセットあるいはリブートが実行された後であって
も、新規に不揮発性メモリを追加することなしにエラー
情報を読み出すことが可能となる。さらに、エラー原因
の特定を容易にすることが可能となる。

【０００５】また本出願第２の発明は、本出願第１の発
明の情報処理装置において、前記不揮発性メモリはさら
に、装置内部又は外部との間におけるアクセスの履歴を
示すアクセス履歴を記憶し、前記エラー情報アクセス制
御部はさらに、前記アクセス履歴を前記不揮発性メモリ
に書き込むことを特徴とする。このように、本出願第２
の発明の情報処理装置によれば、装置内部又は外部との
インターフェイスでエラーが生じたとき、そのエラーの
詳細を示すエラーステータス情報だけでなく、装置内部
又は外部との間におけるアクセスの履歴を示すアクセス
履歴が、ＦＰＧＡの論理回路構成を記憶するために既に
搭載されている不揮発性メモリに書き込まれる。したが
って、装置の電源がオフされたり、または、リセットあ
るいはリブートが実行された後であっても、新規に不揮
発性メモリを追加することなしにエラー情報を読み出す
ことが可能となる。さらに、エラー原因の特定を容易に
することが可能となる。

【０００６】また本出願第３の発明は、本出願第１また
は第２の発明の情報処理装置において、前記不揮発性メ
モリに書き込まれた前記エラーステータス情報又は前記
アクセス履歴を、装置の外部から読み出すための外部ポ
ートを設けてなることを特徴とする。このように、本出
願第３の発明の情報処理装置によれば、エラー発生後、
不揮発性メモリに書き込まれた前記エラーステータス情
報と前記アクセス履歴とが何らかの原因により装置本体
で読みとることが不可能となった場合にも、外部ポート
を通して、不揮発性メモリに書き込まれた前記エラース
テータス情報と前記アクセス履歴とを、外部から読み出
すことが可能となる。

【０００７】また本出願第４の発明は、装置内部又は外
部とのインターフェイスにおいてエラーが発生したと
き、そのエラーの詳細を示すエラーステータス情報をＦ
ＰＧＡ（フィールドプログラマブルゲートアレイ）の論
理回路構成を記憶する不揮発性メモリに書き込むステッ
プを有することを特徴とする情報処理装置のエラー情報
保持方法である。。このように、本出願第４の発明の情
報処理装置のエラー情報保持方法によれば、装置内部又
は外部とのインターフェイスでエラーが発生したとき、
そのエラーの詳細を示すエラーステータス情報が、ＦＰ
ＧＡの論理回路構成を記憶するために既に搭載されてい
る不揮発性メモリに書き込まれる。したがって、装置の
電源がオフされたり、または、リセットあるいはリブー
トが実行された後であっても、新規に不揮発性メモリを
追加することなしにエラー情報を読み出すことが可能と
なる。さらに、エラー原因の特定を容易にすることが可
能となる。

【０００８】また本出願第５の発明は、本出願第４の発
明の情報処理装置のエラー情報保持方法において、装置
内部又は外部とのインターフェイスにおいてエラーが発
生したとき、そのエラーが発生するまでの装置内部又は
外部との間におけるアクセスの履歴を示すアクセス履歴
を前記不揮発性メモリに書き込むステップを有すること
を特徴とする。このように、本出願第５の発明の情報処
理装置のエラー情報保持方法によれば、装置内部又は外
部とのインターフェイスでエラーが発生したとき、その
エラーの詳細を示すエラーステータス情報だけでなく、
装置内部又は外部との間におけるアクセスの履歴を示す
アクセス履歴が、ＦＰＧＡの論理回路構成を記憶するた
めに既に搭載されている不揮発性メモリに書き込まれ
る。したがって、装置の電源がオフされたり、または、
リセットあるいはリブートが実行された後であっても、
新規に不揮発性メモリを追加することなしにエラー情報
を読み出すことが可能となる。さらに、エラー原因の特
定を容易にすることが可能となる。

【０００９】また本出願第６の発明は、本出願第４また
は第５の発明の情報処理装置のエラー情報保持方法にお
いて、前記不揮発性メモリに書き込まれた前記エラース
テータス情報又は前記アクセス履歴を、装置の外部から
読み出すステップを有することを特徴とする。このよう
に、本出願第６の発明の情報処理装置のエラー情報保持
方法によれば、エラー発生後、不揮発性メモリに書き込
まれた前記エラーステータス情報と前記アクセス履歴と
が何らかの原因により装置本体で読み出すことが不可能
となった場合にも、外部ポートを通して、不揮発性メモ
リに書き込まれた前記エラーステータス情報と前記アク
セス履歴とを、外部から読み出すことが可能となる。

【００１０】

【発明の実施の形態】次に、本発明の第一の実施の形態
における情報処理装置及び情報処理装置のエラー情報保
持方法を図１乃至図３を参照して説明する。図１は、本
発明の第一の実施の形態における情報処理装置の構成図
である。ＰＣＩカード１０２はＰＣＩバス１０１に接続
され、ＦＰＧＡ１０３と、不揮発性メモリであるメモリ
１０４と、揮発性メモリであるローカルメモリ１０５
と、選択回路１０６とにより構成される。ＦＰＧＡ１０
３はさらに、バスインターフェース制御部１１１と、内
部論理１１２と、メモリインターフェース制御部１１３
と、バストレーサ１１４と、ＣＯＮＦＩＧ制御部１１５
と、エラー情報アクセス制御部１１６と、メモリトレー
サ１１７とにより構成される。ＦＰＧＡ１０３は、電源
投入を契機としてメモリ１０４に格納されているプログ
ラムに従い、ＦＰＧＡ１０３内の論理を構成する。バス
インターフェース制御部１１１は、ＰＣＩバス１０１と
のインターフェースを制御し、ＰＣＩバス１０１へのア
クセスに対し、以下のＰＣＩバス仕様に規定されるエラ
ーの確認を行う。ＰＣＩバス仕様では、ＡＤ［３１：０
０］信号線とＣ／ＢＥ［３：０］信号線に対してパリテ
ィが付与されていて、ＡＤ［３１：００］とＣ／ＢＥ
［３：０］に対するパリティチェックを実行する。ＰＣ
Ｉバスの転送フェーズはアドレス転送フェーズとデータ
転送フェーズとに分けられる。転送フェーズがアドレス
転送フェーズであるときには、ＡＤ［３１：００］はア
ドレスを転送し、Ｃ／ＢＥ［３：０］はコマンドを転送
する。転送フェーズがデータ転送フェーズにあるときに
は、ＡＤ［３１：００］はデータを転送し、Ｃ／ＢＥ
［３：０］はバイトイネーブルを転送する。

【００１１】内部論理１１２は、ＰＣＩカード１０２の
機能として必要な処理を実行するとともに、内部論理１
１２内でパリティチェックや比較チェックなどを行い、
論理結果にエラーが発生していないことを保証する。内
部論理１１２はまた、その内部にエラーステータス１１
８を有する。エラーステータス１１８は、バスインター
フェース制御部１１１、メモリインターフェース制御部
１１３、及び内部論理１１２によって確認される各エラ
ーの詳細を示すエラーステータス情報を格納する。メモ
リインターフェース制御部１１３は、内部論理１１２と
ローカルメモリ１０５との間におけるインターフェース
を仲介し、ローカルメモリ１０５から読み出されたデー
タに対してパリティチェックを実行する。バストレーサ
１１４は、ＰＣＩバス１０１上の自身以外のアクセスも
含め、バスインターフェース制御部１１１とＰＣＩバス
１０１との間におけるすべてのアクセスの履歴であるＰ
ＣＩバスアクセス履歴を、バスインターフェース制御部
１１１を介して格納する。ＣＯＮＦＩＧ制御部１１５
は、メモリ１０４に格納されているプログラムに従って
構成される論理ではなく、予め固定的に埋め込まれてい
る論理である。ＣＯＮＦＩＧ制御部１１５は、電源投入
を契機として動作し始め、メモリ１０４からＦＰＧＡ１
０３の論理を構成するためのプログラムを読み出す。エ
ラー情報アクセス制御部１１６は、エラー検出時に、エ
ラーステータス１１８に格納されているエラーステータ
ス情報と、バストレーサ１１４に格納されているＰＣＩ
バスアクセス履歴と、メモリトレーサ１１７に格納され
ているローカルメモリアクセス履歴とを、エラー関連情
報としてメモリ１０４に書き込む。また、エラー情報ア
クセス制御部１１６は、内部論理１１２からの指示によ
り、メモリ１０４に格納されているエラー関連情報を読
み出す。メモリトレーサ１１７は、内部論理１１２がメ
モリインターフェース制御部１１３を介して行うローカ
ルメモリ１０５への全アクセスの履歴であるローカルメ
モリアクセス履歴を格納する。

【００１２】メモリ１０４は、書き換え可能な不揮発性
メモリであるＥＥＰＲＯＭであり、その内部はＦＰＧＡ
１０３の論理回路構成を記憶する領域と、エラー関連情
報を記憶する領域とに分けられる。図２は、メモリ１０
４の領域構成図である。メモリ１０４のアドレス”００
０００”から”ＸＸＸＸＸ”までは、ＦＰＧＡ１０３内
の論理構成を記憶するＦＰＧＡ論理構成情報領域であ
る。また、アドレス”ＸＸＸＸＸ＋１”から”ＺＺＺＺ
Ｚ”までは、エラー関連情報を記憶するエラー情報領域
である。また、エラー情報領域は複数のエラー関連情報
を記憶できるように、複数の領域に分割されている。図
２では、アドレス”ＸＸＸＸＸ＋１”から”ＹＹＹＹ
Ｙ”までが１つの領域となる。１つのエラー情報領域は
さらに、エラーステータス情報領域と、ＰＣＩバスアク
セス履歴領域と、ローカルメモリアクセス履歴領域とに
分けられる。ローカルメモリ１０５は、揮発性メモリで
あるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）である。ローカルメモリ１０５
は、ＦＰＧＡ１０３のメモリインターフェース制御部１
１３を介して内部論理１１２からアクセスされ、内部論
理１１２で使用されるデータや内部論理１１２を制御す
るファームウェアを格納する。選択回路１０６は、ＣＯ
ＮＦＩＧ制御部１１５とエラー情報アクセス制御部１１
６とからの、メモリ１０４に対するアドレス及び制御信
号を選択する。選択回路１０６は、エラー情報アクセス
制御部１１６からの指示がない場合には、ＣＯＮＦＩＧ
制御部１１５の側を選択する。逆にエラー情報アクセス
制御部１１６からの指示がある場合には、エラー情報ア
クセス制御部１１６の側を選択する。

【００１３】次に、図１及び図３を用いて本発明の第一
の実施の形態における情報処理装置のエラー情報保持方
法を利用したＰＣＩカードの動作を説明する。図３は本
発明の第一の実施の形態における情報処理装置のエラー
情報保持方法を利用したＰＣＩカードにおいてエラーが
検出されたときの動作図である。まず、ＰＣＩバス１０
１にエラーが検出されたときの動作を詳細に説明する。
バスインターフェース制御部１１１はＰＣＩバス１０１
にエラーを検出すると（ステップ１）、エラーが検出さ
れたことを示す信号をＰＣＩバス１０１にアサートす
る。次に、バスインターフェース制御部１１１はバスト
レーサ１１４のＰＣＩバスアクセス履歴を格納するバッ
ファを書き込み禁止にする（ステップ２）。これは、Ｐ
ＣＩバスアクセス履歴を格納するバッファのエントリ数
には物理的に制限があり、バストレーサ１１４に対して
ＰＣＩバスアクセス履歴を通知するとＰＣＩバスアクセ
ス履歴が上書きされてしまうので、それを防ぐためであ
る。次に、バスインターフェース制御部１１１はエラー
ステータス１１８に対し、ＰＣＩバスで検出されたエラ
ーの内容をエラーステータス情報として通知する（ステ
ップ３）。

【００１４】次に、エラー情報アクセス制御部１１６
は、バストレーサ１１４に格納されているＰＣＩバスア
クセス履歴と、メモリトレーサ１１７に格納されている
ローカルメモリアクセス履歴と、エラーステータス１１
８に格納されているエラーステータス情報とを、エラー
関連情報としてメモリ１０４に書き込む（ステップ
４）。このとき選択回路１０６は、ＣＯＮＦＩＧ制御部
１１５で使用されるメモリ１０４に対するアドレス線と
制御線との切り換えを行う。選択回路１０６はエラー情
報アクセス制御部１１６から指示の指示により、エラー
情報アクセス制御部１１６からのアドレス及び制御信号
を選択し、その結果、エラー関連情報がメモリ１０４に
書き込まれる。その後バスインターフェース制御部１１
１はバストレーサ１１４に対して、ＰＣＩバスアクセス
履歴を通知する。ＰＣＩバス１０１にエラーが検出され
るときは、ＰＣＩバス１０１の転送フェーズの違いによ
り詳細には２種類の動作が存在する。ＰＣＩバス１０１
がアドレス転送フェーズにあるときは、ＰＣＩバス１０
１に検出されるエラーはアドレスパリティエラーであ
る。このときバスインターフェース制御部１１１がＰＣ
Ｉバス１０１にアサートする信号は、致命的なエラーを
検出したことを示すＳＥＲＲ信号である。またエラース
テータス１１８に対しては、ＰＣＩバスのアドレス転送
フェーズでエラーが検出されたことを通知する。一方、
ＰＣＩバス１０１がデータ転送フェーズにあるときは、
ＰＣＩバス１０１に検出されるエラーはデータパリティ
エラーである。このときバスインターフェース制御部１
１１がＰＣＩバス１０１にアサートする信号は、データ
パリティエラーが検出されたことを示すＰＥＲＲ信号で
ある。またエラーステータス１１８に対しては、ＰＣＩ
バスのデータ転送フェーズでエラーが検出されたことを
通知する。

【００１５】次に、内部論理１１２の内部でエラーが検
出されたときの動作を詳細に説明する。内部論理１１２
の内部にエラーが検出されると（ステップ５）、ＰＣＩ
バス１０１にエラーが検出されたときと同様に、バスイ
ンターフェース制御部１１１はバストレーサ１１４のＰ
ＣＩバスアクセス履歴を格納するバッファを書き込み禁
止にする。同様に、メモリトレーサ１１７のローカルメ
モリアクセス履歴を格納するバッファも書き込み禁止に
する（ステップ６）。次に、内部論理１１２はエラース
テータス１１８に対し、内部論理１１２内のどの機能で
エラーが検出されたかをエラーステータス情報として通
知する（ステップ７）。続けて、ＰＣＩバス１０１にエ
ラーが検出されたときと同様に、エラー情報アクセス制
御部１１６は、ＰＣＩバスアクセス履歴と、ローカルメ
モリアクセス履歴と、エラーステータス情報とを、エラ
ー関連情報としてメモリ１０４に書き込む（ステップ
８）。このときの選択回路１０６の切り替え動作も、Ｐ
ＣＩバス１０１にエラーが検出されたときと同様に行わ
れる。その後バスインターフェース制御部１１１はバス
トレーサ１１４に対してＰＣＩバスアクセス履歴を通知
し、また、メモリインターフェース制御部１１３はメモ
リトレーサ１１７に対してローカルメモリアクセス履歴
を通知する。

【００１６】次に、ローカルメモリ１０５から読み出さ
れたデータにエラーが検出されたときの動作を詳細に説
明する。メモリインターフェース制御部１１３はローカ
ルメモリ１０５から読み出されたデータにパリティエラ
ーを検出すると（ステップ９）、内部論理１１２の内部
でエラーが検出されたときと同様に、メモリトレーサ１
１７のローカルメモリアクセス履歴を格納するバッファ
を書き込み禁止にする（ステップ１０）。次に、メモリ
インターフェース制御部１１３はエラーステータス１１
８に対して、ローカルメモリ１０５から読み出されたデ
ータに検出されたパリティエラーの内容をエラーステー
タス情報として通知する（ステップ１１）。続けて、Ｐ
ＣＩバス１０１または内部論理１１２の内部でエラーが
検出されたときと同様に、エラー情報アクセス制御部１
１６は、ＰＣＩバスアクセス履歴と、ローカルメモリア
クセス履歴と、エラーステータス情報とを、エラー関連
情報としてメモリ１０４に書き込む（ステップ１２）。
このときの選択回路１０６の切り替え動作も、ＰＣＩバ
ス１０１にエラーが検出されたとき、または内部論理１
１２の内部でエラーが検出されたときと同様に行われ
る。その後メモリインターフェース制御部１１３はメモ
リトレーサ１１７に対して、ローカルメモリアクセス履
歴を通知する。

【００１７】次に、本発明の第二の実施の形態における
情報処理装置及び情報処理装置のエラー情報保持方法を
図４を参照して説明する。図４は、本発明の第二の実施
の形態における情報処理装置の構成図である。図４にお
いて、ＰＣＩバス４０１、メモリ４０４、ローカルメモ
リ４０５、選択回路４０６、ＰＣＩバスインターフェー
ス制御部４１１、ＣＯＮＦＩＧ制御部４１５、エラー情
報アクセス制御部４１６は、本発明の第一の実施の形態
におけるＰＣＩバス１０１、メモリ１０４、ローカルメ
モリ１０５、選択回路１０６、バスインターフェース制
御部１１１、ＣＯＮＦＩＧ制御部１１５、エラー情報ア
クセス制御部１１６とそれぞれ同様である。図４に示さ
れる様に、ＰＣＩカード４０２は、ＭＰＵ（マイクロプ
ロセッサ）４０７を有する。ＰＣＩカード４０２では、
本発明の第一の実施の形態におけるバストレーサ１１４
とメモリトレーサ１１７とが、ＦＰＧＡ４０３ではなく
ＭＰＵ４０７に備えられ、それぞれの機能を実現する。
またＰＣＩカード４０２では、本発明の第一の実施の形
態におけるエラーステータス１１８が、内部論理４１２
ではなくＭＰＵ４０７に備えられ、その機能を実現す
る。さらにＭＰＵ４０７は、ＭＰＵ４０７内部における
エラーを確認する。ＦＰＧＡ４０３は、本発明の第一の
実施の形態におけるバストレーサ１１４とメモリトレー
サ１１７とを有していない点を除くと、本発明の第一の
実施の形態におけるとＦＰＧＡ１０３と同等であるが、
さらにＭＰＵ／ＦＷ情報収集制御部４１４を有する。内
部論理４１２は、本発明の第一の実施の形態におけるエ
ラーステータス１１８を有していない点を除くと、本発
明の第一の実施の形態におけると内部論理１１２と同等
である。ローカルバスインターフェース制御部４１３
は、ローカルバス４０８を介してローカルメモリ４０５
及びＭＰＵ４０７とに接続され、この２つの装置と内部
論理４１２との間におけるインターフェースを仲介す
る。ＭＰＵ／ＦＷ情報収集制御部４１４は、ＦＰＧＡ４
０３またはＭＰＵ４０７でエラーが検出されると、ＭＰ
Ｕ４０７に格納されているエラーステータス情報とロー
カルメモリ４０５に格納されているファームウェアトレ
ース情報とをローカルバスインターフェース制御部４１
３を介して収集する。収集されたエラーステータス情報
とファームウェアトレース情報とは、エラー情報アクセ
ス制御部４１６によりメモリ４０４へ書き込まれる。

【００１８】次に、本発明の第三の実施の形態における
情報処理装置及び情報処理装置のエラー情報保持方法を
図５を参照して説明する。図５は、本発明の第三の実施
の形態における情報処理装置の構成図である。図５にお
いて、ＰＣＩバス５０１、メモリ５０４、選択回路５０
６、バスインターフェース制御部５１１、ＣＯＮＦＩＧ
制御部５１５、エラー情報アクセス制御部５１６は、本
発明の第一の実施の形態におけるＰＣＩバス１０１、メ
モリ１０４、選択回路１０６、バスインターフェース制
御部１１１、ＣＯＮＦＩＧ制御部１１５、エラー情報ア
クセス制御部１１６とそれぞれ同様である。図５に示さ
れる様に、ＰＣＩカード５０２には外部ポート５１４
が、また、ＦＰＧＡ５０３には外部ポート制御部５１３
が備えられており、外部ポート制御部５１３と外部ポー
ト５１４とは互いに接続されている。外部ポート制御部
５１３は、外部ポート５１４よりメモリ５０４のエラー
関連情報を読み出すことのできる機能を備える。バスイ
ンターフェース制御部５１１に固定的な障害が発生し、
メモリ５０４からエラー関連情報をＰＣＩバス５０１を
通して読み出すことができなくなった場合には、外部ポ
ート５１４を通してエラー関連情報を読み出す。

【００１９】以上説明した実施の形態においては本発明
をＰＣＩカードに利用した例を用いて説明したが、ＦＰ
ＧＡの論理回路構成を記憶する不揮発性メモリを搭載す
る他の情報処理装置であっても構わない。

【００２０】

【発明の効果】以上説明したように、本発明の実施の形
態における情報処理装置及び情報処理装置のエラー情報
保持方法によると、次のような利点が得られる。装置の
電源がオフされたり、または、リセットあるいはリブー
トが実行された後であっても、新規に不揮発性メモリを
追加することなく、エラーの詳細及びエラー発生までの
装置本体におけるアクセス履歴を読み出すことが可能と
なる。さらに、修理のために装置が工場の戻されてきた
場合、装置に元々搭載されている不揮発性メモリ内にエ
ラー情報とアクセス履歴とを記憶しているため、工場に
戻されてきた装置からエラー情報を読み出し、修理箇所
を特定し、エラー発生直前の装置の状態に戻すことが容
易になる。さらにまた、外部装置と接続されるバスにお
いてエラーが発生した際にも、エラーの詳細及びエラー
発生までの前記バスと装置本体の間におけるバスアクセ
ス履歴を読み出すことが可能となる。さらにまた、エラ
ー発生後、不揮発性メモリに書き込まれた前記エラース
テータス情報と前記アクセス履歴とが何らかの原因によ
り装置本体で読み出すことが不可能となった場合にも、
外部ポートを通して、不揮発性メモリに書き込まれた前
記エラーステータス情報と前記アクセス履歴とを、外部
から読み出すことが可能となる。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態における情報処理装
置の構成図である。

【図２】本発明の第一の実施の形態におけるＦＰＧＡ用
不揮発性メモリの領域構成図である。

【図３】本発明の第一の実施の形態における情報処理装
置の動作図である。

【図４】本発明の第二の実施の形態における情報処理装
置の構成図である。

【図５】本発明の第三の実施の形態における情報処理装
置の構成図である。

【符号の説明】

１０１、４０１、５０１ ＰＣＩバス １０２、４０２、５０２ ＰＣＩカード １０３、４０３、５０３ ＦＰＧＡ １０４、４０４、５０４ メモリ １０５、４０５ ローカルメモリ １０６、４０６、５０６ 選択回路 １１１、５１１ バスインターフェース制御部 １１２、４１２、５１２ 内部論理 １１３ メモリインターフェース制御部 １１４ バストレーサ １１５、４１５、５１５ ＣＯＮＦＩＧ制御部 １１６、４１６、５１６ エラー情報アクセス制御部 １１７ メモリトレーサ １１８ エラーステータス ４０７ ＭＰＵ ４０８ ローカルバス ４１１ ＰＣＩバスインターフェース制御部 ４１３ ローカルバスインターフェース制御部 ４１４ ＭＰＵ／ＦＷ情報収集制御部 ５１３ 外部ポート制御部 ５１４ 外部ポート

Claims (6)

【特許請求の範囲】
1. 【請求項１】ＦＰＧＡ（フィールドプログラマブルゲー
   トアレイ）と、係るＦＰＧＡの論理回路構成を記憶する
   と共に、装置内部又は外部とのインターフェイスで発生
   するエラーの詳細を示すエラーステータス情報を記憶す
   る不揮発性メモリと、前記不揮発性メモリから前記ＦＰ
   ＧＡの論理を構成するためのプログラムを読み出すＣＯ
   ＮＦＩＧ制御部と、前記エラーステータス情報を前記不
   揮発性メモリに書き込むエラー情報アクセス制御部と、
   前記ＣＯＮＦＩＧ制御部と前記エラー情報アクセス制御
   部とからの、前記不揮発性メモリに対するアドレス及び
   制御信号を選択する選択回路と、を設けてなることを特
   徴とする情報処理装置。
2. 【請求項２】前記不揮発性メモリはさらに、装置内部又
   は外部との間におけるアクセスの履歴を示すアクセス履
   歴を記憶し、前記エラー情報アクセス制御部はさらに、
   前記アクセス履歴を前記不揮発性メモリに書き込むこと
   を特徴とする請求項１に記載の情報処理装置。
3. 【請求項３】前記不揮発性メモリに書き込まれた前記エ
   ラーステータス情報又は前記アクセス履歴を、装置の外
   部から読み出すための外部ポートを設けてなることを特
   徴とする請求項１又は請求項２に記載の情報処理装置。
4. 【請求項４】装置内部又は外部とのインターフェイスに
   おいてエラーが発生したとき、そのエラーの詳細を示す
   エラーステータス情報をＦＰＧＡ（フィールドプログラ
   マブルゲートアレイ）の論理回路構成を記憶する不揮発
   性メモリに書き込むステップを有することを特徴とする
   情報処理装置のエラー情報保持方法。
5. 【請求項５】装置内部又は外部とのインターフェイスに
   おいてエラーが発生したとき、そのエラーが発生するま
   での装置内部又は外部との間におけるアクセスの履歴を
   示すアクセス履歴を前記不揮発性メモリに書き込むステ
   ップを有することを特徴とする請求項４に記載の情報処
   理装置のエラー情報保持方法。
6. 【請求項６】前記不揮発性メモリに書き込まれた前記エ
   ラーステータス情報又は前記アクセス履歴を、装置の外
   部から読み出すステップを有することを特徴とする請求
   項４又は請求項５に記載の情報処理装置のエラー情報保
   持方法。