JP3553006B2 - 情報処理装置及び情報処理装置のエラー情報保持方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、情報処理装置及び情報処理装置のエラー情報保持方法に関し、特にＦＰＧＡ（フィールドプログラマブルゲートアレイ）用不揮発性メモリを搭載した情報処理装置及びＦＰＧＡ用不揮発性メモリを搭載した情報処理装置のエラー情報保持方法に関する。
【０００２】
【従来の技術】
従来、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）の論理構成のプログラムを記憶する不揮発性メモリは、近年のメモリの大容量化に伴って空き容量が増加しているにも関わらず、十分には活用されていなかった。また、エラー情報はリセットや電源オフで情報の失われるレジスタまたは揮発性メモリに格納され、リセットまたはリブートが実行されるとその情報は失われていた。また、一時的な障害であったとしてもエラーが検出された場合にはホストバスからのアクセスが不可能であることが多く、詳細な原因を追及することは困難であった。そのため、障害の発生したモジュールが工場に戻されてきた場合に、その修理箇所を特定するためには多大な時間と検査を要していた。さらに、確実にエラー情報を保持するためには、不揮発性のメモリを新規に追加して、そのメモリ内にエラー情報を保持する必要があった。
【０００３】
【発明が解決しようとする課題】
本発明は、このような従来技術における問題に鑑みてなされたものであって、電源オフまたは、リセットあるいはリブートが実行された後であっても、新規に不揮発性メモリを追加することなくエラー情報を読み出すことが可能であり、さらにエラー原因の特定を容易にすることを可能とする情報処理装置及び情報処理装置のエラー情報保持方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】
前記課題を解決する本出願第１の発明は、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）と、係るＦＰＧＡの論理回路構成を記憶すると共に、装置内部又は外部とのインターフェイスで発生するエラーの詳細を示すエラーステータス情報を記憶する不揮発性メモリと、前記不揮発性メモリから前記ＦＰＧＡの論理を構成するためのプログラムを読み出すＣＯＮＦＩＧ制御部と、前記エラーステータス情報を前記不揮発性メモリに書き込むエラー情報アクセス制御部と、前記ＣＯＮＦＩＧ制御部と前記エラー情報アクセス制御部とからの、前記不揮発性メモリに対するアドレス及び制御信号を選択する選択回路と、を設けてなることを特徴とする。
このように、本出願第１の発明の情報処理装置によれば、装置内部又は外部とのインターフェイスでエラーが発生したとき、そのエラーの詳細を示すエラーステータス情報が、ＦＰＧＡの論理回路構成を記憶するために既に搭載されている不揮発性メモリに書き込まれる。したがって、装置の電源がオフされたり、または、リセットあるいはリブートが実行された後であっても、新規に不揮発性メモリを追加することなしにエラー情報を読み出すことが可能となる。さらに、エラー原因の特定を容易にすることが可能となる。
【０００５】
また本出願第２の発明は、本出願第１の発明の情報処理装置において、前記不揮発性メモリはさらに、装置内部又は外部との間におけるアクセスの履歴を示すアクセス履歴を記憶し、前記エラー情報アクセス制御部はさらに、前記アクセス履歴を前記不揮発性メモリに書き込むことを特徴とする。
このように、本出願第２の発明の情報処理装置によれば、装置内部又は外部とのインターフェイスでエラーが生じたとき、そのエラーの詳細を示すエラーステータス情報だけでなく、装置内部又は外部との間におけるアクセスの履歴を示すアクセス履歴が、ＦＰＧＡの論理回路構成を記憶するために既に搭載されている不揮発性メモリに書き込まれる。したがって、装置の電源がオフされたり、または、リセットあるいはリブートが実行された後であっても、新規に不揮発性メモリを追加することなしにエラー情報を読み出すことが可能となる。さらに、エラー原因の特定を容易にすることが可能となる。
【０００６】
また本出願第３の発明は、本出願第１または第２の発明の情報処理装置において、前記不揮発性メモリに書き込まれた前記エラーステータス情報又は前記アクセス履歴を、装置の外部から読み出すための外部ポートを設けてなることを特徴とする。
このように、本出願第３の発明の情報処理装置によれば、エラー発生後、不揮発性メモリに書き込まれた前記エラーステータス情報と前記アクセス履歴とが何らかの原因により装置本体で読みとることが不可能となった場合にも、外部ポートを通して、不揮発性メモリに書き込まれた前記エラーステータス情報と前記アクセス履歴とを、外部から読み出すことが可能となる。
【０００７】
また本出願第４の発明は、装置内部又は外部とのインターフェイスにおいてエラーが発生したとき、そのエラーの詳細を示すエラーステータス情報をＦＰＧＡ（フィールドプログラマブルゲートアレイ）の論理回路構成を記憶する不揮発性メモリに書き込むステップを有することを特徴とする情報処理装置のエラー情報保持方法である。
。
このように、本出願第４の発明の情報処理装置のエラー情報保持方法によれば、装置内部又は外部とのインターフェイスでエラーが発生したとき、そのエラーの詳細を示すエラーステータス情報が、ＦＰＧＡの論理回路構成を記憶するために既に搭載されている不揮発性メモリに書き込まれる。したがって、装置の電源がオフされたり、または、リセットあるいはリブートが実行された後であっても、新規に不揮発性メモリを追加することなしにエラー情報を読み出すことが可能となる。さらに、エラー原因の特定を容易にすることが可能となる。
【０００８】
また本出願第５の発明は、本出願第４の発明の情報処理装置のエラー情報保持方法において、装置内部又は外部とのインターフェイスにおいてエラーが発生したとき、そのエラーが発生するまでの装置内部又は外部との間におけるアクセスの履歴を示すアクセス履歴を前記不揮発性メモリに書き込むステップを有することを特徴とする。
このように、本出願第５の発明の情報処理装置のエラー情報保持方法によれば、装置内部又は外部とのインターフェイスでエラーが発生したとき、そのエラーの詳細を示すエラーステータス情報だけでなく、装置内部又は外部との間におけるアクセスの履歴を示すアクセス履歴が、ＦＰＧＡの論理回路構成を記憶するために既に搭載されている不揮発性メモリに書き込まれる。したがって、装置の電源がオフされたり、または、リセットあるいはリブートが実行された後であっても、新規に不揮発性メモリを追加することなしにエラー情報を読み出すことが可能となる。さらに、エラー原因の特定を容易にすることが可能となる。
【０００９】
また本出願第６の発明は、本出願第４または第５の発明の情報処理装置のエラー情報保持方法において、前記不揮発性メモリに書き込まれた前記エラーステータス情報又は前記アクセス履歴を、装置の外部から読み出すステップを有することを特徴とする。
このように、本出願第６の発明の情報処理装置のエラー情報保持方法によれば、エラー発生後、不揮発性メモリに書き込まれた前記エラーステータス情報と前記アクセス履歴とが何らかの原因により装置本体で読み出すことが不可能となった場合にも、外部ポートを通して、不揮発性メモリに書き込まれた前記エラーステータス情報と前記アクセス履歴とを、外部から読み出すことが可能となる。
【００１０】
【発明の実施の形態】
次に、本発明の第一の実施の形態における情報処理装置及び情報処理装置のエラー情報保持方法を図１乃至図３を参照して説明する。
図１は、本発明の第一の実施の形態における情報処理装置の構成図である。
ＰＣＩカード１０２はＰＣＩバス１０１に接続され、ＦＰＧＡ１０３と、不揮発性メモリであるメモリ１０４と、揮発性メモリであるローカルメモリ１０５と、選択回路１０６とにより構成される。
ＦＰＧＡ１０３はさらに、バスインターフェース制御部１１１と、内部論理１１２と、メモリインターフェース制御部１１３と、バストレーサ１１４と、ＣＯＮＦＩＧ制御部１１５と、エラー情報アクセス制御部１１６と、メモリトレーサ１１７とにより構成される。ＦＰＧＡ１０３は、電源投入を契機としてメモリ１０４に格納されているプログラムに従い、ＦＰＧＡ１０３内の論理を構成する。バスインターフェース制御部１１１は、ＰＣＩバス１０１とのインターフェースを制御し、ＰＣＩバス１０１へのアクセスに対し、以下のＰＣＩバス仕様に規定されるエラーの確認を行う。
ＰＣＩバス仕様では、ＡＤ［３１：００］信号線とＣ／ＢＥ［３：０］信号線に対してパリティが付与されていて、ＡＤ［３１：００］とＣ／ＢＥ［３：０］に対するパリティチェックを実行する。ＰＣＩバスの転送フェーズはアドレス転送フェーズとデータ転送フェーズとに分けられる。転送フェーズがアドレス転送フェーズであるときには、ＡＤ［３１：００］はアドレスを転送し、Ｃ／ＢＥ［３：０］はコマンドを転送する。転送フェーズがデータ転送フェーズにあるときには、ＡＤ［３１：００］はデータを転送し、Ｃ／ＢＥ［３：０］はバイトイネーブルを転送する。
【００１１】
内部論理１１２は、ＰＣＩカード１０２の機能として必要な処理を実行するとともに、内部論理１１２内でパリティチェックや比較チェックなどを行い、論理結果にエラーが発生していないことを保証する。内部論理１１２はまた、その内部にエラーステータス１１８を有する。エラーステータス１１８は、バスインターフェース制御部１１１、メモリインターフェース制御部１１３、及び内部論理１１２によって確認される各エラーの詳細を示すエラーステータス情報を格納する。
メモリインターフェース制御部１１３は、内部論理１１２とローカルメモリ１０５との間におけるインターフェースを仲介し、ローカルメモリ１０５から読み出されたデータに対してパリティチェックを実行する。
バストレーサ１１４は、ＰＣＩバス１０１上の自身以外のアクセスも含め、バスインターフェース制御部１１１とＰＣＩバス１０１との間におけるすべてのアクセスの履歴であるＰＣＩバスアクセス履歴を、バスインターフェース制御部１１１を介して格納する。
ＣＯＮＦＩＧ制御部１１５は、メモリ１０４に格納されているプログラムに従って構成される論理ではなく、予め固定的に埋め込まれている論理である。ＣＯＮＦＩＧ制御部１１５は、電源投入を契機として動作し始め、メモリ１０４からＦＰＧＡ１０３の論理を構成するためのプログラムを読み出す。
エラー情報アクセス制御部１１６は、エラー検出時に、エラーステータス１１８に格納されているエラーステータス情報と、バストレーサ１１４に格納されているＰＣＩバスアクセス履歴と、メモリトレーサ１１７に格納されているローカルメモリアクセス履歴とを、エラー関連情報としてメモリ１０４に書き込む。また、エラー情報アクセス制御部１１６は、内部論理１１２からの指示により、メモリ１０４に格納されているエラー関連情報を読み出す。
メモリトレーサ１１７は、内部論理１１２がメモリインターフェース制御部１１３を介して行うローカルメモリ１０５への全アクセスの履歴であるローカルメモリアクセス履歴を格納する。
【００１２】
メモリ１０４は、書き換え可能な不揮発性メモリであるＥＥＰＲＯＭであり、その内部はＦＰＧＡ１０３の論理回路構成を記憶する領域と、エラー関連情報を記憶する領域とに分けられる。図２は、メモリ１０４の領域構成図である。メモリ１０４のアドレス”０００００”から”ＸＸＸＸＸ”までは、ＦＰＧＡ１０３内の論理構成を記憶するＦＰＧＡ論理構成情報領域である。また、アドレス”ＸＸＸＸＸ＋１”から”ＺＺＺＺＺ”までは、エラー関連情報を記憶するエラー情報領域である。また、エラー情報領域は複数のエラー関連情報を記憶できるように、複数の領域に分割されている。図２では、アドレス”ＸＸＸＸＸ＋１”から”ＹＹＹＹＹ”までが１つの領域となる。１つのエラー情報領域はさらに、エラーステータス情報領域と、ＰＣＩバスアクセス履歴領域と、ローカルメモリアクセス履歴領域とに分けられる。
ローカルメモリ１０５は、揮発性メモリであるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）である。ローカルメモリ１０５は、ＦＰＧＡ１０３のメモリインターフェース制御部１１３を介して内部論理１１２からアクセスされ、内部論理１１２で使用されるデータや内部論理１１２を制御するファームウェアを格納する。
選択回路１０６は、ＣＯＮＦＩＧ制御部１１５とエラー情報アクセス制御部１１６とからの、メモリ１０４に対するアドレス及び制御信号を選択する。選択回路１０６は、エラー情報アクセス制御部１１６からの指示がない場合には、ＣＯＮＦＩＧ制御部１１５の側を選択する。逆にエラー情報アクセス制御部１１６からの指示がある場合には、エラー情報アクセス制御部１１６の側を選択する。
【００１３】
次に、図１及び図３を用いて本発明の第一の実施の形態における情報処理装置のエラー情報保持方法を利用したＰＣＩカードの動作を説明する。
図３は本発明の第一の実施の形態における情報処理装置のエラー情報保持方法を利用したＰＣＩカードにおいてエラーが検出されたときの動作図である。
まず、ＰＣＩバス１０１にエラーが検出されたときの動作を詳細に説明する。バスインターフェース制御部１１１はＰＣＩバス１０１にエラーを検出すると（ステップ１）、エラーが検出されたことを示す信号をＰＣＩバス１０１にアサートする。
次に、バスインターフェース制御部１１１はバストレーサ１１４のＰＣＩバスアクセス履歴を格納するバッファを書き込み禁止にする（ステップ２）。これは、ＰＣＩバスアクセス履歴を格納するバッファのエントリ数には物理的に制限があり、バストレーサ１１４に対してＰＣＩバスアクセス履歴を通知するとＰＣＩバスアクセス履歴が上書きされてしまうので、それを防ぐためである。
次に、バスインターフェース制御部１１１はエラーステータス１１８に対し、ＰＣＩバスで検出されたエラーの内容をエラーステータス情報として通知する（ステップ３）。
【００１４】
次に、エラー情報アクセス制御部１１６は、バストレーサ１１４に格納されているＰＣＩバスアクセス履歴と、メモリトレーサ１１７に格納されているローカルメモリアクセス履歴と、エラーステータス１１８に格納されているエラーステータス情報とを、エラー関連情報としてメモリ１０４に書き込む（ステップ４）。このとき選択回路１０６は、ＣＯＮＦＩＧ制御部１１５で使用されるメモリ１０４に対するアドレス線と制御線との切り換えを行う。選択回路１０６はエラー情報アクセス制御部１１６から指示の指示により、エラー情報アクセス制御部１１６からのアドレス及び制御信号を選択し、その結果、エラー関連情報がメモリ１０４に書き込まれる。その後バスインターフェース制御部１１１はバストレーサ１１４に対して、ＰＣＩバスアクセス履歴を通知する。
ＰＣＩバス１０１にエラーが検出されるときは、ＰＣＩバス１０１の転送フェーズの違いにより詳細には２種類の動作が存在する。ＰＣＩバス１０１がアドレス転送フェーズにあるときは、ＰＣＩバス１０１に検出されるエラーはアドレスパリティエラーである。このときバスインターフェース制御部１１１がＰＣＩバス１０１にアサートする信号は、致命的なエラーを検出したことを示すＳＥＲＲ信号である。またエラーステータス１１８に対しては、ＰＣＩバスのアドレス転送フェーズでエラーが検出されたことを通知する。一方、ＰＣＩバス１０１がデータ転送フェーズにあるときは、ＰＣＩバス１０１に検出されるエラーはデータパリティエラーである。このときバスインターフェース制御部１１１がＰＣＩバス１０１にアサートする信号は、データパリティエラーが検出されたことを示すＰＥＲＲ信号である。またエラーステータス１１８に対しては、ＰＣＩバスのデータ転送フェーズでエラーが検出されたことを通知する。
【００１５】
次に、内部論理１１２の内部でエラーが検出されたときの動作を詳細に説明する。
内部論理１１２の内部にエラーが検出されると（ステップ５）、ＰＣＩバス１０１にエラーが検出されたときと同様に、バスインターフェース制御部１１１はバストレーサ１１４のＰＣＩバスアクセス履歴を格納するバッファを書き込み禁止にする。同様に、メモリトレーサ１１７のローカルメモリアクセス履歴を格納するバッファも書き込み禁止にする（ステップ６）。
次に、内部論理１１２はエラーステータス１１８に対し、内部論理１１２内のどの機能でエラーが検出されたかをエラーステータス情報として通知する（ステップ７）。
続けて、ＰＣＩバス１０１にエラーが検出されたときと同様に、エラー情報アクセス制御部１１６は、ＰＣＩバスアクセス履歴と、ローカルメモリアクセス履歴と、エラーステータス情報とを、エラー関連情報としてメモリ１０４に書き込む（ステップ８）。このときの選択回路１０６の切り替え動作も、ＰＣＩバス１０１にエラーが検出されたときと同様に行われる。その後バスインターフェース制御部１１１はバストレーサ１１４に対してＰＣＩバスアクセス履歴を通知し、また、メモリインターフェース制御部１１３はメモリトレーサ１１７に対してローカルメモリアクセス履歴を通知する。
【００１６】
次に、ローカルメモリ１０５から読み出されたデータにエラーが検出されたときの動作を詳細に説明する。
メモリインターフェース制御部１１３はローカルメモリ１０５から読み出されたデータにパリティエラーを検出すると（ステップ９）、内部論理１１２の内部でエラーが検出されたときと同様に、メモリトレーサ１１７のローカルメモリアクセス履歴を格納するバッファを書き込み禁止にする（ステップ１０）。
次に、メモリインターフェース制御部１１３はエラーステータス１１８に対して、ローカルメモリ１０５から読み出されたデータに検出されたパリティエラーの内容をエラーステータス情報として通知する（ステップ１１）。
続けて、ＰＣＩバス１０１または内部論理１１２の内部でエラーが検出されたときと同様に、エラー情報アクセス制御部１１６は、ＰＣＩバスアクセス履歴と、ローカルメモリアクセス履歴と、エラーステータス情報とを、エラー関連情報としてメモリ１０４に書き込む（ステップ１２）。このときの選択回路１０６の切り替え動作も、ＰＣＩバス１０１にエラーが検出されたとき、または内部論理１１２の内部でエラーが検出されたときと同様に行われる。その後メモリインターフェース制御部１１３はメモリトレーサ１１７に対して、ローカルメモリアクセス履歴を通知する。
【００１７】
次に、本発明の第二の実施の形態における情報処理装置及び情報処理装置のエラー情報保持方法を図４を参照して説明する。
図４は、本発明の第二の実施の形態における情報処理装置の構成図である。
図４において、ＰＣＩバス４０１、メモリ４０４、ローカルメモリ４０５、選択回路４０６、ＰＣＩバスインターフェース制御部４１１、ＣＯＮＦＩＧ制御部４１５、エラー情報アクセス制御部４１６は、本発明の第一の実施の形態におけるＰＣＩバス１０１、メモリ１０４、ローカルメモリ１０５、選択回路１０６、バスインターフェース制御部１１１、ＣＯＮＦＩＧ制御部１１５、エラー情報アクセス制御部１１６とそれぞれ同様である。
図４に示される様に、ＰＣＩカード４０２は、ＭＰＵ（マイクロプロセッサ）４０７を有する。ＰＣＩカード４０２では、本発明の第一の実施の形態におけるバストレーサ１１４とメモリトレーサ１１７とが、ＦＰＧＡ４０３ではなくＭＰＵ４０７に備えられ、それぞれの機能を実現する。またＰＣＩカード４０２では、本発明の第一の実施の形態におけるエラーステータス１１８が、内部論理４１２ではなくＭＰＵ４０７に備えられ、その機能を実現する。さらにＭＰＵ４０７は、ＭＰＵ４０７内部におけるエラーを確認する。
ＦＰＧＡ４０３は、本発明の第一の実施の形態におけるバストレーサ１１４とメモリトレーサ１１７とを有していない点を除くと、本発明の第一の実施の形態におけるとＦＰＧＡ１０３と同等であるが、さらにＭＰＵ／ＦＷ情報収集制御部４１４を有する。
内部論理４１２は、本発明の第一の実施の形態におけるエラーステータス１１８を有していない点を除くと、本発明の第一の実施の形態におけると内部論理１１２と同等である。
ローカルバスインターフェース制御部４１３は、ローカルバス４０８を介してローカルメモリ４０５及びＭＰＵ４０７とに接続され、この２つの装置と内部論理４１２との間におけるインターフェースを仲介する。
ＭＰＵ／ＦＷ情報収集制御部４１４は、ＦＰＧＡ４０３またはＭＰＵ４０７でエラーが検出されると、ＭＰＵ４０７に格納されているエラーステータス情報とローカルメモリ４０５に格納されているファームウェアトレース情報とをローカルバスインターフェース制御部４１３を介して収集する。収集されたエラーステータス情報とファームウェアトレース情報とは、エラー情報アクセス制御部４１６によりメモリ４０４へ書き込まれる。
【００１８】
次に、本発明の第三の実施の形態における情報処理装置及び情報処理装置のエラー情報保持方法を図５を参照して説明する。
図５は、本発明の第三の実施の形態における情報処理装置の構成図である。
図５において、ＰＣＩバス５０１、メモリ５０４、選択回路５０６、バスインターフェース制御部５１１、ＣＯＮＦＩＧ制御部５１５、エラー情報アクセス制御部５１６は、本発明の第一の実施の形態におけるＰＣＩバス１０１、メモリ１０４、選択回路１０６、バスインターフェース制御部１１１、ＣＯＮＦＩＧ制御部１１５、エラー情報アクセス制御部１１６とそれぞれ同様である。
図５に示される様に、ＰＣＩカード５０２には外部ポート５１４が、また、ＦＰＧＡ５０３には外部ポート制御部５１３が備えられており、外部ポート制御部５１３と外部ポート５１４とは互いに接続されている。
外部ポート制御部５１３は、外部ポート５１４よりメモリ５０４のエラー関連情報を読み出すことのできる機能を備える。
バスインターフェース制御部５１１に固定的な障害が発生し、メモリ５０４からエラー関連情報をＰＣＩバス５０１を通して読み出すことができなくなった場合には、外部ポート５１４を通してエラー関連情報を読み出す。
【００１９】
以上説明した実施の形態においては本発明をＰＣＩカードに利用した例を用いて説明したが、ＦＰＧＡの論理回路構成を記憶する不揮発性メモリを搭載する他の情報処理装置であっても構わない。
【００２０】
【発明の効果】
以上説明したように、本発明の実施の形態における情報処理装置及び情報処理装置のエラー情報保持方法によると、次のような利点が得られる。
装置の電源がオフされたり、または、リセットあるいはリブートが実行された後であっても、新規に不揮発性メモリを追加することなく、エラーの詳細及びエラー発生までの装置本体におけるアクセス履歴を読み出すことが可能となる。
さらに、修理のために装置が工場の戻されてきた場合、装置に元々搭載されている不揮発性メモリ内にエラー情報とアクセス履歴とを記憶しているため、工場に戻されてきた装置からエラー情報を読み出し、修理箇所を特定し、エラー発生直前の装置の状態に戻すことが容易になる。
さらにまた、外部装置と接続されるバスにおいてエラーが発生した際にも、エラーの詳細及びエラー発生までの前記バスと装置本体の間におけるバスアクセス履歴を読み出すことが可能となる。
さらにまた、エラー発生後、不揮発性メモリに書き込まれた前記エラーステータス情報と前記アクセス履歴とが何らかの原因により装置本体で読み出すことが不可能となった場合にも、外部ポートを通して、不揮発性メモリに書き込まれた前記エラーステータス情報と前記アクセス履歴とを、外部から読み出すことが可能となる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態における情報処理装置の構成図である。
【図２】本発明の第一の実施の形態におけるＦＰＧＡ用不揮発性メモリの領域構成図である。
【図３】本発明の第一の実施の形態における情報処理装置の動作図である。
【図４】本発明の第二の実施の形態における情報処理装置の構成図である。
【図５】本発明の第三の実施の形態における情報処理装置の構成図である。
【符号の説明】
１０１、４０１、５０１ ＰＣＩバス
１０２、４０２、５０２ ＰＣＩカード
１０３、４０３、５０３ ＦＰＧＡ
１０４、４０４、５０４ メモリ
１０５、４０５ ローカルメモリ
１０６、４０６、５０６ 選択回路
１１１、５１１ バスインターフェース制御部
１１２、４１２、５１２ 内部論理
１１３ メモリインターフェース制御部
１１４ バストレーサ
１１５、４１５、５１５ ＣＯＮＦＩＧ制御部
１１６、４１６、５１６ エラー情報アクセス制御部
１１７ メモリトレーサ
１１８ エラーステータス
４０７ ＭＰＵ
４０８ ローカルバス
４１１ ＰＣＩバスインターフェース制御部
４１３ ローカルバスインターフェース制御部
４１４ ＭＰＵ／ＦＷ情報収集制御部
５１３ 外部ポート制御部
５１４ 外部ポート

Claims (6)

1. ＦＰＧＡ（フィールドプログラマブルゲートアレイ）と、係るＦＰＧＡの論理回路構成を記憶すると共に、装置内部又は外部とのインターフェイスで発生するエラーの詳細を示すエラーステータス情報を記憶する不揮発性メモリと、前記不揮発性メモリから前記ＦＰＧＡの論理を構成するためのプログラムを読み出すＣＯＮＦＩＧ制御部と、前記エラーステータス情報を前記不揮発性メモリに書き込むエラー情報アクセス制御部と、前記ＣＯＮＦＩＧ制御部と前記エラー情報アクセス制御部とからの、前記不揮発性メモリに対するアドレス及び制御信号を選択する選択回路と、を設けてなることを特徴とする情報処理装置。
2. 前記不揮発性メモリはさらに、装置内部又は外部との間におけるアクセスの履歴を示すアクセス履歴を記憶し、前記エラー情報アクセス制御部はさらに、前記アクセス履歴を前記不揮発性メモリに書き込むことを特徴とする請求項１に記載の情報処理装置。
3. 前記不揮発性メモリに書き込まれた前記エラーステータス情報又は前記アクセス履歴を、装置の外部から読み出すための外部ポートを設けてなることを特徴とする請求項１又は請求項２に記載の情報処理装置。
4. 装置内部又は外部とのインターフェイスにおいてエラーが発生したとき、そのエラーの詳細を示すエラーステータス情報をＦＰＧＡ（フィールドプログラマブルゲートアレイ）の論理回路構成を記憶する不揮発性メモリに書き込むステップを有することを特徴とする情報処理装置のエラー情報保持方法。
5. 装置内部又は外部とのインターフェイスにおいてエラーが発生したとき、そのエラーが発生するまでの装置内部又は外部との間におけるアクセスの履歴を示すアクセス履歴を前記不揮発性メモリに書き込むステップを有することを特徴とする請求項４に記載の情報処理装置のエラー情報保持方法。
6. 前記不揮発性メモリに書き込まれた前記エラーステータス情報又は前記アクセス履歴を、装置の外部から読み出すステップを有することを特徴とする請求項４又は請求項５に記載の情報処理装置のエラー情報保持方法。

Images