JP4643977B2 - プログラマブル・ロジック・デバイス、情報処理装置、プログラマブル・ロジック・デバイスの制御方法 - Google Patents

プログラマブル・ロジック・デバイス、情報処理装置、プログラマブル・ロジック・デバイスの制御方法 Download PDF

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Description

本発明は、プログラマブル・ロジック・デバイス、情報処理装置、プログラマブル・ロジック・デバイスの制御技術に関し、特に、書き替え可能な不揮発性メモリ等の記憶装置に格納され、論理構築時に参照されるコンフィギュレーションデータ(構成情報)等の取り扱いに適用して有効な技術に関する。
近年のコンピュータシステム、ネットワークシステム等における情報処理装置の小型化や開発期間の短縮等の要請に呼応して、FPGA(Field Programmable Gate Array)やCPLD(Complex Programmable Logic Device)等に代表されるプログラマブル・ロジック・デバイスが、情報処理装置の回路構成において大きな割合を占めてきている。このため、プログラマブル・ロジック・デバイスの障害が、組み込み対象の情報処理装置における致命的な障害をもたらす懸念がある。
このプログラマブル・ロジック・デバイスは、電源投入時に外部の書き替え可能な不揮発メモリ等から読み込まれる構成情報(コンフィギュレーションデータ)に基づいて、内部の論理回路群の組み合わせや接続関係を任意に定義(コンフィギュレーション)することで、ユーザが望む任意の論理機能をプログラマブルに実現するものである。
従って、このプログラマブル・ロジック・デバイスを用いることにより、情報処理装置の開発初期における様々な論理機能の試作、さらには製品化後の論理機能の増強や変更等が、構成情報を書き替えるだけで簡単かつ迅速に実現できる。このため、情報処理装置の開発期間の短縮、出荷後の稼働現場での機能変更、機能増強等を簡便かつ迅速に実現できる。このように構成情報は、プログラマブル・ロジック・デバイスの論理機能を決定する情報であり、当該構成情報の妥当性のチェックは重要である。
ところが、従来、この構成情報の妥当性のチェックは、当該構成情報を不揮発メモリからプログラマブル・ロジック・デバイス内に読み込んで目的の論理機能に展開するコンフィギュレーション操作時にのみ行われていた。
このため、コンフィギュレーション操作後に、不揮発メモリ内の構成情報に異常が発生しても、次のコンフィギュレーションが行われるまで異常を検出することができない。
この結果、たとえば、電源投入時のコンフィギュレーション操作によってプログラマブル・ロジック・デバイス内に目的のユーザ論理を構築して稼働を開始した後に、不揮発メモリ内の構成情報に予期しない異常が発生すると、次の再起動時には、不揮発メモリから読み込まれる構成情報が異常なためにユーザ論理の再構築に失敗して稼働再開不能に陥る、という技術的課題があった。
たとえば、遠隔保守の下で稼働する通信機器等では、一般に、異常発生時に、自律的な電源の再投入によって稼働を継続する機能が実装される。ところが、このような通信機器に、上述のような技術的課題を持つプログラマブル・ロジック・デバイスが組み込まれていた場合、稼働期間中に不揮発メモリの構成情報に異常が発生すると、再起動による自律的な稼働再開は不可能になり、通信機器全体の大規模な障害に発展する懸念がある。
なお、特許文献1には、FPGAの障害時に外部へのデータ出力を抑止する監視手段を設けることで、故障のFPGAから外部に出力される異常なデータに起因して障害が外部に波及することを阻止する技術が開示されている。しかし、不揮発メモリ内に格納された構成情報自体の異常に起因する上述のような技術的課題は認識されていない。
特開2000−151388号公報
本発明の目的は、プログラマブル・ロジック・デバイスに用いられる構成情報の異常の早期発見による予防保守を実現することが可能な技術を提供することにある。
本発明の他の目的は、既存のプログラマブル・ロジック・デバイスの構成を変更することなく、当該プログラマブル・ロジック・デバイスに用いられる構成情報の異常の早期発見による予防保守を実現することが可能な技術を提供することにある。
本発明の他の目的は、プログラマブル・ロジック・デバイスを含む情報処理装置の動作の信頼性を向上させることが可能な技術を提供することにある。
本発明の他の目的は、構成情報を用いるコンフィギュレーション操作の実行間隔が比較的長い用途におけるプログラマブル・ロジック・デバイスの動作の信頼性を向上させることが可能な技術を提供することにある。
本発明の第1の観点は、記憶装置から入力される構成情報に基づいて所望のユーザ論理を可変に構築することが可能な主回路部と、
前記記憶装置に格納された前記構成情報を監視する構成情報監視手段と、
を含むプログラマブル・ロジック・デバイスを提供する。
本発明の第2の観点は、構成情報に基づいて所望のユーザ論理を可変に構築することが可能な主回路部と、
記憶装置から前記構成情報を読み出して前記主回路部に入力することで前記ユーザ論理を構築する構成情報制御部と、
前記構成情報制御部の一部に設けられ、前記記憶装置に格納された前記構成情報を監視する構成情報監視手段と、
を含むプログラマブル・ロジック・デバイスを提供する。
本発明の第3の観点は、記憶装置から読み出された構成情報に基づいて所望のユーザ論理を可変に構築することが可能な主回路部と、
前記ユーザ論理の一部を構成し、前記記憶装置に格納された前記構成情報を監視する構成情報監視論理と、
を含むプログラマブル・ロジック・デバイスを提供する。
本発明の第4の観点は、記憶装置から読み出される構成情報に基づいて所望のユーザ論理を可変に構築することが可能なプログラマブル・ロジック・デバイスと、
前記記憶装置と前記プログラマブル・ロジック・デバイスとの間に介在し、前記記憶装置に格納された前記構成情報を監視する構成情報監視デバイスと、
を含む情報処理装置を提供する。
本発明の第5の観点は、記憶装置から読み出される構成情報に基づいて所望のユーザ論理を可変に構築することが可能なプログラマブル・ロジック・デバイスの制御方法であって、
前記記憶装置から読み出された構成情報に基づいてユーザ論理を構築する第1工程と、
前記第1工程の実行時以外に前記記憶装置から前記構成情報を読み出して当該構成情報におけるエラーの有無を検証する第2工程と、
を含むプログラマブル・ロジック・デバイスの制御方法を提供する。
上記した本発明によれば、たとえば、不揮発性メモリ等の記憶装置から読み出した構成情報を用いてプログラマブル・ロジック・デバイス内にユーザ論理を構築するコンフィギュレーション操作の実行後に、不揮発性メモリ内の構成情報を定期的または不定期に読み出して監視し、この構成情報や不揮発性メモリにエラーがあると外部にエラーが通知される。
従って、不揮発性メモリ内の構成情報が不正なためにプログラマブル・ロジック・デバイスのコンフィギュレーション操作を実行出来ない状態であることを早期に知ることができる。このため、次のコンフィギュレーション操作が実行される前の早い段階において、不揮発性メモリに対する正しい構成情報の再書き込み、不揮発性メモリの交換などの予防保守が可能となり、プログラマブル・ロジック・デバイスおよびプログラマブル・ロジック・デバイスが組み込まれた情報処理装置の保守性および信頼性の向上が可能となる。
本発明によれば、プログラマブル・ロジック・デバイスに用いられる構成情報の異常の早期発見による予防保守を実現することが可能となる。
また、既存のプログラマブル・ロジック・デバイスの構成を変更することなく、当該プログラマブル・ロジック・デバイスに用いられる構成情報の異常の早期発見による予防保守を実現することが可能となる。
また、プログラマブル・ロジック・デバイスを含む情報処理装置の動作の信頼性を向上させることが可能となる。
また、構成情報を用いるコンフィギュレーション操作の実行間隔が比較的長い用途におけるプログラマブル・ロジック・デバイスの動作の信頼性を向上させることが可能となる。
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。以下の説明において、異なる図面間における同一の符号は同一の要素を示している。
図1は、本発明の一実施の形態であるプログラマブル・ロジック・デバイスの制御方法を実施するプログラマブル・ロジック・デバイスの内部構成の一例を示す概念図、図2は、その全体構成の一例を示す概念図、図3は、その作用の一例を示すフローチャートである。
図1および図2に例示されるように、本実施の形態1のプログラマブル・ロジック・デバイス10は、コンフィギュレーション回路20、主回路部30、ユーザ入出力ピン11、コンフィギュレーション用入出力ピン12、レジスタ13を備えている。
主回路部30は、たとえば、ハードウェアで構成された論理回路群の組み合わせ、および当該論理回路群の接続関係を、外部から設定されるコンフィギュレーションデータに基づいて定義することで、所望のユーザ論理30aをプログラマブルに実現する機能を備えている。
ユーザ入出力ピン11は、主回路部30に構築されたユーザ論理30aが外部との間で情報の入出力を行うために用いられる。コンフィギュレーション用入出力ピン12は、コンフィギュレーション回路20が外部の不揮発性メモリ60にアクセスするために用いられる。
レジスタ13は、外部からプログラマブル・ロジック・デバイス10の内部状態を示す情報を読み出したり、外部からプログラマブル・ロジック・デバイス10の動作を制御するための情報を設定するために用いられる。また、レジスタ13には、エラーチェック回路23からのコンフィギュレーションデータエラー信号S5の入力時に、図示しない上位の外部システムのCPUへの割り込みを行うための割り込み信号S7、LED表示信号S8を出力する機能を備えている。LED表示信号S8は、コンフィギュレーションデータエラー信号S5の検出時に、外部に設けられた図示しない発光ダイオード(LED)を点灯させる動作を行う。
コンフィギュレーション回路20は、コンフィギュレーション用入出力ピン12を介して外部の不揮発性メモリ60から読み出されるコンフィギュレーションデータS4に基づいて、主回路部30の内部に、所望のユーザ論理30aを構築するコンフィギュレーション操作を行う。
不揮発性メモリ60は、たとえば、一括消去型EEPROM等で構成され、書き替え可能にコンフィギュレーションデータS4(構成情報)を保持する。従って、不揮発性メモリ60に格納されるコンフィギュレーションデータS4を書き替えた後、このコンフィギュレーションデータS4を読み出してコンフィギュレーション回路20によるコンフィギュレーション操作を行うことで、主回路部30には、コンフィギュレーションデータS4に対応した任意のユーザ論理30aを再構成可能(プログラマブル)に構築することが可能である。
また、プログラマブル・ロジック・デバイス10の電源が切断されると、主回路部30に構築されたユーザ論理30aは失われる。従って、このユーザ論理30aを再構築するためには、再度、不揮発性メモリ60からコンフィギュレーションデータS4を読み出してコンフィギュレーション操作を実行する必要がある。
コンフィギュレーション操作を行うコンフィギュレーション回路20は、コンフィギュレーション用メモリ制御回路24、エラーチェック回路23、回路情報展開回路25を備えている。
さらに、本実施の形態1の場合には、コンフィギュレーション回路20は、メモリ監視用メモリ制御回路21、セレクタ22を備えている。
セレクタ22は、メモリ監視用メモリ制御回路21およびコンフィギュレーション用メモリ制御回路24のいずれか一方が不揮発性メモリ60に接続されるように切り換える動作を行う。
コンフィギュレーション用メモリ制御回路24は、通常のコンフィギュレーション操作時に、アクセス制御信号およびアドレス信号等のコンフィギュレーション時メモリ制御信号S2をメモリ制御信号S3(読み出しアドレス情報)として不揮発性メモリ60に出力することで、コンフィギュレーションデータS4を不揮発性メモリ60から読み出す動作を行う。
回路情報展開回路25は、不揮発性メモリ60から読み出されたコンフィギュレーションデータS4を、主回路部30に目的のユーザ論理30aを構築するための回路情報に展開して、当該主回路部30に入力する動作を行う。また、コンフィギュレーション終了時には、コンフィギュレーション終了信号S6を主回路部30およびセレクタ22に出力する。
セレクタ22は、通常の状態では、コンフィギュレーション時メモリ制御信号S2を選択する設定となっており、回路情報展開回路25からのコンフィギュレーション終了信号S6の入力を契機としてメモリ監視時メモリ制御信号S1を選択するように動作する。
エラーチェック回路23は、たとえばCRCチェック回路23aを備えており、不揮発性メモリ60から読み出されたコンフィギュレーションデータS4の妥当性(エラーの有無)を、このCRCチェック回路23aによって検証し、検証結果をコンフィギュレーションデータエラー信号S5として、レジスタ13および主回路部30に出力する。
メモリ監視用メモリ制御回路21は、不揮発性メモリ60に格納されたコンフィギュレーションデータS4の監視時に、アクセス制御信号およびアドレス信号等のメモリ監視時メモリ制御信号S1を、メモリ制御信号S3として不揮発性メモリ60に出力し、不揮発性メモリ60からエラーチェック回路23にコンフィギュレーションデータS4を読み出す。
このメモリ監視用メモリ制御回路21は、タイマ21aと制御情報生成回路21bを備えている。タイマ21aは、レジスタ13に外部から予め設定された設定情報に基づいたタイミングや周期で制御情報生成回路21bを起動する。制御情報生成回路21bは、タイマ21aによって起動されたタイミングで、不揮発性メモリ60に対するアクセス制御信号およびアドレス信号信号等のメモリ監視時メモリ制御信号S1を生成する。
以下、図3のフローチャートを参照して、本実施の形態1のプログラマブル・ロジック・デバイス10の動作の一例を説明する。
まず、不揮発性メモリ60には、予め、外部の情報処理システムから、主回路部30に目的のユーザ論理30aを実現するためのコンフィギュレーションデータS4が書き込まれている。
また、レジスタ13には、CPUバス信号S10により、外部のシステムから、不揮発性メモリ60の定常監視を実行するか否かの情報、および定常監視を実行する場合のタイマ21aの動作周期等の情報が設定されている。
この状態で、プログラマブル・ロジック・デバイス10の電源が投入されると、プログラマブル・ロジック・デバイス10に設けられたコンフィギュレーション回路20内のコンフィギュレーション用メモリ制御回路24は、コンフィギュレーション時メモリ制御信号S2を生成し、このコンフィギュレーション時メモリ制御信号S2がセレクタ22を介してメモリ制御信号S3として不揮発性メモリ60に入力される。これにより、不揮発性メモリ60に格納されているコンフィギュレーションデータS4が回路情報展開回路25およびエラーチェック回路23に読み出される(ステップ101)。
この時、回路情報展開回路25におけるコンフィギュレーションデータS4の回路情報への展開操作(ステップ103)と並行して、エラーチェック回路23では、不揮発性メモリ60から読み出されたコンフィギュレーションデータS4のCRC(巡回冗長符号)チェックが実行される(ステップ102)。そして、このCRCチェックでエラーが検出された場合には、コンフィギュレーションデータエラー信号S5が回路情報展開回路25、主回路部30、レジスタ13に出力され、レジスタ13から外部のシステムには、ユーザ入出力ピン11を介して、割り込み信号S7、LED表示信号S8が出力されて(ステップ104)、エラー発生が外部に通知される。
このエラー発生の場合には、必要に応じて、不揮発性メモリ60からのコンフィギュレーションデータS4の再読み出しが行われる。
こうして、コンフィギュレーションデータS4の回路情報への展開および主回路部30への入力が完了すると(ステップ103)、コンフィギュレーション終了信号S6が主回路部30およびセレクタ22に出力され、コンフィギュレーションデータS4に対応して主回路部30に構築されたユーザ論理30aが起動されて動作する。そして、たとえば、ユーザ入出力ピン11を用いて、ユーザ論理30aがデータの入出力を行うことにより、所定の情報処理が開始される。
ここで、従来では、一旦、主回路部30に構築されたユーザ論理30aが稼働を開始すると、次のコンフィギュレーション操作が必要となるまで、プログラマブル・ロジック・デバイス10から不揮発性メモリ60へのアクセスは発生しない。
一方、本実施の形態の場合には、以下のようにして不揮発性メモリ60に格納されているコンフィギュレーションデータS4の監視を行う。
すなわち、上述のようなステップ101〜ステップ103のコンフィギュレーション操作の完了を契機としてコンフィギュレーション終了信号S6が入力されたセレクタ22では、メモリ制御信号S3として、メモリ監視用メモリ制御回路21のメモリ監視時メモリ制御信号S1を選択するように切り換え動作が行われる。
そして、メモリ監視用メモリ制御回路21では、レジスタ13に対する外部システムからの設定情報を参照して、不揮発性メモリ60の監視を行うか否かを判別する(ステップ105)。
そして、不揮発性メモリ60の監視を行う場合には、メモリ監視用メモリ制御回路21では、タイマ21aが、レジスタ13から入力されるタイマ設定信号S9によって設定された周期で(ステップ106)、制御情報生成回路21bを起動してコンフィギュレーション時メモリ制御信号S2をメモリ制御信号S3として不揮発性メモリ60に入力することで、コンフィギュレーションデータS4をエラーチェック回路23に読み出す(ステップ107)。そして、エラーチェック回路23において、不揮発性メモリ60から読み出されたコンフィギュレーションデータS4のCRCチェックを実行することで、不揮発性メモリ60に格納されているコンフィギュレーションデータS4の正当性の監視を行う(ステップ108)。
そして、不揮発性メモリ60から読み出されたコンフィギュレーションデータS4からエラーが検出された場合には、レジスタ13から割り込み信号S7を上位のCPUに出力してエラー通知を行うとともに、図示しないLEDを点灯させて不揮発性メモリ60に格納されたコンフィギュレーションデータS4の異常発生を、システム管理者に知らせる(ステップ109)。
このエラーの通知を受けたシステム管理者は、不揮発性メモリ60の保守点検や交換を行うとともに、以降のコンフィギュレーション操作の実行に備えて、正常なコンフィギュレーションデータS4を不揮発性メモリ60に上書きして、コンフィギュレーションデータS4のエラーを事前に解消する予防保守を行う。
このように、本実施の形態1では、不揮発性メモリ60から読み出されたコンフィギュレーションデータS4を回路情報に展開して主回路部30に入力することで、当該主回路部30に所望のユーザ論理30aを構築する通常のコンフィギュレーション操作の完了後に、コンフィギュレーション回路20に設けられたメモリ監視用メモリ制御回路21から定期的に不揮発性メモリ60にアクセスして、不揮発性メモリ60内に格納されたコンフィギュレーションデータS4をエラーチェック回路23に読み出してエラーチェックを行う。
このため、最初のコンフィギュレーション操作から、次のコンフィギュレーション操作が実行されるまでの間放置されている不揮発性メモリ60に格納されたコンフィギュレーションデータS4の異常の発生を早期に検出でき、不揮発性メモリ60の交換や正常なコンフィギュレーションデータS4の上書き等によるエラー回復を行うことで、予防保守が可能となる。
なお、この不揮発性メモリ60および当該不揮発性メモリ60に格納されたコンフィギュレーションデータS4の予防保守は、正常動作中のプログラマブル・ロジック・デバイス10のユーザ論理30aの動作には全く影響せず、ユーザ論理30aの動作を停止させることなく実行可能である。
たとえば、主回路部30に構築されたユーザ論理30aが長期間の連続稼働を行う用途では、最初のコンフィギュレーション操作から、次のコンフィギュレーション操作が実行されるまでの長期間、コンフィギュレーションデータS4が格納された不揮発性メモリ60が放置されることとなり、不揮発性メモリ60の内部に格納されているコンフィギュレーションデータS4にエラーを生じる確率も高くなる。
そして、不揮発性メモリ60内のコンフィギュレーションデータS4にエラーが生じた状態のままで、プログラマブル・ロジック・デバイス10で再びコンフィギュレーション操作が実行されると、エラーのコンフィギュレーションデータS4を用いたコンフィギュレーション操作が失敗し、プログラマブル・ロジック・デバイス10が動作不能に陥って、当該プログラマブル・ロジック・デバイス10が組み込まれたシステム全体がダウンする等の大規模障害に発展する懸念がある。
これに対して、本実施の形態1の場合には、このような最初のコンフィギュレーション操作から、次のコンフィギュレーション操作が実行されるまでの期間が長い用途でも、不揮発性メモリ60が放置される期間内に、不揮発性メモリ60に格納されたコンフィギュレーションデータS4の定期的なチェックによる予防保守が行われるので、プログラマブル・ロジック・デバイス10の起動不能が原因の大規模障害を予防することが可能になる。
特に、最近では、プログラマブル・ロジック・デバイス10はあらゆる情報処理システムに広範に普及している。そして、たとえば通信システムのように高い信頼性にて長期間の連続稼働を前提とするシステムでは、コンフィギュレーション操作の実行間隔、すなわちコンフィギュレーションデータS4が格納された不揮発性メモリ60の放置期間が長くなる傾向にある。また、コンフィギュレーション操作が必要な時には確実に実行される必要がある。従って、コンフィギュレーション操作時以外の長い放置期間内に、随時、不揮発性メモリ60に格納されたコンフィギュレーションデータのエラー検証を行う本実施の形態1の技術は、予防保守に極めて有効である。
図4は、本発明の他の実施の形態であるプログラマブル・ロジック・デバイスの制御方法を実施するプログラマブル・ロジック・デバイスの構成の一例を示すブロック図、図5は、その全体構成の一例を示す概念図である。
この実施の形態2では、プログラマブル・ロジック・デバイス10に備えられた主回路部30にプログラマブルに構築されるユーザ論理30aの一部として、不揮発性メモリ60に格納されたコンフィギュレーションデータS4の監視を行う機能を備えたメモリ監視回路40を実装した場合について説明する。
すなわち、本実施の形態2のプログラマブル・ロジック・デバイス10Aは、コンフィギュレーション操作にてユーザ論理30aが可変に構築される主回路部30と、このコンフィギュレーション操作を実行するコンフィギュレーション回路20Aを備えている。
このコンフィギュレーション回路20Aは、上述の実施の形態1で例示したメモリ監視用メモリ制御回路21、セレクタ22等の機能を持たない、従来の回路をそのまま用いることができる。すなわち、本実施の形態2では、ハードウェアとしてのプログラマブル・ロジック・デバイス10Aは、従来のものをそのまま用いることができる。
主回路部30にユーザ論理30aの一部として実装されるメモリ監視回路40は、メモリ制御回路41、セレクタ42、およびエラーチェック回路43を含んでいる。
メモリ制御回路41は、タイマ41a、制御情報生成回路41bを含んでいる。
エラーチェック回路43は、CRCチェック回路43aを含んでいる。
ここで、メモリ制御回路41、セレクタ42、およびエラーチェック回路43は、上述の実施の形態1において例示したメモリ監視用メモリ制御回路21、セレクタ22、およびエラーチェック回路23と等価な動作を行うように構成されている。従って、メモリ制御回路41、セレクタ42、およびエラーチェック回路43に関する重複した説明は割愛する。
このメモリ監視回路40の全体は、不揮発性メモリ60に格納されるメモリ監視回路構成情報40aをコンフィギュレーションデータS4としてコンフィギュレーション回路20Aが読み込むことで、主回路部30のユーザ論理30aの一部としてプログラマブルに構築される。
また、図5の例では、メモリ監視回路40による不揮発性メモリ60へのアクセスは、ユーザ入出力ピン11の一部のユーザ入出力ピン11aを用いて行われる場合が例示されている。
なお、本実施の形態2の場合、不揮発性メモリ60に格納された、メモリ監視回路構成情報40a(コンフィギュレーションデータS4)自体も、メモリ監視回路40の監視対象となる。
以下、この実施の形態2の作用の一例について説明する。まず、プログラマブル・ロジック・デバイス10Aにおける最初のコンフィギュレーション操作では、コンフィギュレーション回路20Aから出力されるコンフィギュレーション時メモリ制御信号S2(読み出しアドレス)がセレクタ42にて選択されている。そして、このコンフィギュレーション時メモリ制御信号S2を不揮発性メモリ60に入力することでメモリ監視回路構成情報40aを含むコンフィギュレーションデータS4がコンフィギュレーション回路20Aに読み込まれ、回路情報に展開されて主回路部30に入力されることで、主回路部30には、メモリ監視回路40を含むユーザ論理30aが構築される。
このコンフィギュレーション操作が完了すると、コンフィギュレーション回路20Aからセレクタ42に出力されるコンフィギュレーション終了信号S6によって、セレクタ42は、メモリ監視回路40のメモリ監視時メモリ制御信号S1をメモリ制御信号S3として選択する状態となる。
また、主回路部30では、ユーザ論理30aが起動され、その一部であるメモリ監視回路40も動作を開始する。
すなわち、メモリ監視回路40のメモリ制御回路41およびエラーチェック回路43は、上述の図3のフローチャートにおけるステップ105〜ステップ109の処理を実行することで、ユーザ論理30aの他の機能の稼働中に並行して、定期的に不揮発性メモリ60からメモリ監視回路構成情報40aを含むコンフィギュレーションデータS4を読み出してエラーの有無をチェックする動作を行う。
なお、この実施の形態2の場合、不揮発性メモリ60におけるエラーが通知されたユーザは、レジスタ13を介して、メモリ制御回路41の機能を停止させ、メモリ監視回路40から不揮発性メモリ60へのアクセスが発生しないようにした後に、不揮発性メモリ60の保守を行うことで、ユーザ論理30aにおけるメモリ監視回路40以外の論理機能の稼働を停止させることなく、保守作業を行うことが可能である。
これにより、本実施の形態2の場合には、上述の実施の形態1と同様の効果が得られる。
さらに、本実施の形態2の場合には、既存のプログラマブル・ロジック・デバイス10Aのハードウェアをそのまま用いて、プログラマブル・ロジック・デバイス10A内の主回路部30に構築されるユーザ論理30aの一部としてメモリ監視回路40を実現する。このため、特別なハードウェア回路を全く必要とせず、低コストにて、不揮発性メモリ60に格納されたコンフィギュレーションデータS4の予防保守を実現できる。
図6は、本発明のさらに他の実施の形態であるプログラマブル・ロジック・デバイスの制御方法を実施する情報処理装置の構成の一例を示すブロック図である。
この実施の形態3では、プログラマブル・ロジック・デバイス10Bと、このプログラマブル・ロジック・デバイス10Bが使用するコンフィギュレーションデータが格納される不揮発性メモリ60との間に、エラー監視デバイス50を配置した例を示す。
すなわち、本実施の形態3の情報処理装置は、プログラマブル・ロジック・デバイス10Bと、不揮発性メモリ60と、エラー監視デバイス50を含んでいる。
このエラー監視デバイス50は、不揮発性メモリ60に格納されたコンフィギュレーションデータS4を読み出して回路情報に展開してプログラマブル・ロジック・デバイス10Bに入力することで、プログラマブル・ロジック・デバイス10B内の図示しない主回路部にユーザ論理を構築するコンフィギュレーション操作を行う。さらに、エラー監視デバイス50は、不揮発性メモリ60に格納されたコンフィギュレーションデータを監視する動作を行う。
エラー監視デバイス50は、メモリ監視用メモリ制御回路51、セレクタ52、エラーチェック回路53、コンフィギュレーション用メモリ制御回路54、データ処理部55、およびレジスタ56を含んでいる。
このエラー監視デバイス50を構成するメモリ監視用メモリ制御回路51、セレクタ52、エラーチェック回路53、コンフィギュレーション用メモリ制御回路54、およびレジスタ56の各々は、上述の実施の形態1におけるメモリ監視用メモリ制御回路21、セレクタ22、エラーチェック回路23、コンフィギュレーション用メモリ制御回路24、レジスタ13、の各々と対応した等価な機能を備えている。従ってこれらの要素に関する重複した説明は割愛する。
データ処理部55は、上述の回路情報展開回路25に対応した等価な機能を備えているが、セレクタ52の選択動作を制御するコンフィギュレーション終了信号S6は、プログラマブル・ロジック・デバイス10Bの側から得られるようになっている。
以下、この実施の形態3の情報処理装置の作用の一例について説明する。
まず、通常のコンフィギュレーション操作時は、セレクタ52ではコンフィギュレーション用メモリ制御回路54から出力されるコンフィギュレーション時メモリ制御信号S2が、メモリ制御信号S3として選択されており、このメモリ制御信号S3を読み出しアドレス信号として不揮発性メモリ60に入力することで不揮発性メモリ60に格納されているコンフィギュレーションデータS4がデータ処理部55およびエラーチェック回路53に読み出され、エラーチェック回路53によるエラーチェックを行いつつ、回路情報に展開してプログラマブル・ロジック・デバイス10Bに入力することで、プログラマブル・ロジック・デバイス10B内の主回路部にユーザ論理を構築する。
そして、このユーザ論理のコンフィギュレーション操作が完了すると、プログラマブル・ロジック・デバイス10Bからコンフィギュレーション終了信号S6がセレクタ52に出力され、メモリ監視時メモリ制御信号S1がメモリ制御信号S3として選択される。
そして、このコンフィギュレーション操作の完了後、メモリ監視用メモリ制御回路51のタイマ51aは、レジスタ56に設定された周期で、制御情報生成回路51bを起動する。起動された制御情報生成回路51bは、メモリ監視時メモリ制御信号S1を出力し、このメモリ監視時メモリ制御信号S1は、セレクタ52を介してメモリ制御信号S3として不揮発性メモリ60に入力され、不揮発性メモリ60に格納されているコンフィギュレーションデータS4がエラーチェック回路53に読み出されてエラーの有無がチェックされる。このエラーのチェック結果は、レジスタ56を介して、上位のシステムのCPUおよびシステム管理者に通知される。
そして、エラーチェック回路53においてコンフィギュレーションデータS4のエラーが検出された場合には、次回のコンフィギュレーション操作に備えて、不揮発性メモリ60の交換およびコンフィギュレーションデータS4の書き込みや、不揮発性メモリ60に格納されているコンフィギュレーションデータS4の正常データによる上書き等の予防保守を行う。
このように、本実施の形態3においても、コンフィギュレーション操作の実行時以外に、随時、不揮発性メモリ60に格納されたコンフィギュレーションデータS4のエラーチェックを実行することで、不揮発性メモリ60に格納されているコンフィギュレーションデータS4の正当性を常に維持することが可能になる。
従って、不揮発性メモリ60のエラーおよび不揮発性メモリ60に格納されたコンフィギュレーションデータS4のエラー等に起因するプログラマブル・ロジック・デバイス10Bのコンフィギュレーション操作の失敗を確実に防止できる。
この結果、プログラマブル・ロジック・デバイス10Bが組み込まれた情報処理システムの重大な障害を確実に予防することが可能になる。
以上説明した様に、本発明の各実施の形態によれば、不揮発性メモリ60に格納されたコンフィギュレーションデータを読み出してプログラマブルにユーザ論り構築を行うプログラマブル・ロジック・デバイスにおいて、コンフィギュレーション操作の実行完了後も、定常的に不揮発性メモリ60のコンフィギュレーションデータS4にアクセスしてエラーチェックを行う。このため、不揮発性メモリ60に格納されたコンフィギュレーションデータの異常を、将来の再コンフィギュレーション操作の実行に先立って発見することが可能となる。
この結果、不揮発性メモリ60に格納されたコンフィギュレーションデータの障害に起因して、プログラマブル・ロジック・デバイスの再コンフィギュレーション操作が不可能な状態であることを早期に発見できるめため、プログラマブル・ロジック・デバイスおよびそれを含む情報処理システムの信頼性および保守性の向上に寄与するところが大きい。
なお、本発明は、上述の実施の形態に例示した構成に限らず、その趣旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
たとえば、上述の各実施の形態では不揮発性メモリ60をプログラマブル・ロジック・デバイス10の外部に配置した例を示したが、不揮発性メモリ60がプログラマブル・ロジック・デバイス10の内部に一体に内蔵された構成の場合にも適用することができる。
(付記1)
記憶装置から入力される構成情報に基づいて所望のユーザ論理を可変に構築することが可能な主回路部と、
前記記憶装置に格納された前記構成情報を監視する構成情報監視手段と、
を含むことを特徴とするプログラマブル・ロジック・デバイス。
(付記2)
付記1記載のプログラマブル・ロジック・デバイスにおいて、
前記構成情報監視手段は、
前記記憶装置から前記構成情報を読み出す読出制御手段と、前記主回路部に対する前記ユーザ論理の構築時以外に前記記憶装置から前記構成情報を読み出す契機を前記読出制御手段に与える読出契機制御手段と、前記記憶装置から読み出された前記構成情報のエラーを検出するエラー検証手段と、を含むことを特徴とするプログラマブル・ロジック・デバイス。
(付記3)
構成情報に基づいて所望のユーザ論理を可変に構築することが可能な主回路部と、
記憶装置から前記構成情報を読み出して前記主回路部に入力することで前記ユーザ論理を構築する構成情報制御部と、
前記構成情報制御部の一部に設けられ、前記記憶装置に格納された前記構成情報を監視する構成情報監視手段と、
を含むことを特徴とするプログラマブル・ロジック・デバイス。
(付記4)
付記3記載のプログラマブル・ロジック・デバイスにおいて、
前記構成情報制御部は、前記ユーザ論理の構築時に前記記憶装置から前記構成情報を読み出すための第1読出制御手段と、前記記憶装置から読み出された前記構成情報を検証するためのエラー検証手段とを含み、
前記構成情報監視手段は、前記記憶装置から前記構成情報を読み出すための第2読出制御手段と、前記ユーザ論理の構築時以外に前記記憶装置から前記構成情報を読み出す契機を前記第2読出制御手段に与える読出契機制御手段と、前記記憶装置から読み出された前記構成情報を、前記エラー検証手段を用いて検証する機能と、を含むことを特徴とするプログラマブル・ロジック・デバイス。
(付記5)
付記3記載のプログラマブル・ロジック・デバイスにおいて、
前記構成情報監視手段の動作を制御するための情報の外部からの設定、および前記構成情報監視手段による監視結果の情報の外部への出力、を行う外部インターフェイスをさらに含むことを特徴とするプログラマブル・ロジック・デバイス。
(付記6)
構成情報に基づいて所望のユーザ論理を可変に構築することが可能な主回路部と、
記憶装置から前記構成情報を読み出して前記主回路部に入力することで前記ユーザ論理を構築する構成情報制御部と、を含み、
前記構成情報制御部は、
前記ユーザ論理の構築時に前記記憶装置から前記構成情報を読み出すためのコンフィギュレーション用メモリ制御回路と、
前記ユーザ論理の構築時以外に前記記憶装置から前記構成情報を読み出すためのメモリ監視用メモリ制御回路と、
前記コンフィギュレーション用メモリ制御回路および前記メモリ監視用メモリ制御回路のいずれか一方を前記記憶装置に接続するセレクタと、
前記コンフィギュレーション用メモリ制御回路または前記メモリ監視用メモリ制御回路によって前記記憶装置から読み出された前記構成情報を検証するためのエラー検証手段と、
を含むことを特徴とするプログラマブル・ロジック・デバイス。
(付記7)
付記6記載のプログラマブル・ロジック・デバイスにおいて、
前記メモリ監視用メモリ制御回路は、前記記憶装置にアクセスするための情報を生成する制御情報生成回路と、前記制御情報生成回路に対して前記記憶装置へのアクセス契機を与えるタイマと、を含むことを特徴とするプログラマブル・ロジック・デバイス。
(付記8)
付記6記載のプログラマブル・ロジック・デバイスにおいて、
前記メモリ監視用メモリ制御回路の動作を制御するための情報の外部からの設定、および前記構成情報監視手段による監視結果の情報の外部への出力、を行う外部インターフェイスをさらに含むことを特徴とするプログラマブル・ロジック・デバイス。
(付記9)
記憶装置から読み出された構成情報に基づいて所望のユーザ論理を可変に構築することが可能な主回路部と、
前記ユーザ論理の一部を構成し、前記記憶装置に格納された前記構成情報を監視する構成情報監視論理と、
を含むことを特徴とするプログラマブル・ロジック・デバイス。
(付記10)
付記9記載のプログラマブル・ロジック・デバイスにおいて、
前記構成情報監視論理は、前記ユーザ論理の構築時以外のタイミングで前記記憶装置から前記構成情報を読み出す機能と、当該構成情報のエラーの有無を検出する機能と、を含むことを特徴とするプログラマブル・ロジック・デバイス。
(付記11)
付記9記載のプログラマブル・ロジック・デバイスにおいて、
前記構成情報監視論理の動作を制御するための情報の外部からの設定、および前記構成情報監視論理による監視結果の情報の外部への出力、を行う外部インターフェイスをさらに含むことを特徴とするプログラマブル・ロジック・デバイス。
(付記12)
記憶装置から読み出される構成情報に基づいて所望のユーザ論理を可変に構築することが可能なプログラマブル・ロジック・デバイスと、
前記記憶装置と前記プログラマブル・ロジック・デバイスとの間に介在し、前記記憶装置に格納された前記構成情報を監視する構成情報監視デバイスと、
を含むことを特徴とする情報処理装置。
(付記13)
付記12記載の情報処理装置において、
前記構成情報監視デバイスは、前記記憶装置から前記構成情報を読み出すための読出制御手段と、前記ユーザ論理の構築時以外に前記記憶装置から前記構成情報を読み出す契機を前記読出制御手段に与える読出契機制御手段と、前記記憶装置から読み出された前記構成情報を検証するエラー検証手段と、を含むことを特徴とする情報処理装置。
(付記14)
構成情報に基づいて所望のユーザ論理を可変に構築することが可能なプログラマブル・ロジック・デバイスと、前記構成情報が格納される記憶装置との間に介在し、前記記憶装置に格納された前記構成情報を監視する構成情報監視手段を備えたことを特徴とする構成情報監視装置。
(付記15)
付記14記載の構成情報監視装置において、
前記構成情報監視手段は、前記記憶装置から前記構成情報を読み出すための読出制御手段と、前記ユーザ論理の構築時以外に前記記憶装置から前記構成情報を読み出す契機を前記読出制御手段に与える読出契機制御手段と、前記記憶装置から読み出された前記構成情報を検証するエラー検証手段と、を含むことを特徴とする構成情報監視装置。
(付記16)
記憶装置から読み出される構成情報に基づいて所望のユーザ論理を可変に構築することが可能なプログラマブル・ロジック・デバイスの制御方法であって、
前記記憶装置から読み出された構成情報に基づいてユーザ論理を構築する第1工程と、
前記第1工程の実行時以外に前記記憶装置から前記構成情報を読み出して当該構成情報におけるエラーの有無を検証する第2工程と、
を含むことを特徴とするプログラマブル・ロジック・デバイスの制御方法。
(付記17)
付記16記載のプログラマブル・ロジック・デバイスの制御方法において、
前記第2工程はタイマ機能にて定期的または不定期に実行されることを特徴とするプログラマブル・ロジック・デバイスの制御方法。
(付記18)
付記16記載のプログラマブル・ロジック・デバイスの制御方法において、
前記第2工程は、前記プログラマブル・ロジック・デバイスの一部に設けられ、記憶装置から読み出された前記構成情報を前記主回路部に入力して前記ユーザ論理を構築する構成情報制御部に設けられた構成情報監視手段において実行することを特徴とするプログラマブル・ロジック・デバイスの制御方法。
(付記19)
付記16記載のプログラマブル・ロジック・デバイスの制御方法において、
前記第2工程は、前記ユーザ論理の一部を構成する構成情報監視論理において実行することを特徴とするプログラマブル・ロジック・デバイスの制御方法。
(付記20)
付記16記載のプログラマブル・ロジック・デバイスの制御方法において、
前記第2工程は、前記記憶装置と前記プログラマブル・ロジック・デバイスとの間に介在する構成情報監視デバイスにおいて実行することを特徴とするプログラマブル・ロジック・デバイスの制御方法。
本発明の一実施の形態であるプログラマブル・ロジック・デバイスの制御方法を実施するプログラマブル・ロジック・デバイスの内部構成の一例を示す概念図である。 その全体構成の一例を示す概念図である。 その作用の一例を示すフローチャートである。 本発明の他の実施の形態であるプログラマブル・ロジック・デバイスの制御方法を実施するプログラマブル・ロジック・デバイスの構成の一例を示すブロック図である。 その全体構成の一例を示す概念図である。 本発明のさらに他の実施の形態であるプログラマブル・ロジック・デバイスの制御方法を実施する情報処理装置の構成の一例を示すブロック図である。
符号の説明
10 プログラマブル・ロジック・デバイス
10A プログラマブル・ロジック・デバイス
10B プログラマブル・ロジック・デバイス
11 ユーザ入出力ピン
11a ユーザ入出力ピン
12 コンフィギュレーション用入出力ピン
13 レジスタ
20 コンフィギュレーション回路
20A コンフィギュレーション回路
21 メモリ監視用メモリ制御回路(構成情報監視手段)
21a タイマ
21b 制御情報生成回路
22 セレクタ
23 エラーチェック回路
23a CRCチェック回路
24 コンフィギュレーション用メモリ制御回路
25 回路情報展開回路
30 主回路部
30a ユーザ論理
40 メモリ監視回路(構成情報監視論理)
40a メモリ監視回路構成情報
41 メモリ制御回路
41a タイマ
41b 制御情報生成回路
42 セレクタ
43 エラーチェック回路
43a CRCチェック回路
50 エラー監視デバイス(構成情報監視装置)
51 メモリ監視用メモリ制御回路
51a タイマ
51b 制御情報生成回路
52 セレクタ
53 エラーチェック回路
54 コンフィギュレーション用メモリ制御回路
55 データ処理部
56 レジスタ
60 不揮発性メモリ
S1 メモリ監視時メモリ制御信号
S2 コンフィギュレーション時メモリ制御信号
S3 メモリ制御信号
S4 コンフィギュレーションデータ
S5 コンフィギュレーションデータエラー信号
S6 コンフィギュレーション終了信号
S7 割り込み信号
S8 LED表示信号
S9 タイマ設定信号
S10 CPUバス信号

Claims (5)

  1. 記憶装置から読み出された構成情報に基づいて所望のユーザ論理を可変に構築することが可能な主回路部と、
    前記記憶装置から前記構成情報を読み出して前記主回路部に入力することで前記ユーザ論理を構築し、前記ユーザ論理の構築後にコンフィギュレーション終了信号を送信する構成情報制御部と、
    前記構成情報制御部が送信する前記コンフィギュレーション終了信号に基づいて前記記憶装置に格納された前記構成情報監視を開始する構成情報監視手段と、
    を含むことを特徴とするプログラマブル・ロジック・デバイス。
  2. 構成情報に基づいて所望のユーザ論理を可変に構築することが可能な主回路部と、
    記憶装置から前記構成情報を読み出して前記主回路部に入力することで前記ユーザ論理を構築し、前記ユーザ論理の構築後にコンフィギュレーション終了信号を送信する構成情報制御部と、
    前記構成情報制御部の一部に設けられ、前記構成情報制御部が送信する前記コンフィギュレーション終了信号に基づいて前記記憶装置に格納された前記構成情報監視を開始する構成情報監視手段と、
    を含むことを特徴とするプログラマブル・ロジック・デバイス。
  3. 記憶装置から読み出された構成情報に基づいて所望のユーザ論理を可変に構築することが可能な主回路部と、
    前記記憶装置から前記構成情報を読み出して前記主回路部に入力することで前記ユーザ論理を構築し、前記ユーザ論理の構築後にコンフィギュレーション終了信号を送信する構成情報制御部と
    前記ユーザ論理の一部を構成し、前記構成情報制御部が送信する前記コンフィギュレーション終了信号に基づいて前記記憶装置に格納された前記構成情報監視を開始する構成情報監視論理と、
    を含むことを特徴とするプログラマブル・ロジック・デバイス。
  4. 記憶装置から読み出される構成情報に基づいて所望のユーザ論理を可変に構築することが可能なプログラマブル・ロジック・デバイスと、
    前記記憶装置と前記プログラマブル・ロジック・デバイスとの間に介在し、前記記憶装置から前記構成情報を読み出して前記プログラマブル・ロジック・デバイスに入力することで前記ユーザ論理を構築し、前記ユーザ論理の構築後に前記プログラマブル・ロジック・デバイスが送信する前記コンフィギュレーション終了信号に基づいて前記記憶装置に格納された前記構成情報監視を開始する構成情報監視デバイスと、
    を含むことを特徴とする情報処理装置。
  5. 記憶装置から読み出される構成情報に基づいて所望のユーザ論理を可変に構築することが可能なプログラマブル・ロジック・デバイスの制御方法であって、
    前記記憶装置から読み出された構成情報に基づいてユーザ論理を構築し、前記ユーザ論理の構築後にコンフィギュレーション終了信号を送信する第1工程と、
    前記コンフィギュレーション終了信号に基づいて前記記憶装置から前記構成情報を読み出して当該構成情報におけるエラーの有無検証を開始する第2工程と、
    を含むことを特徴とするプログラマブル・ロジック・デバイスの制御方法。
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