JP2010066961A - プログラマブル論理回路の起動保障方法及びそのプログラマブル論理回路装置 - Google Patents

Abstract

【課題】メモリの冗長化を行ってＦＰＧＡの起動を保障する
【解決手段】ＦＰＧＡ周辺回路は、論理回路データが格納されたメインメモリ２１及びサブメモリ２２と、ＦＰＧＡ１０と、異常監視回路４０と、メモリ切替回路３０とを有している。ＦＰＧＡ１０は、電源投入後の起動時に初期化を行った後、メインメモリ２１に格納された論理回路データを読み出し、コンフィグレーションを行う。異常監視回路４０は、ＦＰＧＡ１０における初期化完了からコンフィグレーション完了までの経過時間を監視し、その経過時間が設定時間を超えると、メインメモリ２１が異常であると判断して異常通知信号Ｓ４０ａを発生する。メモリ切替回路３０は、異常通知信号Ｓ４０ａを受信すると、メインメモリ２１をサブメモリ２２に切り替え、再度ＦＰＧＡ１０に対してコンフィグレーションを行わせる。
【選択図】図１

Description

本発明は、論理回路データによってプログラム可能なプログラマブル論理回路（例えば、フィールド・プログラマブル・ゲート・アレイ（Field Programmable Gate Array、以下「ＦＰＧＡ」という。）に対し、起動時に論理回路データの書き込み（これを「コンフィグレーション」という。）を行うための論理回路データを格納したコンフィグレーション用メモリが故障・破損していた場合のプログラマブル論理回路の起動保障方法とそのプログラマブル論理回路装置、特に、メモリの冗長化を行ってプログラマブル論理回路の起動を保障する技術に関するものである。

従来、プログラマブル論理回路（例えば、ＦＰＧＡ）におけるコンフィグレーションに関する技術は、例えば、次のような文献に記載されている。

特開２００２−１７６３５２号公報 特開２００４−８８６２５号公報 特開２００５−１３５０２１号公報

図４は、前記特許文献１〜３等に記載された従来のＦＰＧＡ周辺回路を示す概略の構成図である。

このＦＰＧＡ周辺回路構成は、ＦＰＧＡ１と、コンフィグレーション用メモリ２と、適正電圧で動作するための電源監視回路３等で構成され、ＦＰＧＡに対して電源が入力されると、メモリ２からＦＰＧＡ１に対して論理回路データが書き込まれる（コンフィグレーション）されるようになっている。

ここで、ＦＰＧＡ１は、論理回路データによってプログラム可能なゲートアレイであり、コンフィグレーション用スタート信号Ｓ３により起動して内部メモリの初期化を行い、これが完了すると初期化完了信号Ｓ１ａを出力した後、論理回路データであるコンフィグレーション用データ信号Ｓ２によりコンフィグレーションを行い、これが完了するとコンフィグレーション用完了信号Ｓ１ｂを出力する回路である。このＦＰＧＡ１には、メモリ２、及び電源監視回路３が接続されている。

メモリ２は、ＦＰＧＡ１に対して起動時に書き込む論理回路デ一タを格納しており、この論理回路データを読み出してコンフィグレーション用データ信号Ｓ２をＦＰＧＡ１へ供給するメモリであり、書き込み消去が可能なメモリ（以下「ＥＥＰＲＯＭ」という。）等の不揮発性半導体メモリにより構成されている。電源監視回路３は、ＦＰＧＡ１及びメモリ２の入力電源電圧を監視し、入力電源電圧の安定後、コンフィグレーション用スタート信号Ｓ３を出力し、ＦＰＧＡ１及びメモリ２の初期化を実施する回路である。

図５は、図４のコンフィグレーション方法の処理手順を示すシーケンス図である。
ＦＰＧＡに電源がオンして電源電圧が立ち上がった後、電源監視回路３は、ＦＰＧＡ１及びメモリ２に対する入力電圧の安定状態を確認後（ステップＳ−１）、安定している場合、スタート信号Ｓ３を出力する（ステップＡ−１）。ＦＰＧＡ１は、スタート信号Ｓ３の受信をトリガとして内部メモリの初期化を実施する（ステップＡ−２）。ＦＰＧＡ１は、内部メモリに対する初期化の完了状態を確認後（ステップＳ−２）、完了している場合、初期化完了信号Ｓ１ａをメモリ２へ出力する（ステップＡ−３）。

ＦＰＧＡ１は、設定されているコンフィグレーションモードにより、データ信号Ｓ２の転送方法を確認する（ステップＡ−４）。メモリ２は、初期化完了信号Ｓ１ａの受信をトリガにして、ＦＰＧＡ１にデータ信号Ｓ２の転送を開始する（ステップＡ−５）。ＦＰＧＡ１は、データ信号Ｓ２に対する転送の完了状態を確認後（ステップＳ−３）、完了している場合、各種設定及び内部回路の反映（以下、「スタートアップ」という。）を実施する（ステップＡ−６）。ＦＰＧＡ１は、スタートアップが完了すると、完了信号Ｓ１ｂをメモリ２へ出力する（ステップＡ−７）。これにより、ＦＰＧＡ１の起動が完了する。

しかしながら、従来のＦＰＧＡ周辺回路構成及びコンフィグレーション方法では、コンフィグレーション用メモリ２が故障・破損していた場合、ＦＰＧＡ１がコンフィグレーションを完了できず、ＦＰＧＡが起動できないという課題があった。特に、ＦＰＧＡが、搭載されている装置の故障時に保守者が遠隔から再起動する環境に設置される基地局や無人局等の装置やシステムに搭載される場合や、あるいは、停電、事故等による電源シャットダウン時に自動で再起動する非常用電源装置やシステム等の他の装置に搭載される場合、即時に適切な救済措置を取ることが難しく、この結果、他の装置を起動できずに信頼性を著しく低下させる。

本発明のプログラマブル論理回路の起動保障方法は、電源投入後の起動時に、第１のメモリ及び第２のメモリに格納された論理回路データのうちのいずれか一方のメモリの論理回路データを読み出してコンフィグレーションし、論理回路の構成を決定するプログラマブル論理回路の起動保障方法であって、監視処理と、メモリ切替処理とを有している。

前記監視処理は、前記プログラマブル論理回路の起動時において、前記プログラマブル論理回路が、初期化を行った後に、前記第１のメモリに格納された前記論理回路データを読み出し、コンフィグレーションを行ってこれが完了するまでの前記プログラマブル論理回路におけるコンフィグレーション状態の経過時間を監視し、前記経過時間が設定時間を超えると、前記第１のメモリが異常であると判断して異常通知信号を発生する。更に、前記メモリ切替処理は、前記異常通知信号を受信すると、ＦＰＧＡとの接続を前記第１のメモリから前記第２のメモリに切り替え、前記第２のメモリに格納された前記論理回路データにより再度前記プログラマブル論理回路に対してコンフィグレーションを行わせる。

本発明のプログラマブル論理回路装置は、論理回路データがそれぞれ格納された第１のメモリ及び第２のメモリと、電源投入後の起動時に、初期化を行ってこれが完了すると初期化完了信号を出力した後、前記第１のメモリに格納された前記論理回路データを読み出し、コンフィグレーションを行って論理回路の構成を決定し、前記構成の決定が完了するとコンフィグレーション完了信号を出力するプログラマブル論理回路と、前記プログラマブル論理回路における前記初期化完了から前記コンフィグレーション完了までの経過時間を監視し、前記経過時間が設定時間を超えると、前記第１のメモリが異常であると判断して異常通知信号を発生する異常監視部と、前記異常通知信号を受信すると、前記第１のメモリを前記第２のメモリに切り替え、前記第２のメモリに格納された前記論理回路データにより再度前記プログラマブル論理回路に対してコンフィグレーションを行わせるメモリ切替部とを有している。

本発明のプログラマブル論理回路の起動保障方法及びそのプログラマブル論理回路装置によれば、コンフィグレーション用の第１のメモリが故障している場合でも、自動的に第２のメモリに切り替えてプログラマブル論理回路のコンフィグレーションを実行できる。そのため、本発明のプログラマブル論理回路装置を搭載した装置の起動が可能になり、信頼性を向上できる。

本発明を実施するための最良の形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の構成）
図１は、本発明の実施例１におけるプログラマブル論理回路（例えば、ＦＰＧＡ）の周辺回路を示す概略の構成図である。

このＦＰＧＡの周辺回路は、従来の図４に示すＦＰＧＡ周辺回路のＦＰＧＡ１、コンフィグレーション用メモリ２、及び電源監回路３に対応するＦＰＧＡ１０、コンフィグレーション用のメインメモリ２１、及び電源監視部（例えば、電源監視回路）２３を有する他に、新たに、コンフィグレーション用のサブメモリ２２を追加して冗長化を図り、ＦＰＧＡ１０と各コンフィグレーション用メモリ２１，２２との接続を管理するメモリ切替部（例えば、コンフィグレーション用メモリ切替回路）３０と、ＦＰＧＡ１０のコンフィグレーション中に異常を検知して各回路に通知する異常監視部（例えば、コンフィグレーション用異常監視回路）４０とが、追加された構成になっている。

ここで、ＦＰＧＡ１０は、従来とほぼ同様に、論理回路データによってプログラム可能なゲートアレイであり、電源監視回路２３から供給されるコンフィグレーション用スタート信号Ｓ２３により起動して内部メモリの初期化を行い、これが完了すると初期化完了信号Ｓ１０ａをメモリ切替回路３０へ出力した後、論理回路データであるコンフィグレーション用データ信号Ｓ３０ａによりコンフィグレーションを行い、これが完了するとコンフィグレーション用完了信号Ｓ１０ｂをメモリ切替回路３０へ出力する回路である。このＦＰＧＡ１０には、電源監視回路２３及びメモリ切替回路３０をそれぞれ介してメインメモリ２１及びサブメモリ２２が接続されると共に、異常監視回路４０が接続されている。

メインメモリ２１は、従来とほぼ同様に、ＦＰＧＡ１０に対して起動時に書き込む論理回路デ一タを格納しており、この論理回路データを読み出してコンフィグレーション用データ信号Ｓ２１をメモリ切替回路３０へ出力するメモリであり、ＥＥＰＲＯＭ等の不揮発性半導体メモリにより構成されている。コンフィグレーション用サブメモリ２２は、メインメモリ２１と冗長化構成となっており、コンフィグレーション中に異常が検知された場合、メインメモリ２１からこのサブメモリ２２へと切り替えられて、再度コンフィグレーションを実施する機能を有している。

電源監視回路２３は、従来とほぼ同様に、ＦＰＧＡ１０、メインメモリ２１、及びサブメモリ２２の入力電源電圧を監視し、入力電源電圧の安定後、コンフィグレーション用スタート信号Ｓ２３を出力して、ＦＰＧＡ１０、メインメモリ２１、及びサブメモリ２２の初期化を実施し、又、ＦＰＧＡ用リセット信号Ｓ４０ｂによりリセットされる回路である。

メモリ切替回路３０は、異常通知信号Ｓ４０ａにより切り替えられるスイッチ切替回路３１を有し、メインメモリ２１とサブメモリ２２のいずれか一方を選択し、ＦＰＧＡ１０へのコンプイグレーションを制御する回路である。

このメモリ切替回路３０は、メインメモリ２１から出力された論理回路データであるコンフィグレーション用データ信号Ｓ２１と、サブメモリ２２から出力された論理回路データであるコンフィグレーション用データ信号Ｓ２２と、ＦＰＧＡ１０から出力された初期化完了信号Ｓ１０ａ及びコンフィグレーション用完了信号Ｓ１０ｂと、異常監視回路４０から出力された異常通知信号Ｓ４０ａとを入力し、選択されているメモリ２１又は２２から出力されたコンフィグレーション用データ信号Ｓ２１又はＳ２２であるコンフィグレーション用データ信号Ｓ３０ａをＦＰＧＡ１０へ出力し、入力されたメインメモリ２１に対する初期化完了信号Ｓ１０ａ及びコンフィグレーション用完了信号Ｓ１０ｂを有するメモリ制御信号Ｓ３０ｂをメインメモリ２１へ出力し、入力されたメインメモリ２２に対する初期化完了信号Ｓ１０ａ及びコンフィグレーション用完了信号Ｓ１０ｂを有するメモリ制御信号Ｓ３０ｃをサブメモリ２２へ出力する機能を有している。

更に、このメモリ切替回路３０は、サブメモリ２２を使用した場合のコンフィグレーションが失敗した場合に、外部エラー通知信号Ｓ３０ｄを外部の警報回路５０等へ出力する機能を有している。

コンフィグレーション用異常監視回路４０は、例えば、時間測定用のタイマ４１を有し、このタイマ４１によってコンフィグレーションの経過時間を測定し、設定された時間を超過すると異常と判断する回路である。この異常監視回路４０は、ＦＰＧＡ１０から出力される初期化完了信号Ｓ１０ａ及びコンフィグレーション用完了信号Ｓ１０ｂを入力し、その初期化完了信号Ｓ１０ａによりタイマ４１が時間の測定を開始し、設定された時間を超過すると、異常通知信号Ｓ４０ａをメモリ切替回路３０へ出力すると共に、ＦＰＧＡ用リセット信号Ｓ４０ｂを電源監視回路２３へ出力する機能を有している。

図２は、図１中のＦＰＧＡ１０を示す概略の構成図である。
このＦＰＧＡ１０は、組み替え可能な複数の論理ブロック（ＣＬＢ）１１と、縦横に張り巡らされ、論理ブロック１１間を接続する組み替え可能な配線１２と、配線１２を組み替えて論理ブロック１１に対して選択的に接続するための複数のスイッチマトリクス１３と、配線１２に接続された入／出力（以下「Ｉ／０」という。）インタフェース１４と、ＦＰＧＡ全体を制御する制御部１５等とにより構成されている。各論理ブロック１１は、例えば、ＳＲＡＭで構成された４入力／１出力のルックアップ・テーブル（ＬＵＴ）等により構成され、組合せ論理回路を１ビットＳＲＡＭの記憶内容で表現する機能を有している。Ｉ／Ｏインタフェース１４は、コンフィグレーション用スタート信号Ｓ２３、コンフィグレーション用データ信号Ｓ３０ａを入力し、初期化完了信号Ｓ１０ａ及びコンフィグレーション用完了信号Ｓ１０ｂを出力する機能を有している。

（実施例１のＦＰＧＡの起動保障方法）
図３は、図１の起動保障方法の処理手順を示すシーケンス図であり、従来の図５に示すシーケンス中の要素と共通の要素には共通の符号が付されている。

以下、本実施例１における通常シーケンス（１）、異常シーケンス（２）、及び、異常終了（３）の場合の処理手順を説明する。

（１） 通常シーケンス
ＦＰＧＡの電源がオンして電源電圧が立ち上がった後、電源監視回路２３は、ＦＰＧＡ１０及びメモリ２１，２２に対する入力電圧の安定状態を確認後（ステップＳ−１）、安定している場合、スタート信号Ｓ２３をＦＰＧＡ１０及びメモリ２１，２２へ出力する（ステップＡ−１）。ＦＰＧＡ１０は、スタート信号Ｓ２３の受信をトリガとして内部メモリの初期化を実施する（ステップＡ−２）。ＦＰＧＡ１０は、内部メモリに対する初期化の完了状態を確認後（ステップＳ−２）、完了している場合、初期化完了信号Ｓ１０ａを、メモリ切替回路３０内のスイッチ切替回路３１を介してメモリ２１，２２へ出力すると共に、異常監視回路４０へ出力する（ステップＡ−３）。異常監視回路４０内のタイマ４１は、初期化完了信号Ｓ１０ａの受信をトリガとしてコンフィグレーション時間の測定を開始する（ステップＮＡ−１）。

ＦＰＧＡ１０は、設定されているコンフィグレーションモードにより、データ信号Ｓ３０ａの転送方法を確認する（ステップＡ−４）。メモリ２１は、ＦＰＧＡ１０から出力される初期化完了信号Ｓ１０ａを、スイッチ切替回路３１を介してメモリ制御信号Ｓ３０ｂの形で受信し、この受信をトリガとして、ＦＰＧＡ１０に対するデータ信号Ｓ２１のスイッチ切替回路３１への転送を開始する（ステップＡ−５）。ＦＰＧＡ１０は、データ信号Ｓ３０ａに対する転送の完了状態を確認後（ステップＳ−３）、完了している場合、スタートアップを実施する（ステップＡ−６）。ＦＰＧＡ１０は、スタートアップが完了すると、完了信号Ｓ１０ｂを、スイッチ切替回路３１を介してメモリ制御信号Ｓ３０ｂの形でメモリ２１へ出力すると共に、異常監視回路４０へ出力する（ステップＡ−７）。異常監視回路４０は、完了信号Ｓ１０ｂの受信をトリガとして、タイマ４１を用いたコンフィグレーション時間の測定を終了する（ステップＮＡ−２）。これにより、ＦＰＧＡ１０の起動が完了する。

（２） 異常時シーケンス
異常監視回路４０は、コンフィグレーション時間が、タイマ４１により任意に設定された時間を超過しているか否かを判定し（ステップＮＳ−１）、時間超過を検出すると、異常通知信号Ｓ４０ａをメモリ切替回路３０へ出力すると共に、ＦＰＧＡ用リセット信号Ｓ４０ｂを電源監視回路２３へ出力する。メモリ切替回路３０は、異常通知信号Ｓ４０ａの受信をトリガとして、メモリ２１，２２の使用状態を判断する（ステップＮＳ−２）。使用しているメモリがメインメモリ２１であった場合、メモリ切替回路３０内のスイッチ切替回路３１は、コンフィグレーション用メモリをメインメモリ２１からサブメモリ２２ヘと切り替える（ステップＮＡ−３）。

異常監視回路４０は、異常通知信号Ｓ４０ａの出力をトリガとして、内部のタイマ４１が行っていたコンフィグレーション時間の測定を終了する（ステップＮＡ−４）。ＦＰＧＡ用リセット信号Ｓ４０ｂを受信した電源監視回路２３は、ＦＰＧＡ１０のリセットを実行する（ステップＮＡ−５）。

（３） 異常終了
ステップＮＳ−２の判断において、使用しているコンフィグレーション用メモリがサブメモリ２２だった場合、コンフィグレーションは異常終了し、メモリ切替回路３０は、外部の警報回路５０等へ外部エラー通知信号Ｓ３０ｄを出力する。これにより、保守者によってＦＰＧＡを搭載した装置の修復等が行われる。

（実施例１の効果）
本実施例１によれば、コンフィグレーション経過時間を測定し、設定時間を超過した場合にコンフィグレーション異常を通知する異常監視回路４０と、コンフィグレーションの異常通知信号Ｓ４０ａを受信し、コンフィグレーション時の使用メモリを切り替えるメモリ切替回路３０と、コンフィグレーション用メモリの冗長化を図るために追加した予備のサブメモリ２２とを有している。そのため、コンフィグレーション用のメインメモリ２１が故障している場合でも、自動的にサブメモリ２２に切り替えてＦＰＧＡ１０のコンフィグレーションを実行できるので、本実施例１のＦＰＧＡを搭載した装置の起動が可能になり、信頼性を向上できる。

このように、ＦＰＧＡ１０の起動時におけるメモリ２１，２２の冗長化によってハードウェア故障時に再度コンフィグレーションを行うことができるので、本実施例１のＦＰＧＡを搭載した装置の起動時における信頼性を向上できる。従って、例えば、装置故障時に保守者が遠隔から再起動する環境に設置される装置やシステム、あるいは、停電、事故等による電源シャットダウン時に自動で再起動するシステムや装置等に利用すれば、所望の効果が期待できる。

（変形例）
本発明は、上記実施例に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ｉ）、（ｉｉ）のようなものがある。

（ｉ） 実施例１では、冗長化を構成するコンフィグレーション用メモリ２２，２２の数を２個としているが、コンフィグレーション用メモリの個数を３個以上に増やすことで、装置起動時の信頼性を更に向上することができる。これにより、システムや装置が要求しているレベルで、装置起動時の信頼性の向上が図れる。

（ｉｉ） 図１のＦＰＧＡ周辺回路を図示以外の回路構成に変更したり、あるいは、図３の処理手順を図示以外の手順に変更してもよい。又、本発明は、ＦＰＧＡ以外のプログラマブル論理回路についても適用が可能である。

本発明の実施例１におけるプログラマブル論理回路（例えば、ＦＰＧＡ）の周辺回路を示す概略の構成図である。 図１中のＦＰＧＡ１０を示す概略の構成図である。 図１の起動保障方法の処理手順を示すシーケンス図である。 従来のＦＰＧＡ周辺回路を示す概略の構成図である。 図４のコンフィグレーション方法の処理手順を示すシーケンス図である。

符号の説明

１０ ＦＰＧＡ
２１，２２ コンフィグレーション用メモリ
２３ 電源監視回路
３０ コンフィグレーション用メモリ切替回路
３１ スイッチ切替回路
４０ コンフィグレーション用異常監視回路
４１ タイマ

Claims (8)

1. 電源投入後の起動時に、第１のメモリ及び第２のメモリに格納された論理回路データのうちのいずれか一方のメモリの論理回路データを読み出してコンフィグレーションし、論理回路の構成を決定するプログラマブル論理回路の起動保障方法であって、
   前記プログラマブル論理回路の起動時において、前記プログラマブル論理回路が、初期化を行った後に、前記第１のメモリに格納された前記論理回路データを読み出し、コンフィグレーションを行ってこれが完了するまでの前記プログラマブル論理回路におけるコンフィグレーション状態の経過時間を監視し、前記経過時間が設定時間を超えると、前記第１のメモリが異常であると判断して異常通知信号を発生する監視処理と、
   前記異常通知信号を受信すると、前記第１のメモリを前記第２のメモリに切り替え、前記第２のメモリに格納された前記論理回路データにより再度前記プログラマブル論理回路に対してコンフィグレーションを行わせるメモリ切替処理と、
   を有することを特徴とするプログラマブル論理回路の起動保障方法。
2. 前記監視処理では、
   前記プログラマブル論理回路から出力される初期化完了信号及びコンフィグレーション完了信号のうち、前記初期化完了信号を受信すると、前記経過時間の測定を開始し、前記コンフィグレーション完了信号を受信できない状態であって、前記経過時間が前記設定時間を超えると、前記第１のメモリが異常であると判断して前記異常通知信号を発生することを特徴とする請求項１記載のプログラマブル論理回路の起動保障方法。
3. 前記プログラマブル論理回路は、フィールド・プログラマブル・ゲート・アレイであることを特徴とする請求項１又は２記載のプログラマブル論理回路の起動保障方法。
4. 論理回路データがそれぞれ格納された第１のメモリ及び第２のメモリと、
   電源投入後の起動時に、初期化を行ってこれが完了すると初期化完了信号を出力した後、前記第１のメモリに格納された前記論理回路データを読み出し、コンフィグレーションを行って論理回路の構成を決定し、前記構成の決定が完了するとコンフィグレーション完了信号を出力するプログラマブル論理回路と、
   前記プログラマブル論理回路における前記初期化完了から前記コンフィグレーション完了までの経過時間を監視し、前記経過時間が設定時間を超えると、前記第１のメモリが異常であると判断して異常通知信号を発生する異常監視部と、
   前記異常通知信号を受信すると、前記第１のメモリを前記第２のメモリに切り替え、前記第２のメモリに格納された前記論理回路データにより再度前記プログラマブル論理回路に対してコンフィグレーションを行わせるメモリ切替部と、
   を有することを特徴とするプログラマブル論理回路装置。
5. 前記異常監視部は、前記プログラマブル論理回路から出力される前記初期化完了信号を受信すると、前記経過時間の測定を開始し、前記コンフィグレーション完了信号を受信できない状態であって、前記経過時間が前記設定時間を超えると、前記第１のメモリが異常であると判断して前記異常通知信号を発生することを特徴とする請求項４記載のプログラマブル論理回路装置。
6. 請求項４又は５記載のプログラマブル論理回路装置は、更に、
   前記電源投入後に入力電源電圧が安定すると、スタート信号を出力して前記プログラマブル論理回路及び前記第１、第２のメモリを起動する電源監視部を有することを特徴とするプログラマブル論理回路装置。
7. 前記第２のメモリは、複数のメモリを有することを特徴とする請求項４〜６のいずれか１項に記載のプログラマブル論理回路装置。
8. 前記プログラマブル論理回路は、フィールド・プログラマブル・ゲート・アレイであることを特徴とする請求項４〜７のいずれか１項に記載のプログラマブル論理回路装置。

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