JPH09293393A - メモリシステムおよびそれに用いられる半導体記憶装置 - Google Patents
メモリシステムおよびそれに用いられる半導体記憶装置Info
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- JPH09293393A JPH09293393A JP8102583A JP10258396A JPH09293393A JP H09293393 A JPH09293393 A JP H09293393A JP 8102583 A JP8102583 A JP 8102583A JP 10258396 A JP10258396 A JP 10258396A JP H09293393 A JPH09293393 A JP H09293393A
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 メモリシステムにおいて、不良メモリに起因
するシステム誤動作を防止する。 【解決手段】 メモリ（ＤＭ）は、メモリ部（５６）の
良／不良を判定するための組込テスト回路（５８）と、
該メモリを識別するための識別値を格納する識別子レジ
スタ（５４）を含む。このメモリは、コントローラから
センドリンク（１０）を介して与えられるコマンドに従
ってテストを行ない、該テスト結果をシンクリンク（２
０）上へ送出する。これにより、メモリコントローラは
不良メモリを識別することができる。
するシステム誤動作を防止する。 【解決手段】 メモリ（ＤＭ）は、メモリ部（５６）の
良／不良を判定するための組込テスト回路（５８）と、
該メモリを識別するための識別値を格納する識別子レジ
スタ（５４）を含む。このメモリは、コントローラから
センドリンク（１０）を介して与えられるコマンドに従
ってテストを行ない、該テスト結果をシンクリンク（２
０）上へ送出する。これにより、メモリコントローラは
不良メモリを識別することができる。
Description
【０００１】
【発明の属する技術分野】この発明はメモリシステムお
よびそれに用いるための半導体記憶装置に関し、特に高
速でデータを転送することのできるメモリシステムおよ
びそのための半導体記憶装置に関する。より特定的に
は、この発明は、「シンクリンクＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）」に関する。
よびそれに用いるための半導体記憶装置に関し、特に高
速でデータを転送することのできるメモリシステムおよ
びそのための半導体記憶装置に関する。より特定的に
は、この発明は、「シンクリンクＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）」に関する。
【０００２】
【従来の技術】マイクロプロセサの性能が高くなり、ま
た記憶装置としてのＤＲＡＭの記憶容量も大きくなって
きている。しかしながら、ＤＲＡＭの動作速度がマイク
ロプロセサの動作速度よりも遅く、マイクロプロセサが
要求する大量のデータ（命令を含む）を高速でＤＲＡＭ
とプロセサとの間で転送することができない。この高速
データ転送という要求を満たすために、メモリコントロ
ーラに対して複数のＤＲＡＭをバスを介して並列に接続
し、クロック信号に同期して連続的にデータ転送を行な
う高速メモリシステムが種々提案されている。以下、高
速メモリシステムの一例として、記憶装置として「シン
クリンクＤＲＡＭ」を用いるメモリシステムについて説
明する。
た記憶装置としてのＤＲＡＭの記憶容量も大きくなって
きている。しかしながら、ＤＲＡＭの動作速度がマイク
ロプロセサの動作速度よりも遅く、マイクロプロセサが
要求する大量のデータ（命令を含む）を高速でＤＲＡＭ
とプロセサとの間で転送することができない。この高速
データ転送という要求を満たすために、メモリコントロ
ーラに対して複数のＤＲＡＭをバスを介して並列に接続
し、クロック信号に同期して連続的にデータ転送を行な
う高速メモリシステムが種々提案されている。以下、高
速メモリシステムの一例として、記憶装置として「シン
クリンクＤＲＡＭ」を用いるメモリシステムについて説
明する。
【０００３】図１０（Ａ）は、現在提案されているメモ
リシステムの構成を概略的に示す図である。図１０
（Ａ）において、メモリシステムは、メモリコントロー
ラ１と、複数の並列に接続される複数の半導体記憶装置
（以下、ＤＲＡＭと称す）ＤＭ０〜ＤＭ３と、これらの
ＤＲＡＭ ＤＭ０〜ＤＭ３に共通に接続され、コントロ
ーラ１からのコマンド、アドレスおよびデータを転送す
るセンドリンク１０と、ＤＲＡＭ ＤＭ０〜ＤＭ３に共
通に接続され、これらのＤＲＡＭ ＤＭ０〜ＤＭ３から
読出されたデータをコントローラ１へ転送するためのシ
ンクリンク２０と、ＤＲＡＭ ＤＭ０〜ＤＭ３に対し、
識別子（スレーブＩＤ）を設定するための制御信号を順
次転送する制御信号線３０を含む。
リシステムの構成を概略的に示す図である。図１０
（Ａ）において、メモリシステムは、メモリコントロー
ラ１と、複数の並列に接続される複数の半導体記憶装置
（以下、ＤＲＡＭと称す）ＤＭ０〜ＤＭ３と、これらの
ＤＲＡＭ ＤＭ０〜ＤＭ３に共通に接続され、コントロ
ーラ１からのコマンド、アドレスおよびデータを転送す
るセンドリンク１０と、ＤＲＡＭ ＤＭ０〜ＤＭ３に共
通に接続され、これらのＤＲＡＭ ＤＭ０〜ＤＭ３から
読出されたデータをコントローラ１へ転送するためのシ
ンクリンク２０と、ＤＲＡＭ ＤＭ０〜ＤＭ３に対し、
識別子（スレーブＩＤ）を設定するための制御信号を順
次転送する制御信号線３０を含む。
【０００４】ＤＲＡＭは、最大６３個まで設けることが
できる。センドリンク１０およびシンクリンク２０は、
コントローラ１からのアクセス要求（リクエスト）経路
とコントローラ１に対するアクセス応答（レスポンス：
データ返送）経路の和が等しくなるように各ＤＲＡＭ
ＤＭ０〜ＤＭ３に接続される。すなわち、シンクリンク
２０は、ＤＲＡＭ ＤＭ０〜ＤＭ３それぞれに接続さ
れ、データをＤＲＡＭＤＭ０からＤＲＡＭ ＤＭ３方向
へ転送する部分と、ＤＲＡＭ ＤＭ３からコントローラ
１方向へデータ（レスポンス）を転送する部分とを含
む。
できる。センドリンク１０およびシンクリンク２０は、
コントローラ１からのアクセス要求（リクエスト）経路
とコントローラ１に対するアクセス応答（レスポンス：
データ返送）経路の和が等しくなるように各ＤＲＡＭ
ＤＭ０〜ＤＭ３に接続される。すなわち、シンクリンク
２０は、ＤＲＡＭ ＤＭ０〜ＤＭ３それぞれに接続さ
れ、データをＤＲＡＭＤＭ０からＤＲＡＭ ＤＭ３方向
へ転送する部分と、ＤＲＡＭ ＤＭ３からコントローラ
１方向へデータ（レスポンス）を転送する部分とを含
む。
【０００５】この図１０（Ａ）に示すメモリシステムに
おいては、ＤＲＡＭ ＤＭ０〜ＤＭ３は、それぞれ固有
の識別子（スレーブＩＤ）が割当てられる。コントロー
ラ１は、このスレーブＩＤを用いてＤＲＡＭ ＤＭ０〜
ＤＭ３にアクセスする。このメモリシステムにおいて
は、センドリンク１０およびシンクリンク２０において
は、すべて情報がパケットの形態で送出される。またセ
ンドリンク１０は、８ビットまたは９ビット幅を有し、
シンクリンク２０は、１６ビットまたは１８ビットの幅
を備える。センドリンクは、図示しないクロックの立上
がりエッジおよび立下がりエッジの両エッジに同期して
情報を送出し、シンクリンクは、このクロック信号の一
方のエッジに同期して情報を送信する。またセンドリン
ク１０およびシンクリンク２０という２つのバスを用い
て情報を転送するため、ＤＲＡＭＤＭ０〜ＤＭ３に対す
るセンドリンク１０を介してのアクセス要求発生時に、
シンクリンク２０を介して別のＤＲＡＭからのデータを
読出を行なうことができ、高速データ転送が可能とな
る。このメモリシステムのスレーブＩＤの設定は以下の
ようにして行なわれる。以下、このスレーブＩＤの設定
シーケンスについて図１０（Ａ）〜（Ｄ）を参照して説
明する。
おいては、ＤＲＡＭ ＤＭ０〜ＤＭ３は、それぞれ固有
の識別子（スレーブＩＤ）が割当てられる。コントロー
ラ１は、このスレーブＩＤを用いてＤＲＡＭ ＤＭ０〜
ＤＭ３にアクセスする。このメモリシステムにおいて
は、センドリンク１０およびシンクリンク２０において
は、すべて情報がパケットの形態で送出される。またセ
ンドリンク１０は、８ビットまたは９ビット幅を有し、
シンクリンク２０は、１６ビットまたは１８ビットの幅
を備える。センドリンクは、図示しないクロックの立上
がりエッジおよび立下がりエッジの両エッジに同期して
情報を送出し、シンクリンクは、このクロック信号の一
方のエッジに同期して情報を送信する。またセンドリン
ク１０およびシンクリンク２０という２つのバスを用い
て情報を転送するため、ＤＲＡＭＤＭ０〜ＤＭ３に対す
るセンドリンク１０を介してのアクセス要求発生時に、
シンクリンク２０を介して別のＤＲＡＭからのデータを
読出を行なうことができ、高速データ転送が可能とな
る。このメモリシステムのスレーブＩＤの設定は以下の
ようにして行なわれる。以下、このスレーブＩＤの設定
シーケンスについて図１０（Ａ）〜（Ｄ）を参照して説
明する。
【０００６】図１０（Ａ）において、コントローラ１
は、ブロードキャストモードで、ハードリセットコマン
ドｒｓｔＨＲＤをセンドリンク１０上に送出する。この
ハードリセットコマンドに従ってＤＲＡＭ ＤＭ０〜Ｄ
Ｍ３は、自身のスレーブＩＤを初期値（６２）に設定す
る。
は、ブロードキャストモードで、ハードリセットコマン
ドｒｓｔＨＲＤをセンドリンク１０上に送出する。この
ハードリセットコマンドに従ってＤＲＡＭ ＤＭ０〜Ｄ
Ｍ３は、自身のスレーブＩＤを初期値（６２）に設定す
る。
【０００７】ＤＲＡＭ ＤＭ０〜ＤＭ３は、識別子入力
イネーブル入力ノードとしてのセレクト入力ＳＩＮおよ
び識別子設定完了イネーブル出力ノードとしてのセレク
ト出力ＳＯＵＴを有する。このセレクト入力ＳＩＮおよ
びセレクト出力ＳＯＵＴは、ＤＲＡＭ ＤＭ０〜ＤＭ３
を介して制御信号線３０により相互接続される。ＤＲＡ
Ｍはセレクト入力ＳＩＮが“１”にあり、かつセレクト
出力ＳＯＵＴが“０”のときに、センドリンク１０上に
与えられた値を自身の識別子として取込むことができ
る。
イネーブル入力ノードとしてのセレクト入力ＳＩＮおよ
び識別子設定完了イネーブル出力ノードとしてのセレク
ト出力ＳＯＵＴを有する。このセレクト入力ＳＩＮおよ
びセレクト出力ＳＯＵＴは、ＤＲＡＭ ＤＭ０〜ＤＭ３
を介して制御信号線３０により相互接続される。ＤＲＡ
Ｍはセレクト入力ＳＩＮが“１”にあり、かつセレクト
出力ＳＯＵＴが“０”のときに、センドリンク１０上に
与えられた値を自身の識別子として取込むことができ
る。
【０００８】ＤＲＡＭ ＤＭ０〜ＤＭ３は、スレーブＩ
Ｄが６２の初期値の間、このセレクト出力ＳＯＵＴを
“０”の値に維持する。
Ｄが６２の初期値の間、このセレクト出力ＳＯＵＴを
“０”の値に維持する。
【０００９】図１０（Ｂ）において、コントローラ１
は、ＤＲＡＭ ＤＭ０〜ＤＭ３の初期化（リセット）の
後、識別子設定コマンドｃｆｇＨＲＤをセンドリンク１
０上に送出する。この識別子設定コマンドｃｆｇＨＲＤ
はパケットの形態で送出され、このパケットは、スレー
ブＩＤの番号を示すノードと、識別子として取込むべき
値とを含む。コントローラ１は、また制御信号線３０上
に、“１”の信号を送出し、ＤＲＡＭ ＤＭ０のセレク
ト入力ＳＩＮを活性状態とする。ＤＲＡＭ ＤＭ０は、
そのセレクト入力ＳＩＮが“１”の活性状態にあり、ま
たセレクト出力ＳＯＵＴは“０”の非活性状態にあるた
め、このコマンドｃｆｇＨＲＤに従って、初期設定され
たスレーブＩＤの値６２をセンドリンク１０上に与えら
れた値０に更新する。ＤＲＡＭ ＤＭ０は、このスレー
ブＩＤを“０”に設定した後、セレクト出力ＳＯＵＴ上
に“１”の信号を送出する。これにより、ＤＲＡＭ Ｄ
Ｍ０は、自身の識別子の設定が完了したことを示し、次
段のＤＲＡＭ ＤＭ１に対し、スレーブＩＤの入力を可
能にする。
は、ＤＲＡＭ ＤＭ０〜ＤＭ３の初期化（リセット）の
後、識別子設定コマンドｃｆｇＨＲＤをセンドリンク１
０上に送出する。この識別子設定コマンドｃｆｇＨＲＤ
はパケットの形態で送出され、このパケットは、スレー
ブＩＤの番号を示すノードと、識別子として取込むべき
値とを含む。コントローラ１は、また制御信号線３０上
に、“１”の信号を送出し、ＤＲＡＭ ＤＭ０のセレク
ト入力ＳＩＮを活性状態とする。ＤＲＡＭ ＤＭ０は、
そのセレクト入力ＳＩＮが“１”の活性状態にあり、ま
たセレクト出力ＳＯＵＴは“０”の非活性状態にあるた
め、このコマンドｃｆｇＨＲＤに従って、初期設定され
たスレーブＩＤの値６２をセンドリンク１０上に与えら
れた値０に更新する。ＤＲＡＭ ＤＭ０は、このスレー
ブＩＤを“０”に設定した後、セレクト出力ＳＯＵＴ上
に“１”の信号を送出する。これにより、ＤＲＡＭ Ｄ
Ｍ０は、自身の識別子の設定が完了したことを示し、次
段のＤＲＡＭ ＤＭ１に対し、スレーブＩＤの入力を可
能にする。
【００１０】ＤＲＡＭ ＤＭ１〜ＤＭ３は、ＤＲＡＭ
ＤＭ０におけるスレーブＩＤの設定時においては、その
セレクト入力ＳＩＮおよびセレクト出力ＳＯＵＴがとも
に“０”であるため、このセンドリンク１０上に送出さ
れたコマンドに従う識別子設定動作は行なわない。
ＤＭ０におけるスレーブＩＤの設定時においては、その
セレクト入力ＳＩＮおよびセレクト出力ＳＯＵＴがとも
に“０”であるため、このセンドリンク１０上に送出さ
れたコマンドに従う識別子設定動作は行なわない。
【００１１】この図１０（Ｂ）に示す動作が、ＤＲＡＭ
ＤＭ１に対しても行なわれる。次いで図１０（Ｃ）に
示すように、コントローラ１は、再びセンドリンク１０
上に、識別子設定コマンドｃｆｇＨＲＤを送出する。こ
のコマンドを含むパケットにおいては、ノード番号およ
び識別子番号（値）が含まれている。ＤＲＡＭＤＭ２
は、そのセレクト入力ＳＩＮが“１”であり、またセレ
クト出力ＳＯＵＴが“０”であるため、この初期値設定
コマンドｃｆｇＨＲＤに従って、スレーブＩＤを６２か
ら２に更新し、このスレーブＩＤの更新の後、セレクト
出力ＳＯＵＴを“１”の状態に設定する。
ＤＭ１に対しても行なわれる。次いで図１０（Ｃ）に
示すように、コントローラ１は、再びセンドリンク１０
上に、識別子設定コマンドｃｆｇＨＲＤを送出する。こ
のコマンドを含むパケットにおいては、ノード番号およ
び識別子番号（値）が含まれている。ＤＲＡＭＤＭ２
は、そのセレクト入力ＳＩＮが“１”であり、またセレ
クト出力ＳＯＵＴが“０”であるため、この初期値設定
コマンドｃｆｇＨＲＤに従って、スレーブＩＤを６２か
ら２に更新し、このスレーブＩＤの更新の後、セレクト
出力ＳＯＵＴを“１”の状態に設定する。
【００１２】次いで、図１０（Ｄ）に示すように、所定
時間経過後（ＤＲＡＭ ＤＭ２において、スレーブＩＤ
の設定に要する時間経過後）、コントローラ１は、再び
識別子設定コマンドｃｆｇＨＲＤを送出し、またノード
番号６２および識別子としての値３を併せて送出する。
ＤＲＡＭ ＤＭ３は、このセンドリンク１０上の識別子
設定コマンドｃｆｇＨＲＤに従って自身のスレーブＩＤ
を６２から３に更新し、セレクト出力ＳＯＵＴ上に
“１”の信号を出力する。コントローラ１は、この制御
信号線３０を介して“１”の信号が返送されたことを検
出すると、すべてのＤＲＡＭ ＤＭ０〜ＤＭ３のスレー
ブＩＤの設定が完了したことを了解する。
時間経過後（ＤＲＡＭ ＤＭ２において、スレーブＩＤ
の設定に要する時間経過後）、コントローラ１は、再び
識別子設定コマンドｃｆｇＨＲＤを送出し、またノード
番号６２および識別子としての値３を併せて送出する。
ＤＲＡＭ ＤＭ３は、このセンドリンク１０上の識別子
設定コマンドｃｆｇＨＲＤに従って自身のスレーブＩＤ
を６２から３に更新し、セレクト出力ＳＯＵＴ上に
“１”の信号を出力する。コントローラ１は、この制御
信号線３０を介して“１”の信号が返送されたことを検
出すると、すべてのＤＲＡＭ ＤＭ０〜ＤＭ３のスレー
ブＩＤの設定が完了したことを了解する。
【００１３】すなわち、コントローラ１は、制御信号線
３０を介して“１”の信号が返送されるまで、この識別
子設定コマンドをその値を順次増分して繰返し送出す
る。
３０を介して“１”の信号が返送されるまで、この識別
子設定コマンドをその値を順次増分して繰返し送出す
る。
【００１４】この制御信号線３０を介して“１”の信号
すなわち識別子設定完了信号をコントローラ１へ返送す
ることにより、コントローラ１は、メモリシステムに含
まれるＤＲＡＭの数を知らなくても、このメモリシステ
ムに含まれるＤＲＡＭに対しスレーブＩＤを順次設定す
ることができる。また、この制御信号線３０を介して識
別子設定完了信号をコントローラ１へ返送することによ
り、コントローラ１は、このメモリシステムに含まれる
ＤＲＡＭの数および識別子設定完了を認識することがで
きる。
すなわち識別子設定完了信号をコントローラ１へ返送す
ることにより、コントローラ１は、メモリシステムに含
まれるＤＲＡＭの数を知らなくても、このメモリシステ
ムに含まれるＤＲＡＭに対しスレーブＩＤを順次設定す
ることができる。また、この制御信号線３０を介して識
別子設定完了信号をコントローラ１へ返送することによ
り、コントローラ１は、このメモリシステムに含まれる
ＤＲＡＭの数および識別子設定完了を認識することがで
きる。
【００１５】
【発明が解決しようとする課題】従来のメモリシステム
においては、コントローラ１は、スレーブＩＤを順次０
から増分している。このスレーブＩＤに１を加えた値
が、コントローラ１とＤＲＡＭとの距離を示す。したが
ってコントローラ１は、このメモリシステム使用中にお
いて、アクセス不良が生じたと判定した場合、そのアク
セス不良を生じたＤＲＡＭのスレーブＩＤをコントロー
ラ１が利用者に知らせれば、利用者は、この不良を生じ
たＤＲＡＭを取替えることができる。
においては、コントローラ１は、スレーブＩＤを順次０
から増分している。このスレーブＩＤに１を加えた値
が、コントローラ１とＤＲＡＭとの距離を示す。したが
ってコントローラ１は、このメモリシステム使用中にお
いて、アクセス不良が生じたと判定した場合、そのアク
セス不良を生じたＤＲＡＭのスレーブＩＤをコントロー
ラ１が利用者に知らせれば、利用者は、この不良を生じ
たＤＲＡＭを取替えることができる。
【００１６】しかしながら、コントローラ１がこの不良
を検出しない場合、不良ＤＲＡＭが使用されることにな
り、システムの誤動作が生じる。また、コントローラ１
が、アクセス不良を検出したとしても、そのアクセス不
良検出までに、不良ＤＲＡＭが使用されており、それま
でにおいて、正確な処理が行なわれている保証はなく、
システムの性能が劣化するという問題が生じる。
を検出しない場合、不良ＤＲＡＭが使用されることにな
り、システムの誤動作が生じる。また、コントローラ１
が、アクセス不良を検出したとしても、そのアクセス不
良検出までに、不良ＤＲＡＭが使用されており、それま
でにおいて、正確な処理が行なわれている保証はなく、
システムの性能が劣化するという問題が生じる。
【００１７】特に、ＤＲＡＭのスレーブＩＤ設定シーケ
ンスにおいては、セレクト入力ＳＩＮおよびセレクト出
力ＳＯＵＴがそれぞれ“１”および“０”に設定される
と、ＤＲＡＭは、その内部回路の良／不良にかかわら
ず、スレーブＩＤが設定される。したがって、メモリシ
ステム動作前から既に不良を生じているＤＲＡＭに対し
ても、スレーブＩＤが設定され、不良ＤＲＡＭが使用さ
れるため、メモリシステム動作開始時から、システム誤
動作が生じるという問題があった。
ンスにおいては、セレクト入力ＳＩＮおよびセレクト出
力ＳＯＵＴがそれぞれ“１”および“０”に設定される
と、ＤＲＡＭは、その内部回路の良／不良にかかわら
ず、スレーブＩＤが設定される。したがって、メモリシ
ステム動作前から既に不良を生じているＤＲＡＭに対し
ても、スレーブＩＤが設定され、不良ＤＲＡＭが使用さ
れるため、メモリシステム動作開始時から、システム誤
動作が生じるという問題があった。
【００１８】それゆえ、この発明の目的は、不良メモリ
装置を確実に排除することのできるメモリシステムおよ
びそのための半導体記憶装置を提供することである。
装置を確実に排除することのできるメモリシステムおよ
びそのための半導体記憶装置を提供することである。
【００１９】この発明の他の目的は、メモリ装置の不良
に起因するシステム誤動作を確実に予防することのでき
るメモリシステムおよびそのための半導体記憶装置を提
供することである。
に起因するシステム誤動作を確実に予防することのでき
るメモリシステムおよびそのための半導体記憶装置を提
供することである。
【００２０】
【課題を解決するための手段】第１の発明においては、
メモリ装置に埋込テスト回路を設け、システム初期設定
時にこの埋込テスト回路を動作させ、そのテスト結果
を、メモリコントローラへ知らせる。
メモリ装置に埋込テスト回路を設け、システム初期設定
時にこの埋込テスト回路を動作させ、そのテスト結果
を、メモリコントローラへ知らせる。
【００２１】第２の発明においては、メモリ装置各々に
埋込テスト回路を設け、メモリシステム初期設定時にお
いて、このテスト結果が不良の場合には、該メモリ装置
へのスレーブＩＤ（識別子）の設定を禁止する。
埋込テスト回路を設け、メモリシステム初期設定時にお
いて、このテスト結果が不良の場合には、該メモリ装置
へのスレーブＩＤ（識別子）の設定を禁止する。
【００２２】第３の発明においては、メモリ装置各々に
埋込テスト回路を設け、この埋込テスト回路が不良の場
合には、該メモリ装置のセレクト出力を非活性状態
（“０”）に固定する。
埋込テスト回路を設け、この埋込テスト回路が不良の場
合には、該メモリ装置のセレクト出力を非活性状態
（“０”）に固定する。
【００２３】第１の発明においては、埋込テスト回路の
テスト結果がコントローラへ送出されるため、システム
初期設定時に不良メモリ装置をコントローラが認識する
ことができ、これによりコントローラは不良メモリ装置
へのアクセスを禁止することができ、不良メモリ装置に
起因するシステム誤動作を防止することができる。
テスト結果がコントローラへ送出されるため、システム
初期設定時に不良メモリ装置をコントローラが認識する
ことができ、これによりコントローラは不良メモリ装置
へのアクセスを禁止することができ、不良メモリ装置に
起因するシステム誤動作を防止することができる。
【００２４】第２の発明においては、セレクト出力ノー
ドは、システム初期設定時に埋込テスト回路により、セ
レクト入力ノードに結合されるため、システム初期設定
時に不良メモリ装置へのスレーブＩＤ（識別子）の設定
が禁止され、不良メモリ装置はコントローラにより無視
されて使用されないため、この不良メモリ装置に起因す
るシステム誤動作を防止することができる。
ドは、システム初期設定時に埋込テスト回路により、セ
レクト入力ノードに結合されるため、システム初期設定
時に不良メモリ装置へのスレーブＩＤ（識別子）の設定
が禁止され、不良メモリ装置はコントローラにより無視
されて使用されないため、この不良メモリ装置に起因す
るシステム誤動作を防止することができる。
【００２５】第３の発明においては、不良メモリ装置の
セレクト出力イネーブル端子は、埋込テスト回路によ
り、非活性状態（“０”）に固定されるため、コントロ
ーラは、スレーブＩＤ（識別子）の最大値送出後もスレ
ーブＩＤ設定完了信号が返送されないため、このメモリ
システムにおける不良メモリ装置の存在を初期設定時に
認識することができ、使用者によるこの不良メモリ装置
の交換または排除により、実際の処理動作時における不
良メモリ装置の使用を防止することができる。
セレクト出力イネーブル端子は、埋込テスト回路によ
り、非活性状態（“０”）に固定されるため、コントロ
ーラは、スレーブＩＤ（識別子）の最大値送出後もスレ
ーブＩＤ設定完了信号が返送されないため、このメモリ
システムにおける不良メモリ装置の存在を初期設定時に
認識することができ、使用者によるこの不良メモリ装置
の交換または排除により、実際の処理動作時における不
良メモリ装置の使用を防止することができる。
【００２６】
［実施の形態１］図１は、この発明の実施の形態１に従
う半導体記憶装置の構成を概略的に示す図である。図１
において、半導体記憶装置ＤＭは、センドリンク１０に
結合され、このセンドリンク１０上に伝達される情報を
入力するインタフェースとして作用する入力バッファ５
０と、入力バッファ５０を介して与えられるコマンドを
デコードし、指定された動作モードを判断し、該判断結
果に基づいて各種制御信号を発生するコマンドデコーダ
５２と、セレクト入力ＳＩＮがＨレベル（“１”）にあ
りかつセレクト出力ノードＳＯＵＴがＬレベル
（“０”）にあるときにイネーブル状態とされ、センド
リンク１０を介してメモリコントローラから伝達される
スレーブＩＤを入力バッファ５０を介して受けて格納す
る識別子レジスタ５４と、コマンドデコーダ５２の制御
の下に、活性／非活性化され、入力バッファ５０から与
えられるアドレス／書込データを受けてメモリセル選択
動作、データ読出およびデータ書込を行なうメモリ部５
６と、コマンドデコーダ５２の制御の下に活性化され、
このメモリ部５６に対するテスト動作を行なう組込テス
ト回路５８と、コマンドデコーダ５２の制御の下に、メ
モリ部５６および組込テスト回路５８の出力の一方を選
択して所定のタイミングでシンクリンク２０へ伝達する
出力バッファ６０を含む。
う半導体記憶装置の構成を概略的に示す図である。図１
において、半導体記憶装置ＤＭは、センドリンク１０に
結合され、このセンドリンク１０上に伝達される情報を
入力するインタフェースとして作用する入力バッファ５
０と、入力バッファ５０を介して与えられるコマンドを
デコードし、指定された動作モードを判断し、該判断結
果に基づいて各種制御信号を発生するコマンドデコーダ
５２と、セレクト入力ＳＩＮがＨレベル（“１”）にあ
りかつセレクト出力ノードＳＯＵＴがＬレベル
（“０”）にあるときにイネーブル状態とされ、センド
リンク１０を介してメモリコントローラから伝達される
スレーブＩＤを入力バッファ５０を介して受けて格納す
る識別子レジスタ５４と、コマンドデコーダ５２の制御
の下に、活性／非活性化され、入力バッファ５０から与
えられるアドレス／書込データを受けてメモリセル選択
動作、データ読出およびデータ書込を行なうメモリ部５
６と、コマンドデコーダ５２の制御の下に活性化され、
このメモリ部５６に対するテスト動作を行なう組込テス
ト回路５８と、コマンドデコーダ５２の制御の下に、メ
モリ部５６および組込テスト回路５８の出力の一方を選
択して所定のタイミングでシンクリンク２０へ伝達する
出力バッファ６０を含む。
【００２７】コマンドデコーダ５２は、識別子レジスタ
５４に格納されたスレーブＩＤ（識別子）とセンドリン
ク１０を介して与えられる識別子とを比較し、これらの
比較結果が一致を示すときにセンドリンク１０を介して
与えられたコマンドのデコード動作を行なって必要とさ
れる内部制御信号を発生する。
５４に格納されたスレーブＩＤ（識別子）とセンドリン
ク１０を介して与えられる識別子とを比較し、これらの
比較結果が一致を示すときにセンドリンク１０を介して
与えられたコマンドのデコード動作を行なって必要とさ
れる内部制御信号を発生する。
【００２８】メモリ部５６は、複数のメモリセルが配置
されるメモリアレイおよびこのメモリアレイにおけるメ
モリセルの選択およびデータの書込／読出を制御する周
辺制御回路両者を含む。組込テスト回路５８は、テスト
プログラムを記憶しており、起動時このテストプログラ
ムに従って必要とされるテストデータを発生してメモリ
部５６へ与える。この組込テスト回路５８は、またテス
ト時においてメモリ部５６の周辺制御回路へ制御信号を
与えてメモリ部５６を動作させる。出力バッファ６０
は、データラッチ機能を備えており、コマンドデコーダ
５２からの制御信号に従ってメモリ部５６から読出され
たデータおよび組込テスト回路５８のテスト結果情報の
一方をラッチし、通常動作時においては、メモリ部５６
から読出されたデータを選択し、後に説明する初期設定
時においては、組込テスト回路５８からのテスト結果情
報を出力する。
されるメモリアレイおよびこのメモリアレイにおけるメ
モリセルの選択およびデータの書込／読出を制御する周
辺制御回路両者を含む。組込テスト回路５８は、テスト
プログラムを記憶しており、起動時このテストプログラ
ムに従って必要とされるテストデータを発生してメモリ
部５６へ与える。この組込テスト回路５８は、またテス
ト時においてメモリ部５６の周辺制御回路へ制御信号を
与えてメモリ部５６を動作させる。出力バッファ６０
は、データラッチ機能を備えており、コマンドデコーダ
５２からの制御信号に従ってメモリ部５６から読出され
たデータおよび組込テスト回路５８のテスト結果情報の
一方をラッチし、通常動作時においては、メモリ部５６
から読出されたデータを選択し、後に説明する初期設定
時においては、組込テスト回路５８からのテスト結果情
報を出力する。
【００２９】図２は、センドリンク１０を介して与えら
れるパケットの構成を概略的に示す図である。図２にお
いて、パケットは、スレーブＩＤを格納する識別子エリ
ア６２と、コマンドを格納するコマンドエリア６４と、
アドレス、データサイズ、書込データなどの情報を格納
する情報エリア６６を含む。この図２に示すパケットが
クロック信号（図示せず）に同期してセンドリンク１０
上に伝送される。シンクリンク２０上にも、同様情報の
みからなるパケットが送出される。メモリシステムの構
成は、図１０に示すメモリシステムのそれと同じであ
る。次に動作について、図３に示すフロー図を参照して
説明する。
れるパケットの構成を概略的に示す図である。図２にお
いて、パケットは、スレーブＩＤを格納する識別子エリ
ア６２と、コマンドを格納するコマンドエリア６４と、
アドレス、データサイズ、書込データなどの情報を格納
する情報エリア６６を含む。この図２に示すパケットが
クロック信号（図示せず）に同期してセンドリンク１０
上に伝送される。シンクリンク２０上にも、同様情報の
みからなるパケットが送出される。メモリシステムの構
成は、図１０に示すメモリシステムのそれと同じであ
る。次に動作について、図３に示すフロー図を参照して
説明する。
【００３０】まず、コントローラは、メモリシステムに
含まれる半導体記憶装置（メモリ）のスレーブＩＤの設
定を行なう初期化シーケンスを実行する（ステップＳ
１）。このスレーブＩＤの設定は、先の図１０において
示したシーケンスと同じシーケンスで実行される。メモ
リシステムに含まれるすべての半導体記憶装置（メモ
リ）のスレーブＩＤが設定が完了したか否かが判別され
る（ステップＳ２）。このステップＳ１およびＳ２が、
すべての半導体記憶装置のスレーブＩＤの設定が完了す
るまで実行される。
含まれる半導体記憶装置（メモリ）のスレーブＩＤの設
定を行なう初期化シーケンスを実行する（ステップＳ
１）。このスレーブＩＤの設定は、先の図１０において
示したシーケンスと同じシーケンスで実行される。メモ
リシステムに含まれるすべての半導体記憶装置（メモ
リ）のスレーブＩＤが設定が完了したか否かが判別され
る（ステップＳ２）。このステップＳ１およびＳ２が、
すべての半導体記憶装置のスレーブＩＤの設定が完了す
るまで実行される。
【００３１】すべての半導体記憶装置のスレーブＩＤの
設定が完了すると、次いでコントローラは、センドバス
１０上にテストコマンドをスレーブＩＤとともに発行す
る（ステップＳ３）。このスレーブＩＤは、０から始ま
る。
設定が完了すると、次いでコントローラは、センドバス
１０上にテストコマンドをスレーブＩＤとともに発行す
る（ステップＳ３）。このスレーブＩＤは、０から始ま
る。
【００３２】メモリシステムにおいては、このセンドバ
ス１０上に送出されるスレーブＩＤと同じスレーブＩＤ
を有する半導体記憶装置（メモリ）が起動され、コマン
ドデコーダ５２が組込テスト回路５８を起動する。組込
テスト回路５８は、このコマンドデコーダ５２からのテ
スト実行指令に従ってメモリ部５６を所定のシーケンス
で動作させてこのメモリ部５６が、正常に動作している
か否かを判別する。この組込テスト回路５８が行なうテ
スト動作としては、メモリ部５６に含まれるメモリセル
がすべて正常にデータを記憶するか否かの判別を行なう
テストモードがある。この場合、組込テスト回路５８
は、書込データを発生して、メモリ部５６へ与えて、こ
のメモリ部５６へ含まれるメモリセルに順次書込データ
を書込み、次いでメモリ部５６からメモリセルに記憶さ
れたデータを読出し、この読出したデータが書込データ
と一致しているか否かを判別する。
ス１０上に送出されるスレーブＩＤと同じスレーブＩＤ
を有する半導体記憶装置（メモリ）が起動され、コマン
ドデコーダ５２が組込テスト回路５８を起動する。組込
テスト回路５８は、このコマンドデコーダ５２からのテ
スト実行指令に従ってメモリ部５６を所定のシーケンス
で動作させてこのメモリ部５６が、正常に動作している
か否かを判別する。この組込テスト回路５８が行なうテ
スト動作としては、メモリ部５６に含まれるメモリセル
がすべて正常にデータを記憶するか否かの判別を行なう
テストモードがある。この場合、組込テスト回路５８
は、書込データを発生して、メモリ部５６へ与えて、こ
のメモリ部５６へ含まれるメモリセルに順次書込データ
を書込み、次いでメモリ部５６からメモリセルに記憶さ
れたデータを読出し、この読出したデータが書込データ
と一致しているか否かを判別する。
【００３３】この組込テスト回路５８は、テスト結果を
出力バッファ６０へ送出し、そこにラッチされる（この
テスト結果のラッチは、組込テスト回路５８に含まれる
レジスタに格納されてもよい）。次いで、メモリ（半導
体記憶装置）ＤＭは、コマンドデコーダ５２の制御の下
に、出力バッファ６０を介して、このテスト結果情報を
シンクリンク２０上に送出する。コントローラは、この
シンクリンク２０を介して与えられるテスト実行結果を
受け、このメモリが正常であるか否かを判別する（ステ
ップＳ４）。次いで、コントローラは、すべてのメモリ
のテストが完了したか否かを判別する（ステップＳ
５）。またすべてのメモリが完了していない場合には、
コントローラは、スレーブＩＤを１増分し、再びテスト
コマンドをセンドリンク１０上に伝達する（ステップＳ
６）。ステップＳ５において、すべてのメモリのテスト
動作およびテスト実行結果の受信が完了すると、メモリ
システムに含まれる半導体記憶装置ＤＭの良／不良が識
別される。なお、テスト結果はスレーブＩＤとともに送
出されてもよい。
出力バッファ６０へ送出し、そこにラッチされる（この
テスト結果のラッチは、組込テスト回路５８に含まれる
レジスタに格納されてもよい）。次いで、メモリ（半導
体記憶装置）ＤＭは、コマンドデコーダ５２の制御の下
に、出力バッファ６０を介して、このテスト結果情報を
シンクリンク２０上に送出する。コントローラは、この
シンクリンク２０を介して与えられるテスト実行結果を
受け、このメモリが正常であるか否かを判別する（ステ
ップＳ４）。次いで、コントローラは、すべてのメモリ
のテストが完了したか否かを判別する（ステップＳ
５）。またすべてのメモリが完了していない場合には、
コントローラは、スレーブＩＤを１増分し、再びテスト
コマンドをセンドリンク１０上に伝達する（ステップＳ
６）。ステップＳ５において、すべてのメモリのテスト
動作およびテスト実行結果の受信が完了すると、メモリ
システムに含まれる半導体記憶装置ＤＭの良／不良が識
別される。なお、テスト結果はスレーブＩＤとともに送
出されてもよい。
【００３４】メモリコントローラ１は、この半導体記憶
装置の良／不良判別結果に基づいて、動作時において
は、この不良の半導体記憶装置へのアクセスは行なわな
い。
装置の良／不良判別結果に基づいて、動作時において
は、この不良の半導体記憶装置へのアクセスは行なわな
い。
【００３５】なお上述の説明においては、ステップＳ３
においてテストコマンドを発行した場合、このテストコ
マンドに従って、半導体記憶装置（メモリ）は、出力バ
ッファ６０を介して所定時間経過後に、そのテスト結果
をシンクリンク２０上に送出するように説明している。
しかしながら、この場合、コントローラからのテスト結
果送出コマンドが新たに発行され、このテスト結果送出
コマンドに従って半導体記憶装置（メモリ）ＤＭがその
組込テスト回路５８のテスト結果情報を出力バッファ６
０を介してシンクリンク２０上に送出するように構成さ
れてもよい（図３において（）で示す）。
においてテストコマンドを発行した場合、このテストコ
マンドに従って、半導体記憶装置（メモリ）は、出力バ
ッファ６０を介して所定時間経過後に、そのテスト結果
をシンクリンク２０上に送出するように説明している。
しかしながら、この場合、コントローラからのテスト結
果送出コマンドが新たに発行され、このテスト結果送出
コマンドに従って半導体記憶装置（メモリ）ＤＭがその
組込テスト回路５８のテスト結果情報を出力バッファ６
０を介してシンクリンク２０上に送出するように構成さ
れてもよい（図３において（）で示す）。
【００３６】図４は、コントローラに含まれるアクセス
制御部の構成を概略的に示す図である。図４において、
コントローラは、メモリ管理テーブル７０と、このメモ
リ管理テーブル７０を参照して、コマンドの発行を行な
うコントロールユニット７５を含む。メモリ管理テーブ
ル７０は、スレーブＩＤ格納エリア７１と、パス／フェ
イルフラグ格納エリア７２を含む。このメモリ管理テー
ブル７０は、スレーブＩＤそれぞれに１つのエントリＥ
Ｎを形成しており、各スレーブエントリＥＮ（ＥＮ１〜
ＥＮＭＸ）は、スレーブＩＤとパス／フェイルフラグＰ
／Ｆを格納する。最大のスレーブＩＤのＭＸは、この最
大のスレーブＩＤのＭＸ発行前に、メモリシステムか
ら、スレーブＩＤ設定完了信号が信号線３０を介して与
えられており、このスレーブＩＤ ＭＸは対応する半導
体記憶装置を持っていない。したがってこの最大のスレ
ーブＩＤ ＭＸのパス／フェイルフラグは、フェイル状
態ＦＡＩＬに設定され、この最大のスレーブＩＤ ＭＸ
の発行は禁止される。同様、このパス／フェイルフラグ
格納エリア７２において、フェイル状態に設定されたエ
ントリに対応するスレーブＩＤの発行は禁止される。し
たがって、コントローラは、不良メモリへのアクセスは
行なうことがなく、常に正常なメモリのみを用いて処理
動作を行なうことができ、不良メモリに起因するシステ
ム誤動作を防止することができる。
制御部の構成を概略的に示す図である。図４において、
コントローラは、メモリ管理テーブル７０と、このメモ
リ管理テーブル７０を参照して、コマンドの発行を行な
うコントロールユニット７５を含む。メモリ管理テーブ
ル７０は、スレーブＩＤ格納エリア７１と、パス／フェ
イルフラグ格納エリア７２を含む。このメモリ管理テー
ブル７０は、スレーブＩＤそれぞれに１つのエントリＥ
Ｎを形成しており、各スレーブエントリＥＮ（ＥＮ１〜
ＥＮＭＸ）は、スレーブＩＤとパス／フェイルフラグＰ
／Ｆを格納する。最大のスレーブＩＤのＭＸは、この最
大のスレーブＩＤのＭＸ発行前に、メモリシステムか
ら、スレーブＩＤ設定完了信号が信号線３０を介して与
えられており、このスレーブＩＤ ＭＸは対応する半導
体記憶装置を持っていない。したがってこの最大のスレ
ーブＩＤ ＭＸのパス／フェイルフラグは、フェイル状
態ＦＡＩＬに設定され、この最大のスレーブＩＤ ＭＸ
の発行は禁止される。同様、このパス／フェイルフラグ
格納エリア７２において、フェイル状態に設定されたエ
ントリに対応するスレーブＩＤの発行は禁止される。し
たがって、コントローラは、不良メモリへのアクセスは
行なうことがなく、常に正常なメモリのみを用いて処理
動作を行なうことができ、不良メモリに起因するシステ
ム誤動作を防止することができる。
【００３７】［変更例］図５は、この発明の実施の形態
１の変更例の動作を示すフロー図である。以下、図５に
示すフロー図を参照して、この発明の実施の形態１の変
更例の動作について説明する。
１の変更例の動作を示すフロー図である。以下、図５に
示すフロー図を参照して、この発明の実施の形態１の変
更例の動作について説明する。
【００３８】メモリコントローラは、メモリシステムに
おける半導体記憶装置（メモリ）に対するスレーブＩＤ
の設定シーケンスが完了すると（図３のステップＳ１お
よびＳ２）、ブロードキャストモードでテスト実行コマ
ンドをセンドリンク１０上に送出する（ステップＳ１
０）。ブロードキャストモードにおいては、メモリシス
テムに含まれるすべてのメモリ（半導体記憶装置）が与
えられたコマンドを実行する。したがって、半導体記憶
装置ＤＭにおいて、コマンドデコーダ５２の制御の下
に、組込テスト回路５８が動作し、メモリ部５６に対す
る所定のテスト動作を実行する。このテスト結果は、組
込テスト回路５８を介して出力バッファ６０に伝達され
てそこでラッチされる。したがって、このステップＳ１
０におけるテスト実行コマンドにより、メモリシステム
におけるすべてのメモリ（半導体記憶装置）が同時に組
込テスト回路によりテストを実行し、そのテスト結果を
出力バッファ（または自身の内部レジスタ）において保
持している。
おける半導体記憶装置（メモリ）に対するスレーブＩＤ
の設定シーケンスが完了すると（図３のステップＳ１お
よびＳ２）、ブロードキャストモードでテスト実行コマ
ンドをセンドリンク１０上に送出する（ステップＳ１
０）。ブロードキャストモードにおいては、メモリシス
テムに含まれるすべてのメモリ（半導体記憶装置）が与
えられたコマンドを実行する。したがって、半導体記憶
装置ＤＭにおいて、コマンドデコーダ５２の制御の下
に、組込テスト回路５８が動作し、メモリ部５６に対す
る所定のテスト動作を実行する。このテスト結果は、組
込テスト回路５８を介して出力バッファ６０に伝達され
てそこでラッチされる。したがって、このステップＳ１
０におけるテスト実行コマンドにより、メモリシステム
におけるすべてのメモリ（半導体記憶装置）が同時に組
込テスト回路によりテストを実行し、そのテスト結果を
出力バッファ（または自身の内部レジスタ）において保
持している。
【００３９】次いで、所定時間が経過すると、コントロ
ーラ１は、テスト結果送信コマンドをスレーブＩＤ（識
別子）とともにセンドリンク１０上に送出する（ステッ
プＳ１２）。メモリシステムにおいては、このスレーブ
ＩＤにより指定されたメモリ（半導体記憶装置）ＤＭが
テスト結果送信コマンドをデコードし、その出力バッフ
ァまたは組込テスト回路にラッチされているテスト結果
情報を自身のスレーブＩＤとともにシンクリンク２０上
に送出する。コントローラは、この送出されたテスト結
果情報に基づいて図４に示すメモリ管理テーブルを作成
する。次いで、コントローラは、この返送されたスレー
ブＩＤまたは発行コマンドに含まれるスレーブＩＤに従
って、メモリシステムに含まれるすべてのメモリからの
テスト結果が送出されたか否かを判定する（ステップＳ
１４）。テスト結果を送信していないメモリ（半導体記
憶装置）が存在する場合には、コントローラは、スレー
ブＩＤを１増分し、再びテスト結果送信コマンドととも
にセンドリンク１０上に送出する（ステップＳ１６）。
ステップＳ１４において、すべてのメモリ（半導体記憶
装置）ＤＭのテスト結果送信動作が完了すると、メモリ
（半導体記憶装置）ＤＭの良／不良認識シーケンスが終
了する。スレーブＩＤは特に返送されなくてもよい。
ーラ１は、テスト結果送信コマンドをスレーブＩＤ（識
別子）とともにセンドリンク１０上に送出する（ステッ
プＳ１２）。メモリシステムにおいては、このスレーブ
ＩＤにより指定されたメモリ（半導体記憶装置）ＤＭが
テスト結果送信コマンドをデコードし、その出力バッフ
ァまたは組込テスト回路にラッチされているテスト結果
情報を自身のスレーブＩＤとともにシンクリンク２０上
に送出する。コントローラは、この送出されたテスト結
果情報に基づいて図４に示すメモリ管理テーブルを作成
する。次いで、コントローラは、この返送されたスレー
ブＩＤまたは発行コマンドに含まれるスレーブＩＤに従
って、メモリシステムに含まれるすべてのメモリからの
テスト結果が送出されたか否かを判定する（ステップＳ
１４）。テスト結果を送信していないメモリ（半導体記
憶装置）が存在する場合には、コントローラは、スレー
ブＩＤを１増分し、再びテスト結果送信コマンドととも
にセンドリンク１０上に送出する（ステップＳ１６）。
ステップＳ１４において、すべてのメモリ（半導体記憶
装置）ＤＭのテスト結果送信動作が完了すると、メモリ
（半導体記憶装置）ＤＭの良／不良認識シーケンスが終
了する。スレーブＩＤは特に返送されなくてもよい。
【００４０】この図５に示す動作シーケンスの場合、メ
モリシステムに含まれるメモリは、すべて同時にその組
込テスト回路によりメモリ部（内部回路）に対するテス
ト動作を実行する。したがって、メモリシステムにおけ
るメモリのテストをコントローラからのテスト実行コマ
ンドに従って逐次行なう場合に比べて、テストに要する
時間を短縮することができ、メモリの良／不良判別に要
する時間を短縮することができる。
モリシステムに含まれるメモリは、すべて同時にその組
込テスト回路によりメモリ部（内部回路）に対するテス
ト動作を実行する。したがって、メモリシステムにおけ
るメモリのテストをコントローラからのテスト実行コマ
ンドに従って逐次行なう場合に比べて、テストに要する
時間を短縮することができ、メモリの良／不良判別に要
する時間を短縮することができる。
【００４１】以上のように、この発明の実施の形態１に
従えば、初期設定シーケンスにおいて、メモリ内の組込
テスト回路に従って各メモリの内部回路（メモリ部）の
良／不良を判定し、該判定結果をコントローラへ送出す
るように構成しているため、通常使用時において、不良
メモリが使用されることはなく、不良メモリによるシス
テム誤動作を防止することができ、信頼性の高いメモリ
システムを構築することができる。
従えば、初期設定シーケンスにおいて、メモリ内の組込
テスト回路に従って各メモリの内部回路（メモリ部）の
良／不良を判定し、該判定結果をコントローラへ送出す
るように構成しているため、通常使用時において、不良
メモリが使用されることはなく、不良メモリによるシス
テム誤動作を防止することができ、信頼性の高いメモリ
システムを構築することができる。
【００４２】［実施の形態２］図６は、この発明の実施
の形態２に従う半導体記憶装置の要部の構成を示す図で
ある。図６において、半導体記憶装置は、セレクト入力
ＳＩＮに与えられた信号を増幅する（バッファ処理す
る）バッファ７５と、クロック信号（システムクロッ
ク）ＣＬＫに同期して動作し、バッファ７５から与えら
れた信号を所定時間遅延する遅延回路７６と、バッファ
７５の出力信号と遅延回路７６の出力信号の一方を組込
テスト回路５８のテスト結果指示信号ＢＩＴに従って選
択する選択回路７７と、選択回路７７の出力信号をバッ
ファ処理して（増幅して）セレクト出力ノードＳＯＵＴ
へ伝達するバッファ７８を含む。
の形態２に従う半導体記憶装置の要部の構成を示す図で
ある。図６において、半導体記憶装置は、セレクト入力
ＳＩＮに与えられた信号を増幅する（バッファ処理す
る）バッファ７５と、クロック信号（システムクロッ
ク）ＣＬＫに同期して動作し、バッファ７５から与えら
れた信号を所定時間遅延する遅延回路７６と、バッファ
７５の出力信号と遅延回路７６の出力信号の一方を組込
テスト回路５８のテスト結果指示信号ＢＩＴに従って選
択する選択回路７７と、選択回路７７の出力信号をバッ
ファ処理して（増幅して）セレクト出力ノードＳＯＵＴ
へ伝達するバッファ７８を含む。
【００４３】識別子レジスタ５４は、このバッファ７５
の出力信号がＨレベルであり、かつバッファ７８の出力
信号がＬレベルのときにイネーブル状態とされ、コマン
ドデコーダ５２の制御の下に、センドバスを介して与え
られたスレーブＩＤを格納する。組込テスト回路５８
は、コマンドデコーダ５２の制御の下に、メモリ部５６
に対し所定のテストを行ない、該テスト結果を図示しな
いラッチ（またはレジスタ）に格納し、テスト結果情報
指示信号ＢＩＴを出力する。
の出力信号がＨレベルであり、かつバッファ７８の出力
信号がＬレベルのときにイネーブル状態とされ、コマン
ドデコーダ５２の制御の下に、センドバスを介して与え
られたスレーブＩＤを格納する。組込テスト回路５８
は、コマンドデコーダ５２の制御の下に、メモリ部５６
に対し所定のテストを行ない、該テスト結果を図示しな
いラッチ（またはレジスタ）に格納し、テスト結果情報
指示信号ＢＩＴを出力する。
【００４４】選択回路７７は、この組込テスト回路５８
からのテスト結果指示信号ＢＩＴが不良を示すときに
は、この入力ノードａに与えられるバッファ７５の出力
信号を選択し、テスト結果指示信号ＢＩＴが正常を示す
ときには、選択回路７７は、その入力ノードｂに与えら
れた遅延回路７６の出力信号を選択する。次にこの図６
に示す半導体記憶装置の動作を図７に示すフロー図を参
照して説明する。
からのテスト結果指示信号ＢＩＴが不良を示すときに
は、この入力ノードａに与えられるバッファ７５の出力
信号を選択し、テスト結果指示信号ＢＩＴが正常を示す
ときには、選択回路７７は、その入力ノードｂに与えら
れた遅延回路７６の出力信号を選択する。次にこの図６
に示す半導体記憶装置の動作を図７に示すフロー図を参
照して説明する。
【００４５】まず、コントローラからのスレーブＩＤ初
期化コマンド（ｒｓｔＨＲＤ）に従って、識別子レジス
タ５４に格納されるスレーブＩＤが初期値（６２）に設
定される（ステップＳ２０）。
期化コマンド（ｒｓｔＨＲＤ）に従って、識別子レジス
タ５４に格納されるスレーブＩＤが初期値（６２）に設
定される（ステップＳ２０）。
【００４６】このスレーブＩＤの初期値（６２）への設
定の後、コントローラは、テスト実行コマンドを発行す
る（ステップＳ２２）。このテスト実行コマンドの発行
は、スレーブＩＤを初期値（６２）として発行されても
よく、またブロードキャストモードで発行されてもよ
い。このテスト実行コマンドに従って、コマンドデコー
ダ５２の制御の下に、組込テスト回路５８がメモリ部５
６に対するテスト動作を行なう。このテスト結果に従っ
て、組込テスト回路５８は、テスト結果指示信号ＢＩＴ
を良／不良のいずれかの状態に設定する。メモリ部５６
が正常の場合、選択回路７７は、遅延回路７６の出力信
号を選択し、一方メモリ部５６が不良の場合には、選択
回路７７は、このテスト結果指示信号ＢＩＴに従ってバ
ッファ７５の出力信号を選択する。
定の後、コントローラは、テスト実行コマンドを発行す
る（ステップＳ２２）。このテスト実行コマンドの発行
は、スレーブＩＤを初期値（６２）として発行されても
よく、またブロードキャストモードで発行されてもよ
い。このテスト実行コマンドに従って、コマンドデコー
ダ５２の制御の下に、組込テスト回路５８がメモリ部５
６に対するテスト動作を行なう。このテスト結果に従っ
て、組込テスト回路５８は、テスト結果指示信号ＢＩＴ
を良／不良のいずれかの状態に設定する。メモリ部５６
が正常の場合、選択回路７７は、遅延回路７６の出力信
号を選択し、一方メモリ部５６が不良の場合には、選択
回路７７は、このテスト結果指示信号ＢＩＴに従ってバ
ッファ７５の出力信号を選択する。
【００４７】次いで、コントローラから、各メモリのス
レーブＩＤの設定コマンド（ｃｆｇＨＲＤ）が発行され
る。識別子レジスタ５４は、バッファ７５の出力信号が
Ｈレベルであり、かつバッファ７８の出力信号がＬレベ
ルのときにスレーブＩＤを格納することができる。した
がって、このメモリ部５６が不良であり、組込テスト回
路５８からのテスト結果指示信号ＢＩＴに従って、選択
回路７７がバッファ７５の出力信号を選択している場
合、セレクト入力ノードＳＩＮがＨレベルとされると、
応じてセレクト出力ノードＳＯＵＴもＨレベルとされ
る。したがって、この場合においては、識別子レジスタ
５４へのスレーブＩＤの書込は禁止され、次段のメモリ
（半導体記憶装置）に対するスレーブＩＤの書込が行な
われる。すなわち、不良メモリ（半導体記憶装置）に対
しては、識別子が割当てられず、コントローラは、この
不良メモリを無視することになり、不良メモリのアクセ
スは防止される。
レーブＩＤの設定コマンド（ｃｆｇＨＲＤ）が発行され
る。識別子レジスタ５４は、バッファ７５の出力信号が
Ｈレベルであり、かつバッファ７８の出力信号がＬレベ
ルのときにスレーブＩＤを格納することができる。した
がって、このメモリ部５６が不良であり、組込テスト回
路５８からのテスト結果指示信号ＢＩＴに従って、選択
回路７７がバッファ７５の出力信号を選択している場
合、セレクト入力ノードＳＩＮがＨレベルとされると、
応じてセレクト出力ノードＳＯＵＴもＨレベルとされ
る。したがって、この場合においては、識別子レジスタ
５４へのスレーブＩＤの書込は禁止され、次段のメモリ
（半導体記憶装置）に対するスレーブＩＤの書込が行な
われる。すなわち、不良メモリ（半導体記憶装置）に対
しては、識別子が割当てられず、コントローラは、この
不良メモリを無視することになり、不良メモリのアクセ
スは防止される。
【００４８】このスレーブＩＤの設定は、すべてのメモ
リに対して行なわれたか否かの判定が行なわれる（ステ
ップＳ２６）。この判定動作は、先の実施の形態１と同
様、制御信号線３０から完了信号がＨレベルとされて返
送されたか否かにより判定される（ステップＳ２６）。
スレーブＩＤの設定が行なわれていないメモリが存在す
る場合、次いでスレーブＩＤが１増分されて、再びスレ
ーブＩＤの設定コマンドが発行される（ステップＳ２
８）。すべてのメモリのスレーブＩＤの設定が完了する
と、不良メモリの識別を含む初期化シーケンスが完了す
る。
リに対して行なわれたか否かの判定が行なわれる（ステ
ップＳ２６）。この判定動作は、先の実施の形態１と同
様、制御信号線３０から完了信号がＨレベルとされて返
送されたか否かにより判定される（ステップＳ２６）。
スレーブＩＤの設定が行なわれていないメモリが存在す
る場合、次いでスレーブＩＤが１増分されて、再びスレ
ーブＩＤの設定コマンドが発行される（ステップＳ２
８）。すべてのメモリのスレーブＩＤの設定が完了する
と、不良メモリの識別を含む初期化シーケンスが完了す
る。
【００４９】上述のように、組込テスト回路５８の出力
信号に従って、バッファ７５および遅延回路７６の一方
の出力信号を選択する構成とすることにより、不良メモ
リへのスレーブＩＤの割当を禁止することができ、コン
トローラがメモリシステムにおいては、この不良メモリ
は存在しないとして動作するため、不良メモリによるシ
ステム誤動作を防止することができる（不良メモリがア
クセスされることがないため）。
信号に従って、バッファ７５および遅延回路７６の一方
の出力信号を選択する構成とすることにより、不良メモ
リへのスレーブＩＤの割当を禁止することができ、コン
トローラがメモリシステムにおいては、この不良メモリ
は存在しないとして動作するため、不良メモリによるシ
ステム誤動作を防止することができる（不良メモリがア
クセスされることがないため）。
【００５０】なお遅延回路７６の有する遅延時間は、識
別子設定コマンド（ｃｆｇＨＲＤ）が発行され、識別子
レジスタ５４にスレーブＩＤが格納されるまでに必要と
される時間である。この遅延回路７６を用いる構成に代
えて、識別子レジスタ５４にフラグ格納部を設け、この
フラグをスレーブＩＤ格納後Ｈレベルに設定する（コマ
ンドデコーダ５２の制御の下に）構成が用いられてもよ
い。
別子設定コマンド（ｃｆｇＨＲＤ）が発行され、識別子
レジスタ５４にスレーブＩＤが格納されるまでに必要と
される時間である。この遅延回路７６を用いる構成に代
えて、識別子レジスタ５４にフラグ格納部を設け、この
フラグをスレーブＩＤ格納後Ｈレベルに設定する（コマ
ンドデコーダ５２の制御の下に）構成が用いられてもよ
い。
【００５１】また、図７に示すフロー図において、テス
ト実行コマンドが発行された後に、従来と同様のメモリ
のスレーブＩＤの設定シーケンスが発行されてもよい。
すなわち、ステップＳ２０とステップＳ２２とが入替え
られてもよい。
ト実行コマンドが発行された後に、従来と同様のメモリ
のスレーブＩＤの設定シーケンスが発行されてもよい。
すなわち、ステップＳ２０とステップＳ２２とが入替え
られてもよい。
【００５２】また、テスト実行コマンドが発行されず、
システム立上げ時において各メモリにおいて、組込テス
ト回路５８がその初期化シーケンスとしてテスト動作を
行なうように構成されてもよい。
システム立上げ時において各メモリにおいて、組込テス
ト回路５８がその初期化シーケンスとしてテスト動作を
行なうように構成されてもよい。
【００５３】この実施の形態２においては、コントロー
ラは、図４に示すようなメモリ管理テーブル７０におい
て、良／不良タグ（パス／フェイルフラグ）Ｐ／Ｆを格
納するエリアを設ける必要はない。
ラは、図４に示すようなメモリ管理テーブル７０におい
て、良／不良タグ（パス／フェイルフラグ）Ｐ／Ｆを格
納するエリアを設ける必要はない。
【００５４】以上のように、この発明の実施の形態２に
従えば、各メモリに設けられた組込テスト回路による内
部回路（メモリ部）の良／不良の判別結果に従って、セ
レクト入力ノードへ与えられた信号を直接セレクト出力
ノードへ伝達する（セレクト入力ノードとセレクト出力
ノードを電気的に直接結合する）ようにしているため、
不良メモリに対するスレーブＩＤの設定（割当）が禁止
され、不良メモリがアクセスされるのを防止することが
でき、不良メモリ動作によるシステム誤動作を防止する
ことができ、信頼性の高いメモリシステムを構築するこ
とができる。
従えば、各メモリに設けられた組込テスト回路による内
部回路（メモリ部）の良／不良の判別結果に従って、セ
レクト入力ノードへ与えられた信号を直接セレクト出力
ノードへ伝達する（セレクト入力ノードとセレクト出力
ノードを電気的に直接結合する）ようにしているため、
不良メモリに対するスレーブＩＤの設定（割当）が禁止
され、不良メモリがアクセスされるのを防止することが
でき、不良メモリ動作によるシステム誤動作を防止する
ことができ、信頼性の高いメモリシステムを構築するこ
とができる。
【００５５】［実施の形態３］図８は、この発明の実施
の形態３に従うメモリ（半導体記憶装置）の要部の構成
を概略的に示す図である。図８に示す構成においては、
セレクト出力ノードＳＯＵＴを駆動するバッファ７８の
前段に、組込テスト回路５８からのテスト結果指示信号
ＢＩＴに従って遅延回路７６の出力信号と接地電位の一
方を選択する選択回路８０が設けられる。他の構成は、
図６に示す構成と同じであり、対応する部分には同一の
参照番号を付し、その詳細説明は省略する。
の形態３に従うメモリ（半導体記憶装置）の要部の構成
を概略的に示す図である。図８に示す構成においては、
セレクト出力ノードＳＯＵＴを駆動するバッファ７８の
前段に、組込テスト回路５８からのテスト結果指示信号
ＢＩＴに従って遅延回路７６の出力信号と接地電位の一
方を選択する選択回路８０が設けられる。他の構成は、
図６に示す構成と同じであり、対応する部分には同一の
参照番号を付し、その詳細説明は省略する。
【００５６】選択回路８０は、テスト結果指示信号ＢＩ
Ｔがメモリ部５６における不良を示すときには、ノード
ａに与えられた接地電位を選択し、一方、テスト結果指
示信号ＢＩＴがメモリ部５６の正常を示すときには、選
択回路８０は入力ノードｂに与えられた遅延回路７６の
出力信号を選択する。この図８に示す構成において、メ
モリ部５６に不良が存在した場合、選択回路８０はＬレ
ベル（接地電位レベル）を出力し、したがってセレクト
出力ノードＳＯＵＴは常時非活性状態のＬレベルに固定
される。したがってこの半導体記憶装置の識別子レジス
タ５４へのスレーブＩＤの格納は行なわれるものの、メ
モリシステムにおける次段のメモリのセレクト入力ＳＩ
ＮはＬレベルの非活性状態に固定されるため、次段以降
のメモリに対するスレーブＩＤの設定は禁止される。次
にこの図８に示すメモリを有するメモリシステムの動作
を図９に示すフローを参照して説明する。
Ｔがメモリ部５６における不良を示すときには、ノード
ａに与えられた接地電位を選択し、一方、テスト結果指
示信号ＢＩＴがメモリ部５６の正常を示すときには、選
択回路８０は入力ノードｂに与えられた遅延回路７６の
出力信号を選択する。この図８に示す構成において、メ
モリ部５６に不良が存在した場合、選択回路８０はＬレ
ベル（接地電位レベル）を出力し、したがってセレクト
出力ノードＳＯＵＴは常時非活性状態のＬレベルに固定
される。したがってこの半導体記憶装置の識別子レジス
タ５４へのスレーブＩＤの格納は行なわれるものの、メ
モリシステムにおける次段のメモリのセレクト入力ＳＩ
ＮはＬレベルの非活性状態に固定されるため、次段以降
のメモリに対するスレーブＩＤの設定は禁止される。次
にこの図８に示すメモリを有するメモリシステムの動作
を図９に示すフローを参照して説明する。
【００５７】まずコントローラは、センドリンクを介し
て初期化コマンドｒｓｔＨＲＤをブロードキャストモー
ドで送信し、メモリシステムに含まれる全メモリ（半導
体記憶装置）のスレーブＩＤを初期値（６２）に設定す
る（ステップＳ３０）。
て初期化コマンドｒｓｔＨＲＤをブロードキャストモー
ドで送信し、メモリシステムに含まれる全メモリ（半導
体記憶装置）のスレーブＩＤを初期値（６２）に設定す
る（ステップＳ３０）。
【００５８】次いで、コントローラは、ブロードキャス
トモードでテスト実行コマンドをセンドリンク上に発行
する（ステップＳ３１）。このテスト実行コマンドに従
って、コマンドデコーダ５２からのテスト動作活性化信
号に従って組込テスト回路５８が活性化され、メモリ部
５６に対し所定のテスト動作を行ない、該テスト結果に
従って、テスト結果指示信号ＢＩＴを対応する状態に設
定する。メモリ部５６が正常な場合には、選択回路８０
は、遅延回路７６の出力信号を選択し、一方メモリ部５
６が不良の場合には、選択回路８０は、接地電位レベル
のＬレベルの信号を選択する。
トモードでテスト実行コマンドをセンドリンク上に発行
する（ステップＳ３１）。このテスト実行コマンドに従
って、コマンドデコーダ５２からのテスト動作活性化信
号に従って組込テスト回路５８が活性化され、メモリ部
５６に対し所定のテスト動作を行ない、該テスト結果に
従って、テスト結果指示信号ＢＩＴを対応する状態に設
定する。メモリ部５６が正常な場合には、選択回路８０
は、遅延回路７６の出力信号を選択し、一方メモリ部５
６が不良の場合には、選択回路８０は、接地電位レベル
のＬレベルの信号を選択する。
【００５９】所定時間（テスト動作に必要な時間）が経
過すると、コントローラはこのメモリシステムに含まれ
るメモリに対するスレーブＩＤの設定コマンド（ｃｆｇ
ＨＲＤ）を発行する（ステップＳ３２）。この設定コマ
ンド発行時において、コントローラは、先に図１０を参
照して説明したように、隣接メモリのセレクト入力ＳＩ
ＮにＨレベルの信号を出力する。これにより、スレーブ
ＩＤ（識別子）で指定されたメモリに対するスレーブＩ
Ｄの識別子レジスタ５４への格納が行なわれる。
過すると、コントローラはこのメモリシステムに含まれ
るメモリに対するスレーブＩＤの設定コマンド（ｃｆｇ
ＨＲＤ）を発行する（ステップＳ３２）。この設定コマ
ンド発行時において、コントローラは、先に図１０を参
照して説明したように、隣接メモリのセレクト入力ＳＩ
ＮにＨレベルの信号を出力する。これにより、スレーブ
ＩＤ（識別子）で指定されたメモリに対するスレーブＩ
Ｄの識別子レジスタ５４への格納が行なわれる。
【００６０】コントローラは、メモリシステムから返送
されるスレーブＩＤ設定完了信号（メモリシステムの最
終段のセレクト出力ノードＳＯＵＴから信号線３０上に
伝達される信号）がＨレベルとされたか否かを見ること
により、メモリシステムに含まれるすべてのメモリに対
するスレーブＩＤの設定が完了したか否かを判定する
（ステップＳ３３）。図１０に示す信号線３０を介して
与えられる信号がＨレベルのときには、コントローラ
は、メモリシステムに含まれるメモリのすべてのスレー
ブＩＤの設定が完了したと判定し、初期化シーケンスを
終了する。
されるスレーブＩＤ設定完了信号（メモリシステムの最
終段のセレクト出力ノードＳＯＵＴから信号線３０上に
伝達される信号）がＨレベルとされたか否かを見ること
により、メモリシステムに含まれるすべてのメモリに対
するスレーブＩＤの設定が完了したか否かを判定する
（ステップＳ３３）。図１０に示す信号線３０を介して
与えられる信号がＨレベルのときには、コントローラ
は、メモリシステムに含まれるメモリのすべてのスレー
ブＩＤの設定が完了したと判定し、初期化シーケンスを
終了する。
【００６１】一方、この信号線３０を介して与えられる
信号がＬレベルのときには、コントローラはまだすべて
のメモリに対するスレーブＩＤの設定は完了していない
と判定する。次いでコントローラは、現在発行中のスレ
ーブＩＤは最大値（６２）であるか否かの判定を行な
う。スレーブＩＤが最大値（６２）でありかつ図１０に
示す信号線３０から与えられる信号がＬレベルに固定さ
れている場合、メモリシステムにおいて、少なくとも１
つの不良メモリが存在していることを示している。すな
わち、不良メモリの次段の（１つ大きなスレーブＩＤを
有するメモリ）のセレクト入力ノードＳＩＮはＬレベル
に固定されており、したがってそのセレクト出力ノード
ＳＯＵＴもＬレベルに固定されている。または不良メモ
リのセレクト出力ノードはＬレベルに固定されている。
この場合には、コントローラは、不良指示を発生し、使
用者にメモリシステムにおける不良メモリが存在するこ
とを知らせる（ステップＳ３５）。
信号がＬレベルのときには、コントローラはまだすべて
のメモリに対するスレーブＩＤの設定は完了していない
と判定する。次いでコントローラは、現在発行中のスレ
ーブＩＤは最大値（６２）であるか否かの判定を行な
う。スレーブＩＤが最大値（６２）でありかつ図１０に
示す信号線３０から与えられる信号がＬレベルに固定さ
れている場合、メモリシステムにおいて、少なくとも１
つの不良メモリが存在していることを示している。すな
わち、不良メモリの次段の（１つ大きなスレーブＩＤを
有するメモリ）のセレクト入力ノードＳＩＮはＬレベル
に固定されており、したがってそのセレクト出力ノード
ＳＯＵＴもＬレベルに固定されている。または不良メモ
リのセレクト出力ノードはＬレベルに固定されている。
この場合には、コントローラは、不良指示を発生し、使
用者にメモリシステムにおける不良メモリが存在するこ
とを知らせる（ステップＳ３５）。
【００６２】一方、スレーブＩＤが最大値でない場合に
は、コントローラはスレーブＩＤを１増分し、再びステ
ップＳ３２へ戻り、スレーブＩＤ設定コマンドｃｆｇＨ
ＲＤを発行する。
は、コントローラはスレーブＩＤを１増分し、再びステ
ップＳ３２へ戻り、スレーブＩＤ設定コマンドｃｆｇＨ
ＲＤを発行する。
【００６３】この実施の形態３においては、不良指示が
与えられたとき、使用者は、このメモリシステムの全体
を交換してもよく、またコントローラに指令を与えて、
実施の形態１のように、組込テスト回路５８のテスト結
果指示信号ＢＩＴをシンクリンクへ送出し、不良メモリ
を同定することが行なわれてもよい。不良メモリにおい
て、スレーブＩＤが識別子レジスタ５４に格納されてい
るため、この不良メモリは識別することができる。な
お、この図９に示すフロー図においても、ステップＳ３
０とステップＳ３１とを交換し、システム起動時にテス
ト実行コマンドが発行された後にすべてのメモリのスレ
ーブＩＤを初期値を設定するシーケンスが行なわれても
よい。
与えられたとき、使用者は、このメモリシステムの全体
を交換してもよく、またコントローラに指令を与えて、
実施の形態１のように、組込テスト回路５８のテスト結
果指示信号ＢＩＴをシンクリンクへ送出し、不良メモリ
を同定することが行なわれてもよい。不良メモリにおい
て、スレーブＩＤが識別子レジスタ５４に格納されてい
るため、この不良メモリは識別することができる。な
お、この図９に示すフロー図においても、ステップＳ３
０とステップＳ３１とを交換し、システム起動時にテス
ト実行コマンドが発行された後にすべてのメモリのスレ
ーブＩＤを初期値を設定するシーケンスが行なわれても
よい。
【００６４】［他の適用例］上述の説明においては、メ
モリとしては、ＤＲＡＭを述べているが、このメモリと
しては、他の不揮発性メモリ（フラッシュメモリ）など
のメモリであってもよい。
モリとしては、ＤＲＡＭを述べているが、このメモリと
しては、他の不揮発性メモリ（フラッシュメモリ）など
のメモリであってもよい。
【００６５】また、メモリシステムのバス構造は、セン
ドリンクおよびシンクリンクを有するバス構造でなくて
もよく、コントローラに対しバスを介して複数のメモリ
が並列に接続され、これら複数のメモリが識別子により
識別されるメモリシステムであれば本発明は適用可能で
ある。
ドリンクおよびシンクリンクを有するバス構造でなくて
もよく、コントローラに対しバスを介して複数のメモリ
が並列に接続され、これら複数のメモリが識別子により
識別されるメモリシステムであれば本発明は適用可能で
ある。
【００６６】また書込テスト回路の内部構成は詳細には
説明していないが、標準のＤＲＡＭに搭載されている組
込テスト回路（ＢＩＳＴ：ビルトイン・セルフテスト回
路）であれば利用可能である。
説明していないが、標準のＤＲＡＭに搭載されている組
込テスト回路（ＢＩＳＴ：ビルトイン・セルフテスト回
路）であれば利用可能である。
【００６７】またコントローラは、その初期化シーケン
スとして、図示しない内蔵のカウンタを順次インクリメ
ントすることによりスレーブＩＤの値を送出する構成が
用いられればよく、その内部構成は任意である。
スとして、図示しない内蔵のカウンタを順次インクリメ
ントすることによりスレーブＩＤの値を送出する構成が
用いられればよく、その内部構成は任意である。
【００６８】またコントローラは、メモリそれぞれにお
いてスレーブＩＤが格納されて、そのメモリのセレクト
出力ノードＳＯＵＴがＨレベルとされるのに要する期間
（レイテンシー）が経過後に、次のスレーブＩＤ設定コ
マンドを発行することができればよく、これは内蔵のタ
イマでクロック信号をカウントすることによりこの送出
タイミングは調整することができる。
いてスレーブＩＤが格納されて、そのメモリのセレクト
出力ノードＳＯＵＴがＨレベルとされるのに要する期間
（レイテンシー）が経過後に、次のスレーブＩＤ設定コ
マンドを発行することができればよく、これは内蔵のタ
イマでクロック信号をカウントすることによりこの送出
タイミングは調整することができる。
【００６９】また、このコントローラは、プロセサその
ものであってもよい。またコントローラがシステムバス
を介してプロセサに接続されてもよい。
ものであってもよい。またコントローラがシステムバス
を介してプロセサに接続されてもよい。
【００７０】
【発明の効果】以上のように、この発明に従えば、メモ
リシステムに含まれる各メモリに組込テスト回路を設
け、メモリシステムの初期化時に、この組込テスト回路
のテスト結果をコントローラ／プロセサへ通知するよう
に構成しているため、システム動作時において不良メモ
リを使用することがなく、不良メモリに起因するシステ
ム誤動作を防止することができ、信頼性の高いメモリシ
ステムを構築することができる。
リシステムに含まれる各メモリに組込テスト回路を設
け、メモリシステムの初期化時に、この組込テスト回路
のテスト結果をコントローラ／プロセサへ通知するよう
に構成しているため、システム動作時において不良メモ
リを使用することがなく、不良メモリに起因するシステ
ム誤動作を防止することができ、信頼性の高いメモリシ
ステムを構築することができる。
【００７１】すなわち、請求項１に係る発明に従えば、
半導体記憶装置の各々は、メモリコントローラからのバ
スを介して与えられるテスト実行コマンドに従って該半
導体記憶装置の内部回路のテストを行なうためのテスト
回路手段と、このテストコントローラからのバスを介し
て与えられるテスト結果送信指令に従ってこのテスト回
路手段からのテスト結果指示信号をメモリコントローラ
へ転送するように構成したため、メモリコントローラに
おいて、不良メモリを識別することができ、不良メモリ
を不使用状態とすることができ、不良メモリによるシス
テム誤動作を防止することができる。
半導体記憶装置の各々は、メモリコントローラからのバ
スを介して与えられるテスト実行コマンドに従って該半
導体記憶装置の内部回路のテストを行なうためのテスト
回路手段と、このテストコントローラからのバスを介し
て与えられるテスト結果送信指令に従ってこのテスト回
路手段からのテスト結果指示信号をメモリコントローラ
へ転送するように構成したため、メモリコントローラに
おいて、不良メモリを識別することができ、不良メモリ
を不使用状態とすることができ、不良メモリによるシス
テム誤動作を防止することができる。
【００７２】請求項２に係る発明に従えば、このメモリ
システムはコマンドが伝達される第１のリンクとその第
１のリンクと異なる第２のリンクへテスト結果情報を転
送しており、二重バス構造のメモリシステムにおいて、
正確に不良メモリシステムを識別することができる。
システムはコマンドが伝達される第１のリンクとその第
１のリンクと異なる第２のリンクへテスト結果情報を転
送しており、二重バス構造のメモリシステムにおいて、
正確に不良メモリシステムを識別することができる。
【００７３】請求項３に係る発明に従えば、メモリコン
トローラから与えられた識別子が識別子格納手段に格納
された識別子と一致したときにのみ与えられたテスト結
果転送動作を実行しており、正確に、メモリコントロー
ラは不良メモリを識別することができる。
トローラから与えられた識別子が識別子格納手段に格納
された識別子と一致したときにのみ与えられたテスト結
果転送動作を実行しており、正確に、メモリコントロー
ラは不良メモリを識別することができる。
【００７４】請求項４に係る発明に従えば、テスト実行
コマンドは、メモリシステムに含まれる複数の半導体記
憶装置において共通に同時に実行されており、テスト実
行に要する時間を短縮することができ、不良メモリ検出
に要する時間を短縮することができる。
コマンドは、メモリシステムに含まれる複数の半導体記
憶装置において共通に同時に実行されており、テスト実
行に要する時間を短縮することができ、不良メモリ検出
に要する時間を短縮することができる。
【００７５】請求項５に係る発明に従えば、半導体記憶
装置にテスト回路を内蔵し、このテスト回路のテスト結
果に従って、識別子入力イネーブルノードおよび識別子
出力イネーブルノードの接続状況を変更しているため、
不良メモリセルへの識別子の割当を禁止することがで
き、メモリシステムで不良メモリが使用されるのを抑制
することができる。
装置にテスト回路を内蔵し、このテスト回路のテスト結
果に従って、識別子入力イネーブルノードおよび識別子
出力イネーブルノードの接続状況を変更しているため、
不良メモリセルへの識別子の割当を禁止することがで
き、メモリシステムで不良メモリが使用されるのを抑制
することができる。
【００７６】請求項６に係る発明に従えば、メモリシス
テムの半導体記憶装置に組込テスト回路を設け、この組
込テスト回路の出力信号に従って、識別子入力イネーブ
ルノードおよび識別子出力イネーブルノードの接続経路
を変更し、不良の場合には、識別子出力イネーブルノー
ドを常時非活性状態とするため、この不良メモリ以降の
メモリ（半導体記憶装置）への識別子の割当を禁止する
ことができ、応じてメモリコントローラは、不良メモリ
の存在を容易に識別することができる。
テムの半導体記憶装置に組込テスト回路を設け、この組
込テスト回路の出力信号に従って、識別子入力イネーブ
ルノードおよび識別子出力イネーブルノードの接続経路
を変更し、不良の場合には、識別子出力イネーブルノー
ドを常時非活性状態とするため、この不良メモリ以降の
メモリ（半導体記憶装置）への識別子の割当を禁止する
ことができ、応じてメモリコントローラは、不良メモリ
の存在を容易に識別することができる。
【００７７】請求項７に係る発明に従えば、複数の半導
体記憶装置の識別子入力イネーブルノードおよび識別子
出力イネーブルノードはメモリコントローラを始点およ
び終点としてループ状に相互接続されているため、確実
にこれらの半導体記憶装置の良／不良に応じて不良メモ
リセルの識別子の割当禁止および以降のメモリへの識別
子の割当の禁止を行なうことができる。
体記憶装置の識別子入力イネーブルノードおよび識別子
出力イネーブルノードはメモリコントローラを始点およ
び終点としてループ状に相互接続されているため、確実
にこれらの半導体記憶装置の良／不良に応じて不良メモ
リセルの識別子の割当禁止および以降のメモリへの識別
子の割当の禁止を行なうことができる。
【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。
置の全体の構成を概略的に示す図である。
【図２】 この発明が適用されるメモリシステムにおい
て用いられるパケットの構成を概略的に示す図である。
て用いられるパケットの構成を概略的に示す図である。
【図３】 この発明の実施の形態１の動作を示すフロー
図である。
図である。
【図４】 この発明の実施の形態１におけるコントロー
ラのメモリ管理手法の一例を示す図である。
ラのメモリ管理手法の一例を示す図である。
【図５】 この発明の実施の形態１の変更例の動作を示
すフロー図である。
すフロー図である。
【図６】 この発明の実施の形態２に従う半導体記憶装
置の要部の構成を概略的に示す図である。
置の要部の構成を概略的に示す図である。
【図７】 この発明の実施の形態２の動作を示すフロー
図である。
図である。
【図８】 この発明の実施の形態３に従う半導体記憶装
置の要部の構成を概略的に示す図である。
置の要部の構成を概略的に示す図である。
【図９】 この発明の実施の形態３に従うメモリシステ
ムの動作を示すフロー図である。
ムの動作を示すフロー図である。
【図１０】 従来のメモリシステムの構成および初期化
シーケンスを示す図である。
シーケンスを示す図である。
ＤＭ 半導体記憶装置、５０ 入力バッファ、５２ コ
マンドデコーダ、５４識別子レジスタ、５６ メモリ
部、５８ 組込テスト回路、６０ 出力バッファ、７０
メモリ管理テーブル、７６ コントロールユニット、
７５，７８ バッファ、７７ 選択回路、８０ 選択回
路。
マンドデコーダ、５４識別子レジスタ、５６ メモリ
部、５８ 組込テスト回路、６０ 出力バッファ、７０
メモリ管理テーブル、７６ コントロールユニット、
７５，７８ バッファ、７７ 選択回路、８０ 選択回
路。
Claims (7)
- 【請求項１】 バスを介してメモリコントローラに並列
に接続される複数の半導体記憶装置を有するメモリシス
テムであって、前記複数の半導体記憶装置の各々は、 前記メモリコントローラからの前記バスを介して与えら
れるテスト実行コマンドに従って自身の半導体記憶装置
の内部回路のテストを行なうためのテスト回路手段と、 前記テスト回路手段のテスト結果を示す情報を格納する
テスト結果格納手段と、 前記メモリコントローラからの前記バスを介して与えら
れるテスト結果送信コマンドに従って前記テスト結果格
納手段に格納されたテスト結果情報を前記メモリコント
ローラへ転送する手段とを備える、メモリシステム。 - 【請求項２】 前記バスは、前記テスト結果実行コマン
ドおよび前記テスト結果送信コマンドが伝送される第１
のリンクと、前記第１のリンクとは異なり、前記テスト
結果情報を伝送する第２のリンクとを含む、請求項１記
載のメモリシステム。 - 【請求項３】 前記半導体記憶装置の各々は、前記メモ
リシステム内で一意的に定められる識別子を格納する手
段を含み、前記テスト結果送信コマンドは前記識別子と
ともに与えられ、 前記半導体記憶装置の各々はさらに、 前記メモリコントローラから与えられた識別子が前記識
別子格納手段に格納された識別子と一致したときに前記
テスト結果送信コマンドを実行する手段を含む、請求項
１または２記載のメモリシステム。 - 【請求項４】 前記テスト実行コマンドは、前記複数の
半導体記憶装置に対して共通に発行されて同時に実行さ
れるブロードキャストコマンドである、請求項１記載の
メモリシステム。 - 【請求項５】 メモリシステム内で用いられる半導体記
憶装置であって、 内部回路のテストを行なうためのテスト回路手段、 前記テスト回路手段のテスト結果情報を格納するための
テスト結果格納手段、バスを介して与えられるテスト実
行コマンドに応答して前記テスト回路手段を活性化させ
て前記内部回路のテストを行なわせるための手段、 識別子入力許可を示す識別子入力イネーブルノードと識
別子設定完了を示すための識別子出力イネーブルノー
ド、 前記識別子入力イネーブルノードおよび前記識別子出力
イネーブルノードがそれぞれ活性状態および非活性状態
のときイネーブル状態とされ、前記バスを介して与えら
れる識別子を受けて格納するための識別子格納手段、お
よび前記テスト結果格納手段のテスト結果情報が前記内
部回路の不良を示すとき前記識別子入力イネーブルノー
ドと前記識別子出力イネーブルノードとを電気的に結合
して前記識別子格納手段への識別子格納を禁止するため
の手段を備える、半導体記憶装置。 - 【請求項６】 メモリシステム内で用いられる半導体記
憶装置であって、 該半導体記憶装置の内部回路のテストを行なうためのテ
スト回路手段と、 前記テスト回路手段のテスト結果情報を格納するための
テスト結果格納手段と、 バスを介して与えられるテスト実行コマンドに応答して
前記テスト回路手段を活性化する手段と、 識別子入力許可を示す識別子入力イネーブルノードと、 前記識別子の設定完了を示すための識別子出力イネーブ
ルノードと、 前記識別子入力イネーブルノードおよび前記識別子出力
イネーブルノードがそれぞれ活性状態および非活性状態
のときイネーブル状態とされ、前記バスを介して与えら
れる識別子を受けて格納するための識別子格納手段と、 前記テスト結果格納手段のテスト結果情報が前記内部回
路の不良を示すとき前記識別子出力イネーブルノードを
非活性状態に固定する手段とを備える、半導体記憶装
置。 - 【請求項７】 前記メモリシステムは前記バスを介して
並列に接続される複数の前記半導体記憶装置を含み、 前記識別子入力イネーブルノードは前記メモリシステム
の前段の半導体記憶装置の識別子出力イネーブルノード
に接続され、かつ前記識別子出力イネーブルノードは前
記メモリシステムにおける次段の半導体記憶装置の識別
子入力イネーブルノードに接続される、請求項５または
６に記載の半導体記憶装置。
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|---|---|---|---|
| JP10258396A JP3850067B2 (ja) | 1996-04-24 | 1996-04-24 | メモリシステムおよびそれに用いられる半導体記憶装置 |
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- 1997-01-10 US US08/781,248 patent/US5956349A/en not_active Expired - Lifetime
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