JPH1063581A - メモリ書き込み制御回路 - Google Patents
メモリ書き込み制御回路Info
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- JPH1063581A JPH1063581A JP8223855A JP22385596A JPH1063581A JP H1063581 A JPH1063581 A JP H1063581A JP 8223855 A JP8223855 A JP 8223855A JP 22385596 A JP22385596 A JP 22385596A JP H1063581 A JPH1063581 A JP H1063581A
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- Japan
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- memory
- write
- reset
- memory write
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Abstract
(57)【要約】
【課題】 メモリに書き込み中にリセットが加わっても
メモリ書き込みデータを保証し、かつリセットが遅れず
に実行されるメモリ書き込み制御回路を実現する。 【解決手段】 リセットによって初期化されないメモリ
書き込み終了判定回路と書き込みステータスフラグを設
け、リセットとメモリへの書き込みが競合したときはメ
モリへの書き込みを全てメモリ書き込み終了判定回路と
書き込みステータスフラグに任せることで、他の回路要
素のリセットをリセットの発生と同時に実行できるもの
とする。また、上記の判定回路とステータスフラグは、
電源投入時のみ発生するパワーオンリセット信号を設け
ることで、初期化する。
メモリ書き込みデータを保証し、かつリセットが遅れず
に実行されるメモリ書き込み制御回路を実現する。 【解決手段】 リセットによって初期化されないメモリ
書き込み終了判定回路と書き込みステータスフラグを設
け、リセットとメモリへの書き込みが競合したときはメ
モリへの書き込みを全てメモリ書き込み終了判定回路と
書き込みステータスフラグに任せることで、他の回路要
素のリセットをリセットの発生と同時に実行できるもの
とする。また、上記の判定回路とステータスフラグは、
電源投入時のみ発生するパワーオンリセット信号を設け
ることで、初期化する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ書き込み制
御回路について、特にメモリを内蔵したマイクロコンピ
ュータのメモリ書き込み制御回路に関する。
御回路について、特にメモリを内蔵したマイクロコンピ
ュータのメモリ書き込み制御回路に関する。
【０００２】
【従来の技術】従来、この種のメモリ書き込み制御回路
は、例えば特開昭６３−２０８９５８に開示されている
メモリ書き込み読み出し保護装置のように、メモリ書き
込み中にリセット要因が発生した場合に書き込みデータ
の破壊を防ぎ書き込みデータを保証する目的として用い
られている。
は、例えば特開昭６３−２０８９５８に開示されている
メモリ書き込み読み出し保護装置のように、メモリ書き
込み中にリセット要因が発生した場合に書き込みデータ
の破壊を防ぎ書き込みデータを保証する目的として用い
られている。
【０００３】図１０は、この従来例のメモリ書き込み制
御回路の構成を示すブロック図である。９０はデータ信
号、９１はメモリ読み出し信号であり、中央演算処理部
（以下ＣＰＵと記載する）９５は、メモリ９６へのデー
タ書き込み期間中はメモリ書き込み信号９２を出力し、
メモリ制御信号伝達制御部９７はメモリ書き込み信号９
２を受けてメモリへの信号の伝達の許可、禁止を制御す
る。メモリ書き込み読み出し期間検出部９８は、メモリ
に書き込みまたは読み出し期間中であるかどうかを判断
し、同期間中はリセット発生許可信号９９を制御する。
リセット信号発生部１００はリセット要因が発生した場
合、リセット発生許可信号９９が許可状態であればリセ
ット信号９４を発生するが、禁止状態であれば許可状態
になるまでリセット信号９４を発生しない。
御回路の構成を示すブロック図である。９０はデータ信
号、９１はメモリ読み出し信号であり、中央演算処理部
（以下ＣＰＵと記載する）９５は、メモリ９６へのデー
タ書き込み期間中はメモリ書き込み信号９２を出力し、
メモリ制御信号伝達制御部９７はメモリ書き込み信号９
２を受けてメモリへの信号の伝達の許可、禁止を制御す
る。メモリ書き込み読み出し期間検出部９８は、メモリ
に書き込みまたは読み出し期間中であるかどうかを判断
し、同期間中はリセット発生許可信号９９を制御する。
リセット信号発生部１００はリセット要因が発生した場
合、リセット発生許可信号９９が許可状態であればリセ
ット信号９４を発生するが、禁止状態であれば許可状態
になるまでリセット信号９４を発生しない。
【０００４】次に、動作を説明する。図１１に、図１０
の各部における動作を示す波形図を示す。リセット要因
が発生しなければ図１０の回路はリセット信号９４が発
生しないので、常にメモリ９６に対して書き込みができ
るが、リセット要因が発生した時刻ＴRにＣＰＵ９５が
メモリ９６に対するデータの書き込み期間中である場
合、メモリ書き込み信号９２が有効であるため、メモリ
書き込み読み出し期間検出部９８はリセット信号９４の
発生を抑えるためにリセット発生許可信号９９を禁止状
態の値にする。リセット信号９４の発生が抑制されてい
る間に時刻ＴSでＣＰＵ９５がメモリ９６へのデータの
書き込みを終了すると、メモリ書き込み信号９２が無効
となるのでメモリ書き込み読み出し期間検出部９８はリ
セット発生許可信号９９を許可状態の値にするため、発
生が抑制されていたリセット信号９４が発生し、回路の
リセットが実行される。これにより、メモリ書き込み期
間中にリセットが発生しないので、メモリ９６の書き込
み規格を満足するデータの書き込み期間が保証され、誤
ったデータがメモリに書き込まれることがない。
の各部における動作を示す波形図を示す。リセット要因
が発生しなければ図１０の回路はリセット信号９４が発
生しないので、常にメモリ９６に対して書き込みができ
るが、リセット要因が発生した時刻ＴRにＣＰＵ９５が
メモリ９６に対するデータの書き込み期間中である場
合、メモリ書き込み信号９２が有効であるため、メモリ
書き込み読み出し期間検出部９８はリセット信号９４の
発生を抑えるためにリセット発生許可信号９９を禁止状
態の値にする。リセット信号９４の発生が抑制されてい
る間に時刻ＴSでＣＰＵ９５がメモリ９６へのデータの
書き込みを終了すると、メモリ書き込み信号９２が無効
となるのでメモリ書き込み読み出し期間検出部９８はリ
セット発生許可信号９９を許可状態の値にするため、発
生が抑制されていたリセット信号９４が発生し、回路の
リセットが実行される。これにより、メモリ書き込み期
間中にリセットが発生しないので、メモリ９６の書き込
み規格を満足するデータの書き込み期間が保証され、誤
ったデータがメモリに書き込まれることがない。
【０００５】
【発明が解決しようとする課題】従来例の問題点は、メ
モリ書き込み制御回路で作られるリセット信号９４をＣ
ＰＵ９５や他の回路ユニットのリセット信号として用い
ると、外部からのリセット要因の発生とメモリ９６への
書き込み信号とが競合した場合と競合しない場合とでリ
セットのかかるタイミングが異なるために、このメモリ
書き込み制御回路を内蔵したマイクロコンピュータを用
いたシステムが誤動作を引き起こすことがある点であ
る。
モリ書き込み制御回路で作られるリセット信号９４をＣ
ＰＵ９５や他の回路ユニットのリセット信号として用い
ると、外部からのリセット要因の発生とメモリ９６への
書き込み信号とが競合した場合と競合しない場合とでリ
セットのかかるタイミングが異なるために、このメモリ
書き込み制御回路を内蔵したマイクロコンピュータを用
いたシステムが誤動作を引き起こすことがある点であ
る。
【０００６】その理由は、従来例のメモリ書き込み制御
回路を内蔵したマイクロコンピュータを用いたシステム
において、マイクロコンピュータだけがリセットがかか
らない時間が発生する可能性が生じるためである。
回路を内蔵したマイクロコンピュータを用いたシステム
において、マイクロコンピュータだけがリセットがかか
らない時間が発生する可能性が生じるためである。
【０００７】その顕著な例としては、一般に不揮発性メ
モリ等の書き込み時間はＤＲＡＭ，ＳＲＡＭに比較して
非常に長く、不揮発性メモリ等の書き込みには数１０μ
ｓｅｃ以上かかり、また一般の半導体集積回路を用いた
回路システムではその回路の動作周波数によっても異な
るがリセット期間の最小値は１０μｓｅｃないし数１０
μｓｅｃ程度のものが一般的である。このようなメモリ
を用いている場合、外部から入力するリセットの有効期
間が書き込み時間より短い場合が生じ、競合のタイミン
グによってはメモリに書き込み期間中に外部からのリセ
ット信号が入力され有効となりその後所定の有効期間を
経過したのち外部からのリセット信号が無効になっても
まだ書き込みが終了しない場合が生じるため、マイクロ
コンピュータだけがリセットがかからない時間がリセッ
ト有効期間後も存在することとなる。
モリ等の書き込み時間はＤＲＡＭ，ＳＲＡＭに比較して
非常に長く、不揮発性メモリ等の書き込みには数１０μ
ｓｅｃ以上かかり、また一般の半導体集積回路を用いた
回路システムではその回路の動作周波数によっても異な
るがリセット期間の最小値は１０μｓｅｃないし数１０
μｓｅｃ程度のものが一般的である。このようなメモリ
を用いている場合、外部から入力するリセットの有効期
間が書き込み時間より短い場合が生じ、競合のタイミン
グによってはメモリに書き込み期間中に外部からのリセ
ット信号が入力され有効となりその後所定の有効期間を
経過したのち外部からのリセット信号が無効になっても
まだ書き込みが終了しない場合が生じるため、マイクロ
コンピュータだけがリセットがかからない時間がリセッ
ト有効期間後も存在することとなる。
【０００８】本発明の目的は、メモリに書き込み期間中
にリセットが入力されても書き込みデータが破壊される
ことなく正常に書き込め、正常なメモリ書き込み動作を
保証しながらも装置全体のリセットのタイミングがずれ
ることがなく、装置の誤動作を防ぐメモリ書き込み制御
回路を提供することにある。
にリセットが入力されても書き込みデータが破壊される
ことなく正常に書き込め、正常なメモリ書き込み動作を
保証しながらも装置全体のリセットのタイミングがずれ
ることがなく、装置の誤動作を防ぐメモリ書き込み制御
回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明のメモリ書き込み
制御回路は、出力されたアドレスとデータとをそれぞれ
ラッチするとともに、出力されたメモリ書き込み信号を
記憶し、記憶したメモリ書き込み信号に対応するメモリ
書き込み許可信号により、ラッチしたメモリのアドレス
にラッチしたデータの書き込み処理を行い、所定の書き
込み必要時間終了後に、メモリ書き込み許可信号を無効
とする手段を有している。したがって、その構成として
は、電源投入とともに初期化され、ＣＰＵから入力した
メモリ書き込み信号の有効期間中は出力するメモリ書き
込み終了信号を無効とするとともに時間の計測を行い、
該有効期間中にリセット信号が入力されたときは、所定
書き込み必要時間の終了とともにメモリ書き込み終了信
号を有効とする書き込み終了判定回路と、電源投入とと
もに初期化され、メモリ書き込み信号によりセットされ
て出力するメモリ書き込み許可信号を有効とし、書き込
み終了判定回路より有効なメモリ書き込み終了信号が出
力された時点でリセットされてメモリ書き込み許可信号
を無効とする書き込みステータスフラグと、ＣＰＵから
出力されたアドレスおよび当該アドレスに書き込むデー
タとを、その都度、それぞれラッチし、有効とされたメ
モリ書き込み許可信号によりメモリの当該アドレスへデ
ータを書き込むアドレスラッチおよびデータラッチと、
電源投入とともに書き込み終了判定回路と書き込みステ
ータスフラグとをパワーオンリセット信号により初期化
し、また、外部からリセット要因が入力されたとき、書
き込み終了判定回路、書き込みステータスフラグ、アド
レスラッチおよびデータラッチを除き、その他のリセッ
ト処理を必要とする回路要素をリセット信号によりリセ
ットするリセット信号発生部とを有している。
制御回路は、出力されたアドレスとデータとをそれぞれ
ラッチするとともに、出力されたメモリ書き込み信号を
記憶し、記憶したメモリ書き込み信号に対応するメモリ
書き込み許可信号により、ラッチしたメモリのアドレス
にラッチしたデータの書き込み処理を行い、所定の書き
込み必要時間終了後に、メモリ書き込み許可信号を無効
とする手段を有している。したがって、その構成として
は、電源投入とともに初期化され、ＣＰＵから入力した
メモリ書き込み信号の有効期間中は出力するメモリ書き
込み終了信号を無効とするとともに時間の計測を行い、
該有効期間中にリセット信号が入力されたときは、所定
書き込み必要時間の終了とともにメモリ書き込み終了信
号を有効とする書き込み終了判定回路と、電源投入とと
もに初期化され、メモリ書き込み信号によりセットされ
て出力するメモリ書き込み許可信号を有効とし、書き込
み終了判定回路より有効なメモリ書き込み終了信号が出
力された時点でリセットされてメモリ書き込み許可信号
を無効とする書き込みステータスフラグと、ＣＰＵから
出力されたアドレスおよび当該アドレスに書き込むデー
タとを、その都度、それぞれラッチし、有効とされたメ
モリ書き込み許可信号によりメモリの当該アドレスへデ
ータを書き込むアドレスラッチおよびデータラッチと、
電源投入とともに書き込み終了判定回路と書き込みステ
ータスフラグとをパワーオンリセット信号により初期化
し、また、外部からリセット要因が入力されたとき、書
き込み終了判定回路、書き込みステータスフラグ、アド
レスラッチおよびデータラッチを除き、その他のリセッ
ト処理を必要とする回路要素をリセット信号によりリセ
ットするリセット信号発生部とを有している。
【００１０】
【作用】電源投入時はリセット信号発生部からパワーオ
ンリセット信号が発生し、書き込みステータスフラグと
メモリ書き込み終了判定回路を初期化する。この電源投
入時以外では、書き込みステータスフラグはメモリ書き
込み信号によってのみセットされ、書き込み終了判定回
路からの書き込み終了信号によってのみリセットされ、
装置内部のリセット信号によっては値が変化しない。そ
のため、書き込み状態である事をフラグによって知るこ
とができる。
ンリセット信号が発生し、書き込みステータスフラグと
メモリ書き込み終了判定回路を初期化する。この電源投
入時以外では、書き込みステータスフラグはメモリ書き
込み信号によってのみセットされ、書き込み終了判定回
路からの書き込み終了信号によってのみリセットされ、
装置内部のリセット信号によっては値が変化しない。そ
のため、書き込み状態である事をフラグによって知るこ
とができる。
【００１１】書き込み終了判定回路は装置内部のリセッ
ト信号によって初期化されないため、リセット入力の有
無に関わらずメモリへの書き込み信号はメモリの規格を
満たす期間有効となるので、メモリ以外の他の回路にリ
セットをかけながら、メモリにデータを書き込む事がで
きる。
ト信号によって初期化されないため、リセット入力の有
無に関わらずメモリへの書き込み信号はメモリの規格を
満たす期間有効となるので、メモリ以外の他の回路にリ
セットをかけながら、メモリにデータを書き込む事がで
きる。
【００１２】
【発明の実施の形態】次に、本発明の半導体集積回路の
メモリ書き込み制御回路の第１の実施の形態について図
面を参照して詳細に説明する。
メモリ書き込み制御回路の第１の実施の形態について図
面を参照して詳細に説明する。
【００１３】図１は、本形態例のメモリ書き込み制御回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【００１４】リセット信号発生部１２は外部からのリセ
ット要因２（負論理）を入力に持ち、リセット信号４ま
たはパワーオンリセット信号３を出力する。リセット信
号４は通常動作時に回路にリセットをかけるための信号
で、パワーオンリセット信号３はこの回路に電源を投入
した時にのみ出力される。ＣＰＵ１６はメモリ１７に対
してアドレス信号１０、データ信号９を出力する。ＣＰ
Ｕ１６が出力するメモリ書き込み信号７は、書き込み終
了判定回路１３と書き込みステータスフラグ１５のセッ
ト端子Ｓとに入力される。書き込み終了判定回路１３は
パワーオンセット信号３により初期化され、メモリ書き
込み信号７とリセット信号４およびメモリ書き込み信号
７が入力された時刻から書き込み終了判定回路内部で計
測している経過時間とからメモリへの書き込みが終了し
たかどうかを判定し、メモリへの書き込みが終了したと
判定した場合はメモリ書き込み終了信号５を有効にす
る。オアー回路１４はパワーオンリセット信号３とメモ
リ書き込み終了信号５の論理和をとって信号６を書き込
みステータスフラグ１５のリセット端子Ｒに入力させ
る。書き込みステータスフラグ１５は、セット端子Ｓに
入力されているメモリ書き込み信号７が有効になった
ら、出力するメモリ書き込み許可信号８を有効にし、リ
セット端子Ｒに入力されている信号６が有効になったら
メモリ書き込み許可信号８を無効にする。メモリ１７は
ライト端子Ｗに入力されたメモリ書き込み許可信号８が
有効になると、アドレスラッチ１８に格納されているア
ドレスに対し、データラッチ１９に格納されているデー
タが書き込まれる。アドレスラッチ１８、データラッチ
１９とも、メモリ書き込み許可信号８が有効期間中はリ
セット信号の有無に関わらず、以前書き込まれていた値
を保持し続けるので、この時リセット信号４がＣＰＵ１
６をリセットしてアドレス信号１０、データ信号９の値
が変化してもアドレスラッチ１８、データラッチ１９の
値は変わらない。
ット要因２（負論理）を入力に持ち、リセット信号４ま
たはパワーオンリセット信号３を出力する。リセット信
号４は通常動作時に回路にリセットをかけるための信号
で、パワーオンリセット信号３はこの回路に電源を投入
した時にのみ出力される。ＣＰＵ１６はメモリ１７に対
してアドレス信号１０、データ信号９を出力する。ＣＰ
Ｕ１６が出力するメモリ書き込み信号７は、書き込み終
了判定回路１３と書き込みステータスフラグ１５のセッ
ト端子Ｓとに入力される。書き込み終了判定回路１３は
パワーオンセット信号３により初期化され、メモリ書き
込み信号７とリセット信号４およびメモリ書き込み信号
７が入力された時刻から書き込み終了判定回路内部で計
測している経過時間とからメモリへの書き込みが終了し
たかどうかを判定し、メモリへの書き込みが終了したと
判定した場合はメモリ書き込み終了信号５を有効にす
る。オアー回路１４はパワーオンリセット信号３とメモ
リ書き込み終了信号５の論理和をとって信号６を書き込
みステータスフラグ１５のリセット端子Ｒに入力させ
る。書き込みステータスフラグ１５は、セット端子Ｓに
入力されているメモリ書き込み信号７が有効になった
ら、出力するメモリ書き込み許可信号８を有効にし、リ
セット端子Ｒに入力されている信号６が有効になったら
メモリ書き込み許可信号８を無効にする。メモリ１７は
ライト端子Ｗに入力されたメモリ書き込み許可信号８が
有効になると、アドレスラッチ１８に格納されているア
ドレスに対し、データラッチ１９に格納されているデー
タが書き込まれる。アドレスラッチ１８、データラッチ
１９とも、メモリ書き込み許可信号８が有効期間中はリ
セット信号の有無に関わらず、以前書き込まれていた値
を保持し続けるので、この時リセット信号４がＣＰＵ１
６をリセットしてアドレス信号１０、データ信号９の値
が変化してもアドレスラッチ１８、データラッチ１９の
値は変わらない。
【００１５】次に、図１の回路の動作について、図１
と、その各部における動作波形を示す図２、図３および
図４を参照して説明する。
と、その各部における動作波形を示す図２、図３および
図４を参照して説明する。
【００１６】通常、リセット要因２（負論理）が発生し
ないとき、図１の各部における動作を示す信号波形図は
図２に示すようになる。ＣＰＵ１６からメモリ１７への
書き込みは、まずＣＰＵ１６がアドレス信号１０、デー
タ信号９を出力し、メモリ１７のアドレスラッチ１８と
データラッチ１９がそれぞれアドレス、データの値を取
り込んで保持する。次に時刻ｔ1でＣＰＵ１６からメモ
リ書き込み信号７が出力され、これにより書き込みステ
ータスフラグ１５がセットされるので、書き込みステー
タスフラグ１５からメモリ１７にメモリ書き込み許可信
号８が入力され、アドレスラッチ１８に格納されている
アドレスに対し、データラッチ１９に格納されているデ
ータを書き込む動作が行われる。メモリ書き込み信号７
が無効になると、書き込み終了判定回路１３が書き込み
終了信号５を有効にするため、オア回路１４を介して書
き込みステータスフラグ１５がリセットされ、メモリ書
き込み許可信号８が無効となって、メモリ１７への書き
込み動作が終了する。
ないとき、図１の各部における動作を示す信号波形図は
図２に示すようになる。ＣＰＵ１６からメモリ１７への
書き込みは、まずＣＰＵ１６がアドレス信号１０、デー
タ信号９を出力し、メモリ１７のアドレスラッチ１８と
データラッチ１９がそれぞれアドレス、データの値を取
り込んで保持する。次に時刻ｔ1でＣＰＵ１６からメモ
リ書き込み信号７が出力され、これにより書き込みステ
ータスフラグ１５がセットされるので、書き込みステー
タスフラグ１５からメモリ１７にメモリ書き込み許可信
号８が入力され、アドレスラッチ１８に格納されている
アドレスに対し、データラッチ１９に格納されているデ
ータを書き込む動作が行われる。メモリ書き込み信号７
が無効になると、書き込み終了判定回路１３が書き込み
終了信号５を有効にするため、オア回路１４を介して書
き込みステータスフラグ１５がリセットされ、メモリ書
き込み許可信号８が無効となって、メモリ１７への書き
込み動作が終了する。
【００１７】メモリ１７への書き込み期間中にリセット
要因２が発生すると、図１の各部における動作を示す信
号波形図は図３（ａ）または図３（ｂ）に示すようにな
る。
要因２が発生すると、図１の各部における動作を示す信
号波形図は図３（ａ）または図３（ｂ）に示すようにな
る。
【００１８】まず図３（ａ）について説明する。メモリ
書き込み信号７が時刻ｔ1で有効になると、図２のとき
と同様にメモリ１７へのデータの書き込みが行われる。
メモリ１７への書き込み期間中、すなわちメモリ書き込
み信号７が有効である時刻Ｔ 1にリセット要因２が発生
すると、まず、リセット信号４が有効となり、ＣＰＵ１
６が初期化され、アドレス信号１０、データ信号９、メ
モリ書き込み信号７がすべてリセットされてしまう。し
かし、書き込み終了判定回路１３はリセット信号４によ
ってメモリ１７に書き込み期間中にリセット信号４が発
生したことを受けて、メモリ書き込み信号７が有効とな
った時刻から計測していたメモリ書き込みに必要な時間
ＴWを使って書き込み終了時刻ｔ2を判断し、時刻ｔ2に
なったらメモリ書き込み終了信号５を有効にする。書き
込み終了信号５が有効になると、信号６により書き込み
ステータスフラグ１５がリセットされるので、メモリ書
き込み許可信号８が無効となって、メモリ１７への書き
込み動作が終了する。なお、メモリ１７のアドレスラッ
チ１８、データラッチ１９はリセット信号４の影響を受
けないため、メモリへの書き込み期間中にリセット信号
４が発生しても正しいアドレスに正しいデータを書き込
む事ができ、しかもリセット後にアドレスラッチ１８、
データラッチ１９の値が保持されるため、どのアドレス
にどんなデータを書き込んでからリセットがかかったの
かがわかる。
書き込み信号７が時刻ｔ1で有効になると、図２のとき
と同様にメモリ１７へのデータの書き込みが行われる。
メモリ１７への書き込み期間中、すなわちメモリ書き込
み信号７が有効である時刻Ｔ 1にリセット要因２が発生
すると、まず、リセット信号４が有効となり、ＣＰＵ１
６が初期化され、アドレス信号１０、データ信号９、メ
モリ書き込み信号７がすべてリセットされてしまう。し
かし、書き込み終了判定回路１３はリセット信号４によ
ってメモリ１７に書き込み期間中にリセット信号４が発
生したことを受けて、メモリ書き込み信号７が有効とな
った時刻から計測していたメモリ書き込みに必要な時間
ＴWを使って書き込み終了時刻ｔ2を判断し、時刻ｔ2に
なったらメモリ書き込み終了信号５を有効にする。書き
込み終了信号５が有効になると、信号６により書き込み
ステータスフラグ１５がリセットされるので、メモリ書
き込み許可信号８が無効となって、メモリ１７への書き
込み動作が終了する。なお、メモリ１７のアドレスラッ
チ１８、データラッチ１９はリセット信号４の影響を受
けないため、メモリへの書き込み期間中にリセット信号
４が発生しても正しいアドレスに正しいデータを書き込
む事ができ、しかもリセット後にアドレスラッチ１８、
データラッチ１９の値が保持されるため、どのアドレス
にどんなデータを書き込んでからリセットがかかったの
かがわかる。
【００１９】図３（ｂ）については、リセット要因の発
生タイミングＴ2が図３（ａ）のタイミングＴ1と異なる
ために、図３（ａ）と比較してメモリ書き込み信号７が
有効な期間が異なる点と、メモリへの書き込みが終了し
てもなおリセット要因２が有効である点が異なるため
に、リセット信号４が無効となるタイミングが異なるだ
けであり、他の点については上記図３（ａ）の動作の説
明と全く同じであるので、説明は省略する。
生タイミングＴ2が図３（ａ）のタイミングＴ1と異なる
ために、図３（ａ）と比較してメモリ書き込み信号７が
有効な期間が異なる点と、メモリへの書き込みが終了し
てもなおリセット要因２が有効である点が異なるため
に、リセット信号４が無効となるタイミングが異なるだ
けであり、他の点については上記図３（ａ）の動作の説
明と全く同じであるので、説明は省略する。
【００２０】また、図４は電源投入時の図１の各部にお
ける動作を示す波形図である。
ける動作を示す波形図である。
【００２１】リセット信号４によって初期化されないメ
モリ書き込み終了判定回路１３と書き込みステータスフ
ラグ１５とは、図１の回路を搭載したシステムの電源を
投入した時刻ｔ0に必ず初期化（リセット）されなけれ
ばならないので、リセット信号発生部１２から、電源投
入直後のリセットである時にのみ発生するパワーオンリ
セット信号３を使って初期化を行う。このとき同時に、
リセット要因２が入力されるのでリセット信号発生部１
２はリセット信号４を立ち上げて、メモリ書き込み信号
７は無効、書き込み終了信号５は有効、メモリ書き込み
許可信号８は無効の状態となる。若干の時間後にリセッ
ト要因２を無効としてリセット信号４を無効とする。
モリ書き込み終了判定回路１３と書き込みステータスフ
ラグ１５とは、図１の回路を搭載したシステムの電源を
投入した時刻ｔ0に必ず初期化（リセット）されなけれ
ばならないので、リセット信号発生部１２から、電源投
入直後のリセットである時にのみ発生するパワーオンリ
セット信号３を使って初期化を行う。このとき同時に、
リセット要因２が入力されるのでリセット信号発生部１
２はリセット信号４を立ち上げて、メモリ書き込み信号
７は無効、書き込み終了信号５は有効、メモリ書き込み
許可信号８は無効の状態となる。若干の時間後にリセッ
ト要因２を無効としてリセット信号４を無効とする。
【００２２】上述した第１の実施の形態では、書き込み
ステータスフラグ１５はＣＰＵ１６から出力されるメモ
リ書き込み信号７でセットされるが、ＣＰＵ１６にリセ
ットがかかってメモリ書き込み信号７が無効になっても
以前の状態を保持しており、メモリ書き込み終了判定回
路１３がメモリ書き込み終了信号５を出すまでメモリへ
の書き込み状態を保持し続ける。そのため、リセット信
号４とメモリへの書き込み許可信号８が競合しない構成
が実現できるため、メモリ１７へデータを書き込み途中
でリセット要因２が発生しても、メモリ１７への書き込
み動作が保証でき、また、メモリ書き込み終了判定回路
１３は、データ書き込み中にリセット信号４が有効にな
ってもメモリ書き込み信号７が有効になった時点からメ
モリ１７の書き込みタイミング規格を満足する書き込み
時間を必ず確保し、その後メモリ書き込み終了信号５を
発生するために、リセット要因２がどのようなタイミン
グで発生してもメモリ１７への書き込み許可信号８のク
リアが確実に行える。
ステータスフラグ１５はＣＰＵ１６から出力されるメモ
リ書き込み信号７でセットされるが、ＣＰＵ１６にリセ
ットがかかってメモリ書き込み信号７が無効になっても
以前の状態を保持しており、メモリ書き込み終了判定回
路１３がメモリ書き込み終了信号５を出すまでメモリへ
の書き込み状態を保持し続ける。そのため、リセット信
号４とメモリへの書き込み許可信号８が競合しない構成
が実現できるため、メモリ１７へデータを書き込み途中
でリセット要因２が発生しても、メモリ１７への書き込
み動作が保証でき、また、メモリ書き込み終了判定回路
１３は、データ書き込み中にリセット信号４が有効にな
ってもメモリ書き込み信号７が有効になった時点からメ
モリ１７の書き込みタイミング規格を満足する書き込み
時間を必ず確保し、その後メモリ書き込み終了信号５を
発生するために、リセット要因２がどのようなタイミン
グで発生してもメモリ１７への書き込み許可信号８のク
リアが確実に行える。
【００２３】さらに、リセット信号発生部１２は、電源
投入時にのみ有効となるパワーオンリセット信号３を発
生するため、リセット要因２で初期化できない書き込み
ステータスフラグ１５とメモリ書き込み終了判定回路１
３の初期化ができる。
投入時にのみ有効となるパワーオンリセット信号３を発
生するため、リセット要因２で初期化できない書き込み
ステータスフラグ１５とメモリ書き込み終了判定回路１
３の初期化ができる。
【００２４】さらに、メモリ１７のアドレスラッチ１８
とデータラッチ１９はリセット信号の影響を受けないた
め、メモリへの書き込み信号７とリセット要因２の発生
が競合しても、リセット後に上記アドレスラッチ１８と
データラッチ１９を読むことでどのアドレスにどのデー
タを書き込んだあとにリセットが印加されたかを知るこ
とができる。
とデータラッチ１９はリセット信号の影響を受けないた
め、メモリへの書き込み信号７とリセット要因２の発生
が競合しても、リセット後に上記アドレスラッチ１８と
データラッチ１９を読むことでどのアドレスにどのデー
タを書き込んだあとにリセットが印加されたかを知るこ
とができる。
【００２５】次に、本発明の第２の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００２６】図５は、外部からのリセット要因が発生し
た場合に消費電力を抑えるためにクロック発振器の発振
を停止する機能を追加した回路のブロック図であり、図
１の回路に対してクロック発振器４２の発振を停止する
信号４１を生成するための論理ゲート４０が追加されて
いる。リセット要因２が発生した場合、リセット信号４
だけを用いてクロック発振器４２の発振を停止すると、
メモリ１７への書き込み期間中にリセット要因２が発生
した場合はクロック４３が停止してしまいメモリへの書
き込みが正常に終了できないので、上記不具合が生じな
い回路として、図５のようにクロック発振器４２の発振
を停止する信号は、メモリへの書き込み許可信号８の論
理否定とリセット信号４との論理積を用いる。
た場合に消費電力を抑えるためにクロック発振器の発振
を停止する機能を追加した回路のブロック図であり、図
１の回路に対してクロック発振器４２の発振を停止する
信号４１を生成するための論理ゲート４０が追加されて
いる。リセット要因２が発生した場合、リセット信号４
だけを用いてクロック発振器４２の発振を停止すると、
メモリ１７への書き込み期間中にリセット要因２が発生
した場合はクロック４３が停止してしまいメモリへの書
き込みが正常に終了できないので、上記不具合が生じな
い回路として、図５のようにクロック発振器４２の発振
を停止する信号は、メモリへの書き込み許可信号８の論
理否定とリセット信号４との論理積を用いる。
【００２７】次に、図５の形態例の動作について、図を
参照して説明する。
参照して説明する。
【００２８】図６は、図２で示す動作と全く同じ条件で
動作させた場合の各部における動作を示す波形図であ
り、図２に対してクロック発振器４２から出力されるク
ロック４３と、クロック発振器４２の発振を停止する信
号４１が追加されているだけであり、クロック発振器４
２の発振は停止しないので、図１と図５で共通な信号の
動作は全く同じである。
動作させた場合の各部における動作を示す波形図であ
り、図２に対してクロック発振器４２から出力されるク
ロック４３と、クロック発振器４２の発振を停止する信
号４１が追加されているだけであり、クロック発振器４
２の発振は停止しないので、図１と図５で共通な信号の
動作は全く同じである。
【００２９】図７（ａ）は、図３（ａ）で示す動作と全
く同じ条件でリセット要因２が発生した場合の図５の各
部における動作を示す波形図であり、この場合もクロッ
ク発振器４２の発振は停止しないので、図１と図５で共
通な信号の動作は全く同じである。
く同じ条件でリセット要因２が発生した場合の図５の各
部における動作を示す波形図であり、この場合もクロッ
ク発振器４２の発振は停止しないので、図１と図５で共
通な信号の動作は全く同じである。
【００３０】図７（ｂ）は、図３（ｂ）で示す動作と全
く同じ条件でリセット要因２が発生した場合の図５の各
部における動作を示す波形図である。この場合は、リセ
ット要因２（負論理）が有効である期間内に時刻ｔ2に
メモリ１７への書き込みが終了し、クロック発振器４２
の発振を停止する条件が揃うため、時刻ｔ2においてク
ロック４３が停止する。その後リセット要因２が時刻Ｔ
3において無効となると、クロック発振器４２が発振を
はじめる。
く同じ条件でリセット要因２が発生した場合の図５の各
部における動作を示す波形図である。この場合は、リセ
ット要因２（負論理）が有効である期間内に時刻ｔ2に
メモリ１７への書き込みが終了し、クロック発振器４２
の発振を停止する条件が揃うため、時刻ｔ2においてク
ロック４３が停止する。その後リセット要因２が時刻Ｔ
3において無効となると、クロック発振器４２が発振を
はじめる。
【００３１】図８は、図４で示す動作と全く同じ条件、
すなわち電源投入時の図５の各部における動作を示す波
形図である。クロック４３は、リセット信号発生部のリ
セット４が無効になると、クロック発振器４２は発振を
開始する。
すなわち電源投入時の図５の各部における動作を示す波
形図である。クロック４３は、リセット信号発生部のリ
セット４が無効になると、クロック発振器４２は発振を
開始する。
【００３２】上述の第２の実施の形態では、外部からの
リセット要因が発生した場合に消費電力を抑えるために
クロック発振器４２の発振を停止する機能がある構成で
も、リセット要因とメモリ書き込み動作が競合した場合
は第１の実施の形態例で得られる効果と同一の効果が得
られ、かつ、リセット要因２が有効期間中に書き込み動
作を終了すれば、クロック発振器４２の発振を停止する
ことができるので、本発明のメモリ書き込み制御回路を
搭載した低消費電力マイクロコンピュータの消費電力を
抑えることができる。
リセット要因が発生した場合に消費電力を抑えるために
クロック発振器４２の発振を停止する機能がある構成で
も、リセット要因とメモリ書き込み動作が競合した場合
は第１の実施の形態例で得られる効果と同一の効果が得
られ、かつ、リセット要因２が有効期間中に書き込み動
作を終了すれば、クロック発振器４２の発振を停止する
ことができるので、本発明のメモリ書き込み制御回路を
搭載した低消費電力マイクロコンピュータの消費電力を
抑えることができる。
【００３３】次に、本発明の第３の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００３４】図９は、ＣＰＵ１６とメモリ１７の間にセ
レクタ５４を設け、このセレクタ５４のセレクト信号５
０の値によって、ＣＰＵ１６から出力されるアドレス信
号１０、データ信号９、メモリ書き込み信号７の組み合
わせか、もしくはそれ以外の回路ユニットあるいは外部
からのアドレス信号５２、データ信号５１、メモリ書き
込み信号５３の組み合わせのどちらかを選択してアドレ
ス信号５７、データ信号５６、メモリ書き込み信号５５
に接続する。それ以外の回路は図５の構成と全く同じで
ある。
レクタ５４を設け、このセレクタ５４のセレクト信号５
０の値によって、ＣＰＵ１６から出力されるアドレス信
号１０、データ信号９、メモリ書き込み信号７の組み合
わせか、もしくはそれ以外の回路ユニットあるいは外部
からのアドレス信号５２、データ信号５１、メモリ書き
込み信号５３の組み合わせのどちらかを選択してアドレ
ス信号５７、データ信号５６、メモリ書き込み信号５５
に接続する。それ以外の回路は図５の構成と全く同じで
ある。
【００３５】図９の回路の動作は、セレクタ５４がセレ
クト信号５０によって、上記の３信号の組み合わせのう
ちどちらをを選択するかを決定するだけであり、それ以
外の動作は図５と全く同じである。したがって、リセッ
トのかからない回路ユニットもしくは外部からの書き込
み時にリセット要因２が発生しても、リセット要因２の
発生以前にメモリ１７のアドレスラッチ１８、データラ
ッチ１９に取り込まれているアドレスに対してデータが
書き込まれる。すなわち、ＣＰＵ１６以外からのアドレ
ス、データを用いて、メモリ１７へ書き込み中にリセッ
ト要因２が発生しても、メモリへの書き込みを保証でき
る。
クト信号５０によって、上記の３信号の組み合わせのう
ちどちらをを選択するかを決定するだけであり、それ以
外の動作は図５と全く同じである。したがって、リセッ
トのかからない回路ユニットもしくは外部からの書き込
み時にリセット要因２が発生しても、リセット要因２の
発生以前にメモリ１７のアドレスラッチ１８、データラ
ッチ１９に取り込まれているアドレスに対してデータが
書き込まれる。すなわち、ＣＰＵ１６以外からのアドレ
ス、データを用いて、メモリ１７へ書き込み中にリセッ
ト要因２が発生しても、メモリへの書き込みを保証でき
る。
【００３６】従って、第３の実施の形態例では、ＣＰＵ
１６以外からのアドレス、データによる書き込みに対し
ても第２の実施の形態例で得られる効果と同一効果が得
られる。
１６以外からのアドレス、データによる書き込みに対し
ても第２の実施の形態例で得られる効果と同一効果が得
られる。
【００３７】
【発明の効果】第１の効果は、メモリへの書き込み期間
中にリセットが発生しても、メモリへの書き込み動作が
保証できることである。その理由は、書き込みステータ
スフラグがメモリ書き込み状態を記憶しており、このフ
ラグがリセット信号によってクリアされないためであ
る。また、メモリの書き込み終了を判定する書き込み終
了判定回路もリセット信号によって初期化されないため
に、書き込みを正常に終了する事ができる。
中にリセットが発生しても、メモリへの書き込み動作が
保証できることである。その理由は、書き込みステータ
スフラグがメモリ書き込み状態を記憶しており、このフ
ラグがリセット信号によってクリアされないためであ
る。また、メモリの書き込み終了を判定する書き込み終
了判定回路もリセット信号によって初期化されないため
に、書き込みを正常に終了する事ができる。
【００３８】第２の効果は、メモリ書き込み中にリセッ
ト信号が入力されても、リセット後にどのアドレスまで
どんなデータを書き込んだかがわかることである。その
理由は、メモリのアドレスラッチ、データラッチはリセ
ット信号でリセットされないために、リセット後もリセ
ット直前に書き込んだアドレスが保持されているからで
ある。
ト信号が入力されても、リセット後にどのアドレスまで
どんなデータを書き込んだかがわかることである。その
理由は、メモリのアドレスラッチ、データラッチはリセ
ット信号でリセットされないために、リセット後もリセ
ット直前に書き込んだアドレスが保持されているからで
ある。
【００３９】第３の効果は、メモリの書き込み期間中に
リセットが発生しても、メモリ書き込み関係以外の回路
にはリセット発生と同時にリセットがかかることであ
る。その理由は、メモリ書き込み終了判定回路と書き込
みステータスフラグは、パワーオンリセット信号のみで
初期化でき、リセット期間中は上記メモリ書き込み終了
判定回路と書き込みステータス回路がメモリへの書き込
み許可信号を制御するため、他の回路をメモリへのデー
タ書き込み動作から解放できるためである。
リセットが発生しても、メモリ書き込み関係以外の回路
にはリセット発生と同時にリセットがかかることであ
る。その理由は、メモリ書き込み終了判定回路と書き込
みステータスフラグは、パワーオンリセット信号のみで
初期化でき、リセット期間中は上記メモリ書き込み終了
判定回路と書き込みステータス回路がメモリへの書き込
み許可信号を制御するため、他の回路をメモリへのデー
タ書き込み動作から解放できるためである。
【００４０】第４の効果は、リセット期間中に発振器の
発振を停止し消費電力を低減する回路構成であっても、
メモリの書き込み期間中にリセットが発生しても上記第
１から第３までの効果を実現できる点である。その理由
は、メモリの書き込みステータスフラグがリセット信号
によってクリアされないため、この信号を用いて書き込
み期間中は発振を継続できるからである。
発振を停止し消費電力を低減する回路構成であっても、
メモリの書き込み期間中にリセットが発生しても上記第
１から第３までの効果を実現できる点である。その理由
は、メモリの書き込みステータスフラグがリセット信号
によってクリアされないため、この信号を用いて書き込
み期間中は発振を継続できるからである。
【００４１】第５の効果は、ＣＰＵ以外のリセットの不
必要な回路もしくは外部から入力されるメモリ書き込み
動作に対しても上記第１から第四までの効果を実現でき
るからである。その理由は、第１の効果の理由により、
どのような回路からの書き込みに対しても本メモリ書き
込み制御回路が有効であるからである。
必要な回路もしくは外部から入力されるメモリ書き込み
動作に対しても上記第１から第四までの効果を実現でき
るからである。その理由は、第１の効果の理由により、
どのような回路からの書き込みに対しても本メモリ書き
込み制御回路が有効であるからである。
【図１】本発明によるメモリ書き込み制御回路の第１の
実施の形態を示す回路図である。
実施の形態を示す回路図である。
【図２】図１の各部における動作をリセット要因が発生
しない場合について示す波形図である。
しない場合について示す波形図である。
【図３】図（ａ）は図１の各部における動作をリセット
要因が発生した場合について示す波形図、図（ｂ）は図
１の各部における動作をリセット要因が発生して書き込
み終了後も継続する場合について示す波形図である。
要因が発生した場合について示す波形図、図（ｂ）は図
１の各部における動作をリセット要因が発生して書き込
み終了後も継続する場合について示す波形図である。
【図４】電源投入時の図１の各部における動作を示す波
形図である。
形図である。
【図５】本発明によるメモリ書き込み制御回路の第２の
実施の形態を示す回路図である。
実施の形態を示す回路図である。
【図６】図５の各部における動作をリセット要因が発生
しない場合について示す波形図である。
しない場合について示す波形図である。
【図７】図（ａ）は図５の各部における動作をリセット
要因が発生した場合について示す波形図、図（ｂ）はリ
セット要因が発生して書き込み終了後も継続する場合に
ついて示す波形図である。
要因が発生した場合について示す波形図、図（ｂ）はリ
セット要因が発生して書き込み終了後も継続する場合に
ついて示す波形図である。
【図８】電源投入時の図５の各部における動作を示す波
形図である。
形図である。
【図９】本発明によるメモリ書き込み制御回路の第３の
実施の形態を示す回路図である。
実施の形態を示す回路図である。
【図１０】従来のメモリ書き込み制御回路の例である。
【図１１】図１０の各部における動作を示す波形図であ
る。
る。
１２ リセット信号発生部 １３ 書き込み終了判定回路 １５ 書き込みステータスフラグ １６ ＣＰＵ １７ メモリ １８ アドレスラッチ １９ データラッチ ４２ クロック発振器 ４３ クロック ５０ セレクト信号 ５４ セレクタ
Claims (5)
- 【請求項１】 ＣＰＵからアドレスとデータとメモリ書
き込み信号とが出力され、メモリの当該アドレスにデー
タを書き込むために用いられる、半導体集積回路のメモ
リ書き込み制御回路であって、 出力されたアドレスとデータとをそれぞれラッチすると
ともに、出力されたメモリ書き込む信号を記憶し、 記憶したメモリ書き込み信号に対応するメモリ書き込み
許可信号により、ラッチしたメモリのアドレスにラッチ
したデータの書き込み処理を行い、 所定の書き込み必要時間終了後に、メモリ書き込み許可
信号を無効とするメモリ書き込み制御回路。 - 【請求項２】 ＣＰＵからアドレスとデータとメモリ書
き込み信号とが出力され、メモリの当該アドレスにデー
タを書き込むために用いられる、半導体集積回路のメモ
リ書き込み制御回路であって、 電源投入とともに初期化され、ＣＰＵから入力したメモ
リ書き込み信号の有効期間中は出力するメモリ書き込み
終了信号を無効とするとともに時間の計測を行い、該有
効期間中にリセット信号が入力されたときは、所定書き
込み必要時間の終了とともにメモリ書き込み終了信号を
有効とする書き込み終了判定回路と、 電源投入とともに初期化され、メモリ書き込み信号によ
りセットされて出力するメモリ書き込み許可信号を有効
とし、書き込み終了判定回路より有効なメモリ書き込み
終了信号が出力された時点でリセットされてメモリ書き
込み許可信号を無効とする書き込みステータスフラグ
と、 ＣＰＵから出力されたアドレスおよび当該アドレスに書
き込むデータとを、その都度、それぞれラッチし、有効
とされたメモり書き込み許可信号によりメモリの当該ア
ドレスへデータを書き込むアドレスラッチおよびデータ
ラッチと、 電源投入とともに前記書き込み終了判定回路と前記書き
込みステータスフラグとをパワーオンリセット信号によ
り初期化し、また、外部からリセット要因が入力された
とき、前記書き込み終了判定回路、前記書き込みステー
タスフラグ、前記アドレスラッチおよびデータラッチを
除き、その他のリセット処理を必要とする回路要素をリ
セット信号によりリセットするリセット信号発生部とよ
りなるメモリ書き込み制御回路。 - 【請求項３】 前記アドレスラッチと前記データラッチ
とは、外部からのリセット要因が発生しても、直前に入
力されたアドレスとデータとをそれぞれ保持する請求頁
２記載のメモリ書き込み制御回路。 - 【請求項４】 さらに、無効とされた前記メモリ書き込
み許可信号とリセット信号との論理積をとり、リセット
要因の発生期間中に半導体集積回路のクロック発振器の
発振を停止させる信号を出力する回路を有する請求頁２
ないし３のいずれか１項に記載のメモリ書き込み制御回
路。 - 【請求項５】 さらに、前記ＣＰＵから出力側にセレク
タを有し、該セレクタによりＣＰＵから出力されるアド
レス信号、データ信号およびメモリ書き込み信号の組み
合わせ、もしくは、他の半導体集積回路ユニットまたは
外部からのアドレス信号、データ信号およびメモリ書き
込み信号の組み合わせのいずれかを選択して用いる請求
項２ないし４のいずれか１項に記載の装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8223855A JPH1063581A (ja) | 1996-08-26 | 1996-08-26 | メモリ書き込み制御回路 |
| US08/910,021 US6119211A (en) | 1996-08-26 | 1997-08-12 | Circuit for controlling writing data into memory and allowing concurrent reset generation and writing data operation |
| EP97114082A EP0833341A3 (en) | 1996-08-26 | 1997-08-14 | Circuit for controlling writing data to memory |
| KR1019970040897A KR19980019005A (ko) | 1996-08-26 | 1997-08-26 | 데이터를 메모리에 입력시키는 과정을 제어하는 회로(Circuit for controlling writing data to memory) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8223855A JPH1063581A (ja) | 1996-08-26 | 1996-08-26 | メモリ書き込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1063581A true JPH1063581A (ja) | 1998-03-06 |
Family
ID=16804777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8223855A Pending JPH1063581A (ja) | 1996-08-26 | 1996-08-26 | メモリ書き込み制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6119211A (ja) |
| EP (1) | EP0833341A3 (ja) |
| JP (1) | JPH1063581A (ja) |
| KR (1) | KR19980019005A (ja) |
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| KR100584416B1 (ko) * | 1999-09-20 | 2006-05-26 | 삼성전자주식회사 | 프로세서 보드 탈장시 발생하는 비정상 인터럽트 필터링 방법 |
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