JPH10293729A - コンピュータのアクセス制御回路 - Google Patents
コンピュータのアクセス制御回路Info
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- JPH10293729A JPH10293729A JP9103216A JP10321697A JPH10293729A JP H10293729 A JPH10293729 A JP H10293729A JP 9103216 A JP9103216 A JP 9103216A JP 10321697 A JP10321697 A JP 10321697A JP H10293729 A JPH10293729 A JP H10293729A
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- signal
- access
- module
- cpu
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Abstract
(57)【要約】
【課題】 ＣＰＵ４のモジュール７ａ，７ｂに対する誤
ったアクセス結果が発生することを未然に防止する。 【解決手段】 システムバス１．２．３に対してＣＰＵ
４及びアクセス対象のモジュール７ａ，７ｂが接続さ
れ、モジュールに対して選択信号及び読出／書込信号が
印加された状態で、ＣＰＵが該当モジュール対してデー
タのアクセス動作を実行するコンピュータのアクセス制
御回路１１において、ＣＰＵのモジュールに対するアク
セス動作状態を検出するアクセス動作状態検出手段１２
と、アクセス動作状態検出手段がアクセス動作状態の検
出期間ＴA 中にクリア要求信号ＱＣＬが入力したとき、
アクセス動作状態が終了するまでモジュールに対する選
択信号及び読出／書込信号の印加状態を保持する信号ラ
ッチ手段１４，１８，２２とを備えている。
ったアクセス結果が発生することを未然に防止する。 【解決手段】 システムバス１．２．３に対してＣＰＵ
４及びアクセス対象のモジュール７ａ，７ｂが接続さ
れ、モジュールに対して選択信号及び読出／書込信号が
印加された状態で、ＣＰＵが該当モジュール対してデー
タのアクセス動作を実行するコンピュータのアクセス制
御回路１１において、ＣＰＵのモジュールに対するアク
セス動作状態を検出するアクセス動作状態検出手段１２
と、アクセス動作状態検出手段がアクセス動作状態の検
出期間ＴA 中にクリア要求信号ＱＣＬが入力したとき、
アクセス動作状態が終了するまでモジュールに対する選
択信号及び読出／書込信号の印加状態を保持する信号ラ
ッチ手段１４，１８，２２とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、システムバスに対
して少なくともＣＰＵ（中央演算処理装置）及び記憶素
子等のアクセス対象のモジュールが接続されたコンピュ
ータに係わり、特に、ＣＰＵのモジュールに対するアク
セス動作を制御するコンピュータのアクセス制御回路に
関する。
して少なくともＣＰＵ（中央演算処理装置）及び記憶素
子等のアクセス対象のモジュールが接続されたコンピュ
ータに係わり、特に、ＣＰＵのモジュールに対するアク
セス動作を制御するコンピュータのアクセス制御回路に
関する。
【０００２】
【従来の技術】一般的なコンピュータは例えば図４に示
すように構成されている。データバス１、アドレスバス
２及び制御バス３からなるシステムバスに対して、ＣＰ
Ｕ４、ＣＲＴ表示部５、操作部６、アクセス対象となる
例えばＤＲＡＭ等からなる複数のモジュール７ａ，７
ｂ、及びアクセス制御回路８等が接続されている。さら
に、ＣＰＵ４を含む各部にクロック信号ＣＫを供給する
クロック発振器９が接続されている。
すように構成されている。データバス１、アドレスバス
２及び制御バス３からなるシステムバスに対して、ＣＰ
Ｕ４、ＣＲＴ表示部５、操作部６、アクセス対象となる
例えばＤＲＡＭ等からなる複数のモジュール７ａ，７
ｂ、及びアクセス制御回路８等が接続されている。さら
に、ＣＰＵ４を含む各部にクロック信号ＣＫを供給する
クロック発振器９が接続されている。
【０００３】前記アクセス制御回路８は、ＣＰＵ４から
アドレスバス２へ出力されたアドレスＡからＣＰＵ４の
アクセス対象のモジュール７ａ（７ｂ）を決定して、こ
のモジュール７ａ（７ｂ）に対して装置選択信号（以下
ＣＳ信号と略記する）を印加する。同時に、アクセス制
御回路８は、ＣＰＵ４から制御バス３を介して出力され
た読出／書込信号（以下Ｒ／Ｗ信号と略記する）の信号
レベルから判断した書込可能信号（以下ＷＥ信号と略記
する）又は読出可能信号（以下ＲＥ信号と略記する）を
印加する。その結果、ＣＳ信号，ＷＥ信号又はＲＥ信号
が印加されたモジュール７ａ（７ｂ）がデータの書込可
能状態又は読出可能状態に移行する。
アドレスバス２へ出力されたアドレスＡからＣＰＵ４の
アクセス対象のモジュール７ａ（７ｂ）を決定して、こ
のモジュール７ａ（７ｂ）に対して装置選択信号（以下
ＣＳ信号と略記する）を印加する。同時に、アクセス制
御回路８は、ＣＰＵ４から制御バス３を介して出力され
た読出／書込信号（以下Ｒ／Ｗ信号と略記する）の信号
レベルから判断した書込可能信号（以下ＷＥ信号と略記
する）又は読出可能信号（以下ＲＥ信号と略記する）を
印加する。その結果、ＣＳ信号，ＷＥ信号又はＲＥ信号
が印加されたモジュール７ａ（７ｂ）がデータの書込可
能状態又は読出可能状態に移行する。
【０００４】このＣＳ信号，ＷＥ信号又はＲＥ信号が印
加された状態で、ＣＰＵ４はアドレスバス２及びデータ
バス１を介して該当モジュール７ａ（７ｂ）に対する書
込又は読出のアクセスを実施する。
加された状態で、ＣＰＵ４はアドレスバス２及びデータ
バス１を介して該当モジュール７ａ（７ｂ）に対する書
込又は読出のアクセスを実施する。
【０００５】
【発明が解決しようとする課題】しかしながら図４に示
すコンピュータのアクセス制御回路においても、まだ改
良すべき次のような課題があった。すなわち、図５に示
すタイムチャートに示すように、クロック信号ＣＫにお
ける２つのクロックサイクルＴ2 ，Ｔ3 で一つのモジュ
ール７ａ（７ｂ）に対してＬレベル（Ｌアクティブ）の
ＣＳ信号及びＷＥ信号を送出して、データバス１及びア
ドレスバス２にデータＤ及びアドレスＡを出力して指定
モジュール７ａ（７ｂ）の指定アドレスに対するデータ
Ｄの書込が終了する。
すコンピュータのアクセス制御回路においても、まだ改
良すべき次のような課題があった。すなわち、図５に示
すタイムチャートに示すように、クロック信号ＣＫにお
ける２つのクロックサイクルＴ2 ，Ｔ3 で一つのモジュ
ール７ａ（７ｂ）に対してＬレベル（Ｌアクティブ）の
ＣＳ信号及びＷＥ信号を送出して、データバス１及びア
ドレスバス２にデータＤ及びアドレスＡを出力して指定
モジュール７ａ（７ｂ）の指定アドレスに対するデータ
Ｄの書込が終了する。
【０００６】このような手順でアクセス処理を実行する
コンピュータにおいて、２つのクロックサイクルＴ5 ，
Ｔ6 で一つのモジュール７ａ（７ｂ）に対してＬレベル
のＣＳ信号及びＷＥ信号を送出して、データバス１及び
アドレスバス２にデータＤ及びアドレスＡを出力してモ
ジュール７ａ（７ｂ）の指定アドレスにデータの書込動
作途中で、Ｌレベル（Ｌアクティブ）のクリア信号ＣＬ
が入力すると、この時点で、モジュール７ａ（７ｂ）に
印加されているＬレベルのＣＳ信号及びＷＥ信号は解除
されて元のＨレベルへ復帰する。
コンピュータにおいて、２つのクロックサイクルＴ5 ，
Ｔ6 で一つのモジュール７ａ（７ｂ）に対してＬレベル
のＣＳ信号及びＷＥ信号を送出して、データバス１及び
アドレスバス２にデータＤ及びアドレスＡを出力してモ
ジュール７ａ（７ｂ）の指定アドレスにデータの書込動
作途中で、Ｌレベル（Ｌアクティブ）のクリア信号ＣＬ
が入力すると、この時点で、モジュール７ａ（７ｂ）に
印加されているＬレベルのＣＳ信号及びＷＥ信号は解除
されて元のＨレベルへ復帰する。
【０００７】その結果、この時点でモジュール７ａ（７
ｂ）は書込不可能状態へ移行するので、モジュール７ａ
（７ｂ）に対する書込動作が正常に終了しない。その結
果、データバス１に出力されたデータＤが正常に書込ま
れたか否かの確認ができないので、モジュール７ａ（７
ｂ）に書込まれている各データが正しいとの保証が得ら
れない問題が生じる。
ｂ）は書込不可能状態へ移行するので、モジュール７ａ
（７ｂ）に対する書込動作が正常に終了しない。その結
果、データバス１に出力されたデータＤが正常に書込ま
れたか否かの確認ができないので、モジュール７ａ（７
ｂ）に書込まれている各データが正しいとの保証が得ら
れない問題が生じる。
【０００８】よって、クリア状態が解除された時点にお
いて、該当モジュール７ａ（７ｂ）に書込まれている各
データを使用できない問題がある。なお、クリア信号Ｃ
Ｌとしては、このコンピュータを構成する各部４，５，
６，８が自己診断により異常を検出した場合に出力され
る内部クリア信号ＣＬの他に、例えば操作者が操作部６
から入力する強制的な外部クリア信号ＣＬもある。
いて、該当モジュール７ａ（７ｂ）に書込まれている各
データを使用できない問題がある。なお、クリア信号Ｃ
Ｌとしては、このコンピュータを構成する各部４，５，
６，８が自己診断により異常を検出した場合に出力され
る内部クリア信号ＣＬの他に、例えば操作者が操作部６
から入力する強制的な外部クリア信号ＣＬもある。
【０００９】本発明はこのような事情に鑑みてなされた
ものであり、ＣＰＵのアクセス動作を監視することによ
って、たとえアクセス動作中に不意にクリア信号が発生
したとしても、このアクセス動作が終了するまでは発生
したクリア信号を留保でき、モジュールに対する誤った
アクセス結果が発生することを未然に防止でき、よって
コンピュータ全体の信頼性を向上できるコンピュータの
アクセス制御回路を提供することを目的とする。
ものであり、ＣＰＵのアクセス動作を監視することによ
って、たとえアクセス動作中に不意にクリア信号が発生
したとしても、このアクセス動作が終了するまでは発生
したクリア信号を留保でき、モジュールに対する誤った
アクセス結果が発生することを未然に防止でき、よって
コンピュータ全体の信頼性を向上できるコンピュータの
アクセス制御回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解消するため
に、本発明は、システムバスに対してＣＰＵ及びアクセ
ス対象のモジュールが接続され、モジュールに対して選
択信号及び読出／書込信号が印加された状態で、ＣＰＵ
が該当モジュール対してデータのアクセス動作を実行す
るコンピュータのアクセス制御回路において、ＣＰＵの
モジュールに対するアクセス動作状態を検出するアクセ
ス動作状態検出手段と、このアクセス動作状態検出手段
がアクセス動作状態の検出期間中にクリア要求信号が入
力したとき、アクセス動作状態が終了するまでモジュー
ルに対する選択信号及び読出／書込信号の印加状態を保
持する信号ラッチ手段とを備えている。
に、本発明は、システムバスに対してＣＰＵ及びアクセ
ス対象のモジュールが接続され、モジュールに対して選
択信号及び読出／書込信号が印加された状態で、ＣＰＵ
が該当モジュール対してデータのアクセス動作を実行す
るコンピュータのアクセス制御回路において、ＣＰＵの
モジュールに対するアクセス動作状態を検出するアクセ
ス動作状態検出手段と、このアクセス動作状態検出手段
がアクセス動作状態の検出期間中にクリア要求信号が入
力したとき、アクセス動作状態が終了するまでモジュー
ルに対する選択信号及び読出／書込信号の印加状態を保
持する信号ラッチ手段とを備えている。
【００１１】このように構成されたコンピュータのアク
セス制御回路においては、アクセス動作状態検出手段に
よって、ＣＰＵのモジュールに対するアクセス動作状態
が監視されている。そして、ＣＰＵのアクセス動作期間
中にクリア要求信号が入力した場合は、このアクセス動
作状態が終了するまでモジュールに対する選択信号及び
読出／書込信号の印加状態が保持される。
セス制御回路においては、アクセス動作状態検出手段に
よって、ＣＰＵのモジュールに対するアクセス動作状態
が監視されている。そして、ＣＰＵのアクセス動作期間
中にクリア要求信号が入力した場合は、このアクセス動
作状態が終了するまでモジュールに対する選択信号及び
読出／書込信号の印加状態が保持される。
【００１２】したがって、アクセス動作途中で選択信号
及び読出／書込信号が解除されることはないので、モジ
ュールに対する誤ったアクセス結果が発生することが未
然に防止される。
及び読出／書込信号が解除されることはないので、モジ
ュールに対する誤ったアクセス結果が発生することが未
然に防止される。
【００１３】
【発明の実施の形態】以下本発明の一実施形態酢を図面
を用いて説明する。図１は実施形態のアクセス制御回路
が組込まれたコンピュータの概略構成を示す模式図であ
る。図４に示す従来のアクセス制御回路が組込まれたコ
ンピュータと同一部分には同一符号を付して重複する部
分の詳細説明を省略する。
を用いて説明する。図１は実施形態のアクセス制御回路
が組込まれたコンピュータの概略構成を示す模式図であ
る。図４に示す従来のアクセス制御回路が組込まれたコ
ンピュータと同一部分には同一符号を付して重複する部
分の詳細説明を省略する。
【００１４】データバス１、アドレスバス２及び制御バ
ス３からなるシステムバスに対して、ＣＰＵ４、ＣＲＴ
表示部５、操作部６、アクセス対象となる例えばＤＲＡ
Ｍ等からなる複数のモジュール７ａ，７ｂ、及びアクセ
ス制御回路１１等が接続されている。さらに、ＣＰＵ４
を含む各部にクロック信号ＣＫを供給するクロック発振
器９が接続されている。
ス３からなるシステムバスに対して、ＣＰＵ４、ＣＲＴ
表示部５、操作部６、アクセス対象となる例えばＤＲＡ
Ｍ等からなる複数のモジュール７ａ，７ｂ、及びアクセ
ス制御回路１１等が接続されている。さらに、ＣＰＵ４
を含む各部にクロック信号ＣＫを供給するクロック発振
器９が接続されている。
【００１５】アクセス制御回路１１にはＣＰＵ４からア
ドレスバス２を介して出力されたアドレスＡが入力され
る。また、アクセス制御回路１１にはＣＰＵ４から制御
バス３を介してＲ／Ｗ信号、モジュール７ａ（７ｂ）に
対するアクセス開始信号ＡＳ及びアクセス終了信号ＡＥ
が入力される。さらに、このアクセス制御回路１１には
制御バス３を介してクロック発振器９からクロック信号
ＣＫが印加される。さらに、制御バス３を介して外部又
は内部で発生したクリア要求信号ＲＣＬが印加される。
ドレスバス２を介して出力されたアドレスＡが入力され
る。また、アクセス制御回路１１にはＣＰＵ４から制御
バス３を介してＲ／Ｗ信号、モジュール７ａ（７ｂ）に
対するアクセス開始信号ＡＳ及びアクセス終了信号ＡＥ
が入力される。さらに、このアクセス制御回路１１には
制御バス３を介してクロック発振器９からクロック信号
ＣＫが印加される。さらに、制御バス３を介して外部又
は内部で発生したクリア要求信号ＲＣＬが印加される。
【００１６】そして、このアクセス制御回路１１から各
モジュール７ａ，７ｂに対してそれぞれＣＳ信号，ＷＥ
信号及びＲＥ信号が出力される。なお、図１の回路にお
いては説明を簡単にするためにＲＥ信号は省略されてい
る。
モジュール７ａ，７ｂに対してそれぞれＣＳ信号，ＷＥ
信号及びＲＥ信号が出力される。なお、図１の回路にお
いては説明を簡単にするためにＲＥ信号は省略されてい
る。
【００１７】さらに、アクセス制御回路１１から制御バ
ス３に対してシステムクリア信号ＳＣＬが出力される。
図２はアクセス制御回路１１の概略構成を示すブロック
図である。このアクセス制御回路１１内には、主に、フ
リップフロップ１２、アンドゲート１４、クリア信号生
成回路１５、ＣＳ信号生成回路１７、ＣＳ信号ラッチ回
路１８、ＷＥ信号生成回路２０、ＷＥ信号ラッチ回路２
１等が組込まれている。
ス３に対してシステムクリア信号ＳＣＬが出力される。
図２はアクセス制御回路１１の概略構成を示すブロック
図である。このアクセス制御回路１１内には、主に、フ
リップフロップ１２、アンドゲート１４、クリア信号生
成回路１５、ＣＳ信号生成回路１７、ＣＳ信号ラッチ回
路１８、ＷＥ信号生成回路２０、ＷＥ信号ラッチ回路２
１等が組込まれている。
【００１８】次に、上記各回路の詳細動作を順番に説明
する。ＣＰＵ４から制御バス３を介してクロック信号Ｃ
Ｋに同期して出力される図３のタイムチャートに示すパ
ルス状波形を有するアクセス開始信号ＡＳ及び同じくバ
ルス状波形を有するアクセス終了信号ＡＥはアクセス動
作状態検出手段としてのフリップフロップ１２のセット
端子Ｓ及びリセット端子Ｒへ印加される。このフリップ
フロップ１２のクロック端子には前記クロック信号ＣＫ
が入力される。
する。ＣＰＵ４から制御バス３を介してクロック信号Ｃ
Ｋに同期して出力される図３のタイムチャートに示すパ
ルス状波形を有するアクセス開始信号ＡＳ及び同じくバ
ルス状波形を有するアクセス終了信号ＡＥはアクセス動
作状態検出手段としてのフリップフロップ１２のセット
端子Ｓ及びリセット端子Ｒへ印加される。このフリップ
フロップ１２のクロック端子には前記クロック信号ＣＫ
が入力される。
【００１９】したがって、このフリップフロップ１２の
出力端子Ｑの出力信号（ＦＦ出力信号）は、図３のタイ
ムチャートに示すように、アクセス開始信号ＡＳが印加
された状態でのクロック信号ＣＫの立上がりに同期して
立上がり、アクセス終了信号ＡＥが印加された状態での
クロック信号ＣＫの立上がりに同期して立下がる。よっ
て、このＦＦ出力信号のＨレベル期間がＣＰＵ４による
モジュール７ａ（７ｂ）に対するアクセス動作期間ＴA
となる。
出力端子Ｑの出力信号（ＦＦ出力信号）は、図３のタイ
ムチャートに示すように、アクセス開始信号ＡＳが印加
された状態でのクロック信号ＣＫの立上がりに同期して
立上がり、アクセス終了信号ＡＥが印加された状態での
クロック信号ＣＫの立上がりに同期して立下がる。よっ
て、このＦＦ出力信号のＨレベル期間がＣＰＵ４による
モジュール７ａ（７ｂ）に対するアクセス動作期間ＴA
となる。
【００２０】フリップフロップ１２の出力信号はインバ
ータ１３で信号レベルが反転されて、Ｌアクティブのア
クセス状態信号となり、アンドゲート１４の一方の入力
端子へ入力される。
ータ１３で信号レベルが反転されて、Ｌアクティブのア
クセス状態信号となり、アンドゲート１４の一方の入力
端子へ入力される。
【００２１】コンピュータの外部及びコンピュータの内
部の各部から出力されたＨアクティブの各クリア要求信
号ＱＣＬは例えばオアゲートからなるクリア信号生成回
路１５で１本のクリア要求信号ＱＣＬに集約されて前記
アンドゲート１４の他方の入力端子へ入力される。
部の各部から出力されたＨアクティブの各クリア要求信
号ＱＣＬは例えばオアゲートからなるクリア信号生成回
路１５で１本のクリア要求信号ＱＣＬに集約されて前記
アンドゲート１４の他方の入力端子へ入力される。
【００２２】このアンドゲート１４の一方の入力端子に
は前記Ｌアクティブのアクセス状態信号が印加されてい
るので、ＣＰＵ４によるアクセス動作期間ＴA おいて
は、クリア要求信号ＱＣＬはこのアンドゲート１４を通
過することはない。
は前記Ｌアクティブのアクセス状態信号が印加されてい
るので、ＣＰＵ４によるアクセス動作期間ＴA おいて
は、クリア要求信号ＱＣＬはこのアンドゲート１４を通
過することはない。
【００２３】Ｌアクティブのアクセス状態信号が印加さ
れていない期間にアンドゲート１４を通過したＨアクテ
ィブのクリア要求信号ＱＣＬはインバータ１６で信号レ
ベルが反転されて、Ｌアクティブのシステムクリア信号
ＳＣＬに変換されて外部へ出力される。
れていない期間にアンドゲート１４を通過したＨアクテ
ィブのクリア要求信号ＱＣＬはインバータ１６で信号レ
ベルが反転されて、Ｌアクティブのシステムクリア信号
ＳＣＬに変換されて外部へ出力される。
【００２４】さらに、この出力されたシステムクリア信
号ＳＣＬは、フリップフロップ１２のクリア端子へ印加
されると共に、ＣＳ信号ラッチ回路１８及びＷＥ信号ラ
ッチ回路２１の各クリア端子へ印加される。したがっ
て、たとえ一つのクロックサイクルＴの途中であっても
フリップフロップ１２にセットされているアクセス動作
状態はクリアされる。
号ＳＣＬは、フリップフロップ１２のクリア端子へ印加
されると共に、ＣＳ信号ラッチ回路１８及びＷＥ信号ラ
ッチ回路２１の各クリア端子へ印加される。したがっ
て、たとえ一つのクロックサイクルＴの途中であっても
フリップフロップ１２にセットされているアクセス動作
状態はクリアされる。
【００２５】ＣＰＵ４からアドレスバス２を介して出力
されたアドレスＡとＣＰＵ４から制御バス３を介して出
力されたＲ／Ｗ信号はＣＳ信号生成回路１７へ入力され
る。ＣＳ信号生成回路１７はアドレスＡからＣＰＵ４の
アクセス対象のモジュール７ａ（７ｂ）を決定して、Ｒ
／Ｗ信号に同期してＨレベルのＣＳ信号を次のＣＳ信号
ラッチ回路１８へ印加する。
されたアドレスＡとＣＰＵ４から制御バス３を介して出
力されたＲ／Ｗ信号はＣＳ信号生成回路１７へ入力され
る。ＣＳ信号生成回路１７はアドレスＡからＣＰＵ４の
アクセス対象のモジュール７ａ（７ｂ）を決定して、Ｒ
／Ｗ信号に同期してＨレベルのＣＳ信号を次のＣＳ信号
ラッチ回路１８へ印加する。
【００２６】ＣＳ信号ラッチ回路１８はクロック信号Ｃ
Ｋに同期して、印加されているＨレベルのＣＳ信号をラ
ッチして、このＨレベルのＣＳ信号を出力する。ＣＳ信
号ラッチ回路１８から出力されたＣＳ信号はインバータ
１９で信号レベルが反転されて、ＬアクティブのＣＳ信
号としてアクセス対象のモジュール７ａ（７ｂ）のＣＳ
端子へ送出される。なお、このＣＳ信号はクリア端子に
システムクリア信号ＳＣＬが印加されると、たとえ一つ
のクロックサイクルＴの途中であっても解除される。
Ｋに同期して、印加されているＨレベルのＣＳ信号をラ
ッチして、このＨレベルのＣＳ信号を出力する。ＣＳ信
号ラッチ回路１８から出力されたＣＳ信号はインバータ
１９で信号レベルが反転されて、ＬアクティブのＣＳ信
号としてアクセス対象のモジュール７ａ（７ｂ）のＣＳ
端子へ送出される。なお、このＣＳ信号はクリア端子に
システムクリア信号ＳＣＬが印加されると、たとえ一つ
のクロックサイクルＴの途中であっても解除される。
【００２７】同様に、ＣＰＵ４からアドレスバス２を介
して出力されたアドレスＡとＣＰＵ４から制御バス３を
介して出力されたＲ／Ｗ信号はＷＥ信号生成回路２０へ
入力される。ＷＥ信号生成回路２０はアドレスＡからＣ
ＰＵ４のアクセス対象のモジュール７ａ（７ｂ）を決定
して、Ｒ／Ｗ信号に同期してＨレベルのＷＥ信号を次の
ＷＥ信号ラッチ回路２１へ印加する。
して出力されたアドレスＡとＣＰＵ４から制御バス３を
介して出力されたＲ／Ｗ信号はＷＥ信号生成回路２０へ
入力される。ＷＥ信号生成回路２０はアドレスＡからＣ
ＰＵ４のアクセス対象のモジュール７ａ（７ｂ）を決定
して、Ｒ／Ｗ信号に同期してＨレベルのＷＥ信号を次の
ＷＥ信号ラッチ回路２１へ印加する。
【００２８】ＷＥ信号ラッチ回路２１はクロック信号Ｃ
Ｋに同期して、印加されているＨレベルのＷＥ信号をラ
ッチして、このＨレベルのＷＥ信号を出力する。ＷＥ信
号ラッチ回路２１から出力されたＷＥ信号はインバータ
２２で信号レベルが反転されて、ＬアクティブのＷＥ信
号としてアクセス対象のモジュール７ａ（７ｂ）のＷＥ
端子へ送出される。なお、このＷＥ信号はクリア端子に
システムクリア信号ＳＣＬが印加されると、たとえ一つ
のクロックサイクルＴの途中であっても解除される。
Ｋに同期して、印加されているＨレベルのＷＥ信号をラ
ッチして、このＨレベルのＷＥ信号を出力する。ＷＥ信
号ラッチ回路２１から出力されたＷＥ信号はインバータ
２２で信号レベルが反転されて、ＬアクティブのＷＥ信
号としてアクセス対象のモジュール７ａ（７ｂ）のＷＥ
端子へ送出される。なお、このＷＥ信号はクリア端子に
システムクリア信号ＳＣＬが印加されると、たとえ一つ
のクロックサイクルＴの途中であっても解除される。
【００２９】なお、図２のブロック図においては、ＣＳ
信号生成回路１７，ＣＳ信号ラッチ回路１８，インバー
タ１９及びＷＥ信号生成回路２０，ＷＥ信号ラッチ回路
２１、インバータ２２はそれぞれ１個づつ記載したが、
実際には、ＣＰＵ４がアクセスするモジュール７ａ，７
ｂの数に対応する数の各回路１７，１８，１９，２０，
２１，２２が設けられている。
信号生成回路１７，ＣＳ信号ラッチ回路１８，インバー
タ１９及びＷＥ信号生成回路２０，ＷＥ信号ラッチ回路
２１、インバータ２２はそれぞれ１個づつ記載したが、
実際には、ＣＰＵ４がアクセスするモジュール７ａ，７
ｂの数に対応する数の各回路１７，１８，１９，２０，
２１，２２が設けられている。
【００３０】さらに、図示しないが、実際のアクセス制
御回路１１においては、各モジュール７ａ（７ｂ）に対
してＲＥ信号を印加するためのＲＥ信号生成回路、ＲＥ
信号ラッチ回路及びインバータが設けられている。
御回路１１においては、各モジュール７ａ（７ｂ）に対
してＲＥ信号を印加するためのＲＥ信号生成回路、ＲＥ
信号ラッチ回路及びインバータが設けられている。
【００３１】次に、このように構成されたコンピュータ
のアクセス制御回路１１の動作を図３のタイムチャート
を用いて説明する。ＣＰＵ４は、クロック信号ＣＫのク
ロックサイクルＴ1 〜Ｔ4 で一つのモジュール７ａ（７
ｂ）内の番地を指定したアドレスＡ及び書込みを示すＬ
レベルのＲ／Ｗ信号を出力する。同時にアクセス開始信
号ＡＳ及び２クロックサイクル後にアクセス終了信号Ａ
Ｅを出力する。そして、クロックサイクルＴ1 〜Ｔ4 で
該当モジュール７ａ（７ｂ）に書込むべきデータＤを出
力する。
のアクセス制御回路１１の動作を図３のタイムチャート
を用いて説明する。ＣＰＵ４は、クロック信号ＣＫのク
ロックサイクルＴ1 〜Ｔ4 で一つのモジュール７ａ（７
ｂ）内の番地を指定したアドレスＡ及び書込みを示すＬ
レベルのＲ／Ｗ信号を出力する。同時にアクセス開始信
号ＡＳ及び２クロックサイクル後にアクセス終了信号Ａ
Ｅを出力する。そして、クロックサイクルＴ1 〜Ｔ4 で
該当モジュール７ａ（７ｂ）に書込むべきデータＤを出
力する。
【００３２】すると、クロックサイクルＴ2 〜Ｔ3 にて
該当モジュール７ａ（７ｂ）へＬレベルのＣＳ信号およ
ぴＷＥ信号が出力される。その結果、ＣＰＵ４はクロッ
クサイクルＴ2 〜Ｔ3 期間内において、該当モジュール
７ａ（７ｂ）に対して書込みのアクセス動作を実行す
る。
該当モジュール７ａ（７ｂ）へＬレベルのＣＳ信号およ
ぴＷＥ信号が出力される。その結果、ＣＰＵ４はクロッ
クサイクルＴ2 〜Ｔ3 期間内において、該当モジュール
７ａ（７ｂ）に対して書込みのアクセス動作を実行す
る。
【００３３】そして、このＣＵ４がモジュール７（７
ａ）に対する実際の書込みのアクセスを実行している期
間、すなわち、アクセス開始信号ＡＳからアクセス終了
信号ＡＥまでの期間は、アクセス動作期間ＴA となり、
フリップフロップ１２の出力信号（ＦＦ信号）はＨレベ
ル状態を維持している。
ａ）に対する実際の書込みのアクセスを実行している期
間、すなわち、アクセス開始信号ＡＳからアクセス終了
信号ＡＥまでの期間は、アクセス動作期間ＴA となり、
フリップフロップ１２の出力信号（ＦＦ信号）はＨレベ
ル状態を維持している。
【００３４】そして、例えばクロックサイクルＴ2 内に
おいて、外部又は内部からＨレベルのクリア要求信号Ｑ
ＣＬが入力すると、この入力した時刻は前述したアクセ
ス動作期間ＴA 内に位置するので、今回入力したクリア
要求信号ＱＣＬはアンドゲート１４を通過できないの
で、システムクリア信号ＳＣＬが出力されることはな
い。
おいて、外部又は内部からＨレベルのクリア要求信号Ｑ
ＣＬが入力すると、この入力した時刻は前述したアクセ
ス動作期間ＴA 内に位置するので、今回入力したクリア
要求信号ＱＣＬはアンドゲート１４を通過できないの
で、システムクリア信号ＳＣＬが出力されることはな
い。
【００３５】その結果、クリア要求信号ＱＣＬが入力さ
れたタイミングでＣＳ信号ラッチ回路１８及びＷＥ信号
ラッチ回路２１がクリアされることはないので、ＣＰＵ
４が該当モジュール７ａ（７ｂ）に対して書込みのアク
セス動作動作中にＣＳ信号及びＷＥ信号が解除されるこ
とはない。
れたタイミングでＣＳ信号ラッチ回路１８及びＷＥ信号
ラッチ回路２１がクリアされることはないので、ＣＰＵ
４が該当モジュール７ａ（７ｂ）に対して書込みのアク
セス動作動作中にＣＳ信号及びＷＥ信号が解除されるこ
とはない。
【００３６】そして、アクセス動作期間ＴA が終了し
て、フリップフロップ１２の出力信号（ＦＦ信号）がＨ
レベル状態からＬレベル状態へ移行するクロックサイク
ルＴ4において、今回入力したクリア要求信号ＱＣＬが
アンドゲート１４を通過して、システムクリア信号ＳＣ
Ｌが出力されるので、この時点で、ＣＰＵ４を含む各部
５，６に対してシステムクリア信号ＳＣＬが出力される
と共に、自己内のフリップフロップ１２、ＣＳ信号ラッ
チ回路１８、ＷＥ信号ラッチ回路２１もクリアされる。
て、フリップフロップ１２の出力信号（ＦＦ信号）がＨ
レベル状態からＬレベル状態へ移行するクロックサイク
ルＴ4において、今回入力したクリア要求信号ＱＣＬが
アンドゲート１４を通過して、システムクリア信号ＳＣ
Ｌが出力されるので、この時点で、ＣＰＵ４を含む各部
５，６に対してシステムクリア信号ＳＣＬが出力される
と共に、自己内のフリップフロップ１２、ＣＳ信号ラッ
チ回路１８、ＷＥ信号ラッチ回路２１もクリアされる。
【００３７】なお、アクセス動作期間ＴA 以外の期間に
クリア要求信号ＱＣＬが入力された場合は、即座にシス
テムクリア信号ＳＣＬが出力される。このように構成さ
れたコンピュータのアクセス制御回路１１においては、
ＣＰＵ４のモジュール７ａ，７ｂに対するアクセス動作
状態が監視され、その動作状態がフリップフロップ１２
に記憶保持されている。そして、ＣＰＵ４のアクセス動
作期間ＴA 中に外部から又は内部からクリア要求信号Ｑ
ＣＬが発生した場合は、このアクセス動作状態が終了す
るまでモジュール７ａ，７ｂに対するＣＳ信号及びＷＥ
信号又はＲＥ信号の印加状態が保持される。
クリア要求信号ＱＣＬが入力された場合は、即座にシス
テムクリア信号ＳＣＬが出力される。このように構成さ
れたコンピュータのアクセス制御回路１１においては、
ＣＰＵ４のモジュール７ａ，７ｂに対するアクセス動作
状態が監視され、その動作状態がフリップフロップ１２
に記憶保持されている。そして、ＣＰＵ４のアクセス動
作期間ＴA 中に外部から又は内部からクリア要求信号Ｑ
ＣＬが発生した場合は、このアクセス動作状態が終了す
るまでモジュール７ａ，７ｂに対するＣＳ信号及びＷＥ
信号又はＲＥ信号の印加状態が保持される。
【００３８】したがって、ＣＰＵ４のアクセス動作途中
でＣＳ信号及びＷＥ信号又はＲＥ信が解除されることは
ないので、モジュール７ａ，７ｂに対する誤ったアクセ
ス結果が発生することが未然に防止される。したがっ
て、このアクセス制御回路１１が組込まれたコンピュー
タの信頼性をより一層向上てきる。
でＣＳ信号及びＷＥ信号又はＲＥ信が解除されることは
ないので、モジュール７ａ，７ｂに対する誤ったアクセ
ス結果が発生することが未然に防止される。したがっ
て、このアクセス制御回路１１が組込まれたコンピュー
タの信頼性をより一層向上てきる。
【００３９】
【発明の効果】以上説明したように本発明のコンピュー
タのアクセス制御回路においては、ＣＰＵのモジュール
に対するアクセス動作を常時監視している。そして、こ
のアクセス動作中に入力したクリア要求信号をアクセス
動作終了ま留保している。
タのアクセス制御回路においては、ＣＰＵのモジュール
に対するアクセス動作を常時監視している。そして、こ
のアクセス動作中に入力したクリア要求信号をアクセス
動作終了ま留保している。
【００４０】したがって、たとえアクセス動作中に不意
にクリア要求信号が入力したとしても、モジュールに対
する誤ったアクセス結果が発生することを未然に防止で
き、コンピュータ全体の信頼性を向上できる。
にクリア要求信号が入力したとしても、モジュールに対
する誤ったアクセス結果が発生することを未然に防止で
き、コンピュータ全体の信頼性を向上できる。
【図１】 本発明の一実施形態のアクセス制御回路が組
込まれたコンピュータの概略構成を示す模式図
込まれたコンピュータの概略構成を示す模式図
【図２】 同実施形態のアクセス制御回路の概略構成を
示すブロック図
示すブロック図
【図３】 同実施形態のアクセス制御回路の動作を示す
タイムチャート
タイムチャート
【図４】 従来のアクセス制御回路が組込まれたコンピ
ュータの概略構成を示す模式図
ュータの概略構成を示す模式図
【図５】 同従来のアクセス制御回路の動作を示すタイ
ムチャート
ムチャート
１…データバス ２…アドレスバス ３…制御バス ４…ＣＰＵ ５…ＣＲＴ表示部 ６…操作部 ７ａ，７ｂ…モジュール ９…クロック発振器 １１…アクセス制御回路 １２…フリップフロップ １４…アンドゲート １５…クリア信号生成部 １７…ＣＳ信号生成回路 １８…ＣＳ信号ラッチ回路 ２０…ＷＥ信号生成回路 ２１…ＷＥ信号ラッチ回路
Claims (1)
- 【請求項１】 システムバスに対してＣＰＵ及びアクセ
ス対象のモジュールが接続され、前記モジュールに対し
て選択信号及び読出／書込信号が印加された状態で、前
記ＣＰＵが該当モジュール対してデータのアクセス動作
を実行するコンピュータのアクセス制御回路において、 前記ＣＰＵの前記モジュールに対するアクセス動作状態
を検出するアクセス動作状態検出手段と、 このアクセス動作状態検出手段がアクセス動作状態の検
出期間中にクリア要求信号が入力したとき、前記アクセ
ス動作状態が終了するまで前記モジュールに対する選択
信号及び読出／書込信号の印加状態を保持する信号ラッ
チ手段とを備えたコンピュータのアクセス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9103216A JPH10293729A (ja) | 1997-04-21 | 1997-04-21 | コンピュータのアクセス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9103216A JPH10293729A (ja) | 1997-04-21 | 1997-04-21 | コンピュータのアクセス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10293729A true JPH10293729A (ja) | 1998-11-04 |
Family
ID=14348315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9103216A Pending JPH10293729A (ja) | 1997-04-21 | 1997-04-21 | コンピュータのアクセス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10293729A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141038A (ja) * | 2005-11-21 | 2007-06-07 | Yamatake Corp | 装置管理システム |
-
1997
- 1997-04-21 JP JP9103216A patent/JPH10293729A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141038A (ja) * | 2005-11-21 | 2007-06-07 | Yamatake Corp | 装置管理システム |
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