JP2715310B2

JP2715310B2 - メモリ制御装置

Info

Publication number: JP2715310B2
Application number: JP63252112A
Authority: JP
Inventors: 猛受川
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1988-10-07
Filing date: 1988-10-07
Publication date: 1998-02-18
Anticipated expiration: 2013-02-18
Also published as: JPH02101692A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、SRAMまたは擬似SRAMにより構成されたワー
クメモリのいずれかを選択的にアクセスできるメモリ制
御装置に関する。

［従来の技術］近年、例えばファクシミリ装置など、種々の制御機能
を備えた装置では、装置全体を制御するシステム制御部
をマイクロコンピュータシステムにより構成している。

このようなマイクロコンピュータシステムにおいて
は、CPU（中央処理装置）が実行するプログラムや定数
情報などはROM（リード・オンリ・メモリ）に記憶され
ており、また、CPUが制御処理を行なうために必要なワ
ークエリアは、データ書替可能なRAM（ランダム・アク
セス・メモリ）に記憶される。

さて、このように機器制御を行なうマイクロコンピュ
ータシステムでは、RAMとしては、多くの場合、記憶デ
ータの保持のための書替操作が不要なSRAM（スタティッ
ク型RAM）が用いられている。

一方、近年では、記憶データの保持のための書替操作
が必要なDRAM（ダイナミック型RAM）のピン配置をSRAM
と同一に構成した擬似SRAMを、SRAMと代替して使用する
装置も実用されている。

擬似SRAMは、その記憶部がDRAM構成なので、SRAMに比
べて安価に構成することができるため、擬似SRAMを用い
たマイクロコンピュータシステムは、SRAMを用いたマイ
クロコンピュータシステムに比べて安価に実現できる。
そのコストが不得手きている。

［発明が解決しようとする課題］このようにして、機器制御を行なうマイクロコンピュ
ータシステムには、SRAMを用いるものと擬似SRAMを用い
るものの２種類あるため、従来、次のような不都合を生
じていた。

すなわち、擬似SRAMはデータ保持のための書替操作、
いわゆる、リフレッシュ操作が必要であるため、擬似SR
AMとSRAMを同一のメモリ制御回路でアクセスすることが
できず、メモリ制御回路を２種類構成する必要があり、
コスト低下の障害となっていた。

本発明は、このような実情に鑑みてなされたものであ
り、擬似SRAMとSRAMのいずれもアクセスすることができ
るメモリ制御装置を提供することを目的としている。

［課題を解決するための手段］本発明は、CPUから出力される読み出し／書き込み制
御信号およびアドレス信号に基づいてSRAMをアクセスす
るためのタイミング信号を発生するSRAM用タイミング発
生手段と、読み出し／書き込み制御信号およびアドレス
信号に基づいて擬似SRAMをアクセスするためのタイミン
グ信号を発生する擬似SRAM用タイミング発生手段と、CP
UがSRAMを選択しているときにはSRAM用タイミング発生
手段から出力されるタイミング信号を選択するとともに
CPUが擬似SRAMを選択しているときには擬似SRAM用タイ
ミング発生手段から出力されるタイミング信号を選択す
る選択手段を備え、選択手段が選択したタイミング信号
によりワークメモリをアクセスするようにしたものであ
る。

［作用］したがって、ワークメモリの種類に従って、SRAM用タ
イミング発生手段と擬似SRAM用タイミング発生手段のい
ずれか一方が選択されるので、SRAMおよび擬似SRAMをア
クセスするための装置を共用することができ、それによ
って、メモリ制御装置のコストを低下できる。

［実施例］以下、添付図面を参照しながら、本発明の実施例を詳
細に説明する。

第１図は、本発明の一実施例にかかるマイクロコンピ
ュータシステムを示している。

同図において、CPU（中央処理装置）１は、このマイ
クロコンピュータシステムにおける制御処理を行なうた
めのものであり、その制御処理プログラムおよび制御処
理プログラムに必要な種々の定数情報などは、ROM（リ
ード・オンリ・メモリ）２に記憶されている。

ワークメモリ３は、CPU1が制御処理プログラムを実行
するときに必要なワークエリアを構成するものであり、
SRAMあるいは擬似SRAMのいずれか一方で構成されてい
る。

メモリ制御部４は、CPU1がワークメモリ３をアクセス
するときに、ワークメモリ３の動作タイミングを制御す
るためのものである。

アドレスバス５は、CPU1がアクセスするメモリ空間を
指定するアドレスデータを出力するためのものであり、
データバス６は、CPU1とメモリの間、あるいは、CPU1と
周辺機器の間において、アクセスするデータをやりとり
するためのものである。

また、メモリ制御部４には、CPU1から、ワークメモリ
３にデータを記録することをあらわす書き込み制御信号
WC、ワークメモリ３からデータを読み出すことをあらわ
す読み出し制御信号RC、および、ワークメモリ３を構成
しているメモリ装置の種類をあらわすメモリ種別信号SS
が加えられており、それらの信号に基づいて、メモリ制
御部４は、ワークメモリ３のデータ書き込みを指令する
書き込み信号WE、データ読み出しを指令する読み出し信
号OE、および、ワークメモリ４の動作を指定するチップ
イネーブル信号CEを形成し、それらの信号をワークメモ
リ４に出力している。

また、メモリ制御部３は、ワークメモリ３が擬似SRAM
の場合には、一定の周期でリフレッシュ動作（記憶デー
タ保持のための書替操作）を行なうことをあらわすリフ
レッシュ信号RFを形成して、CPU1に出力している。

ここで、SRAMと擬似SRAMの動作タイミングについて説
明する。なお、以下の説明において、それぞれの制御信
号は、論理Ｌレベルの状態がアクティブ状態である。

SRAMは、第２図（ａ）〜（ｅ）に示すように、チップ
イネーブル信号CEがアクティブになっている状態でえ、
書き込み信号WEがアクティブ状態になると、そのときア
ドレスバス５で確定しているアドレスADiに、データバ
ス６を介して加えられている入力データDTiを記憶す
る。

また、チップイネーブル信号CEがアクティブになって
いる状態で、読み出し信号OEがアクティブ状態になる
と、そのときアドレスバス５で確定しているアドレスAD
oに記憶されているデータを読み出し、そのデータを出
力データDToとしてデータバス６に出力する。

また、擬似SRAMは、第３図（ａ）〜（ｅ）に示すよう
に、データ書き込み／読み出しのタイミングは、SRAMと
同じであるが、チップイネーブル信号CEが非アクティブ
になっている状態で、読み出し信号OEがアクティブにな
ると、リフレッシュ動作を行なう。

このリフレッシュ動作は、擬似SRAMの記憶データが揮
発する前に行なう必要があり、通常は、一定時間隔で行
なわれる。また、このリフレッシュ動作を行なっている
ときには、擬似SRAMをアクセスすることができないの
で、その期間はCPU1を停止しておく必要がある。

第４図（ａ）〜（ｅ）は、CPU1のメモリアクセスタイ
ミングを示している。

ワークメモリ３にデータを書き込むとき、CPU1は、ま
ず、このマイクロコンピュータシステムの基本クロック
信号CLKの立上りタイミングで、書き込み制御信号WCを
アクティブ状態に立ち上げ、次の基本クロック信号CLK
の立上りタイミングで書き込みアドレスをあらわすアド
レスデータDTiをアドレスバス５に出力し、さらに次の
基本クロック信号CLKの立上りタイミングで、データバ
ス６に書き込みデータDTiを出力して基本クロック信号C
LKの１周期保持する。

そして、書き込みデータDTiの出力を終了してから、
次の基本クロック信号CLKの立上りタイミングで、書き
込み制御信号WCを非アクティブ状態に落す。

また、ワークメモリ３からデータを読み出すとき、基
本クロック信号CLKの立上りタイミングで、読み出し制
御信号RCをアクティブ状態に立ち上げ、次の基本クロッ
ク信号CLKの立上りタイミングで読み出しアドレスをあ
らわすアドレスデータDToをアドレスバス５に出力し、
さらに次の基本クロック信号CLKの立上りタイミングで
データバス６に出力されている読み出しデータDToを入
力する。

そして、読み出しデータDToの入力を終了してから、
次の基本クロック信号CLKの立上りタイミングで、読み
出し制御信号RCを非アクティブ状態に落す。

このようにして、ワークメモリ３へのデータアクセス
が行なわれる。

第５図は、メモリ制御部４の具体例を示している。

同図において、基本クロック信号CLK、アドレスバス
５を介して入力されたアドレスデータAD、CPU1から出力
される書き込み制御信号WCおよび読み出し制御信号RC
は、SRAMをアクセスするためのタイミング信号を発生す
るSRAM用タイミング発生部10、および、擬似SRAMをアク
セスするためのタイミング信号を発生する擬似SRAM用タ
イミング発生部11にそれぞれ加えられている。

また、CPU1から出力されるメモリ種別信号SSは、CPU1
から出力されるラッチ信号LTのタイミングでラッチ回路
12にラッチされ、このラッチ回路12の記憶データは、選
択信号SELとして、マルチプレクサ13の選択入力端A/
、オア回路14の一入力端に加えられるとともに、イン
バータ回路15を介して反転され、信号SEL′としてアン
ド回路16の一入力端に加えられている。

SRAM用タイミング発生部10は、第５図（ａ）〜（ｈ）
に示すように、CPU1から出力される書き込み制御信号WC
がアクティブ状態に立ち上がり、次の基本クロック信号
CLKの立上りでアドレスデータADがワークメモリ３のい
ずれかのアドレスに一致している場合に、その基本クロ
ック信号CLKの立ち下がりタイミングでメモリ選択信号S
L1をアクティブ状態に立ち上げ、次の基本クロック信号
CLKの立上りタイミングから、基本クロック信号CLKの立
上りタイミングでアクティブ状態と非アクティブ状態を
繰り返す書き込みパルスWP1を２回出力する。また、メ
モリ選択信号SL1は、基本クロック信号CLKの1.5周期だ
けアクティブ状態を保持したのち、非アクティブ状態に
立ち下げる。

また、SRAM用タイミング発生部10は、CPU1から出力さ
れる読み出し制御信号RCがアクティブ状態に立ち下が
り、次の基本クロック信号CLKの立上りでアドレスデー
タADがワークメモリ３のいずれかのアドレスに一致して
いる場合に、その基本クロック信号CLKの立ち下がりタ
イミングでメモリ選択信号SL1をアクティブ状態に立ち
上げ、次の基本クロック信号CLKの立上りタイミングか
ら、基本クロック信号CLKの立上りタイミングでアクテ
ィブ状態と非アクティブ状態を繰り返す読み出しパルス
RP1を２回出力する。また、メモリ選択信号SL1は、基本
クロック信号CLKの1.5周期だけアクティブ状態を保持し
たのち、非アクティブ状態に立ち下げる。

また、SRAM用タイミング発生部10は、非アクティブ状
態を保持するリフレッシュ信号RF1を出力する。

このようにして、SRAM用タイミング発生部10から出力
されるメモリ選択信号SL1、書き込みパルスWP1、読み出
しパルスRP1、および、リフレッシュ信号RF1は、マルチ
プレクサ13の一方の入力端1A,2A,3A,4Aに加えられてい
る。

擬似SRAMタイミング発生部11は、第７図（ａ）〜
（ｈ）に示すように、CPU1から書き込み制御信号WCおよ
び読み出し制御信号RCが出力されているときには、SRAM
タイミング発生部10と同様に、メモリ選択信号SL2、書
き込みパルスWP2、および、読み出しパルスRP2を出力す
るとともに、擬似SRAMのリフレッシュ周期Trの時間間隔
で、リフレッシュ信号RF2を基本クロック信号CLKの１周
期の期間アクティブ状態に立ち上げる。

このようにして、擬似SRAM用タイミング発生部11から
出力されるメモリ選択信号SL2、書き込みパルスWP2、読
み出しパルスRP2、および、リフレッシュ信号RF2は、マ
ルチプレクサ13の他方の入力端1B,2B,3B,4Bに加えられ
ている。

マルチプレクサ13は、選択入力端A/Bが論理Ｈレベル
になっているときには、入力端1A,2A,3A,4Aに加えられ
ているメモリ選択信号SL1、書き込みパルスWP1、読み出
しパルスRP1、および、リフレッシュ信号RF1を、それぞ
れ出力端1Y,2Y,3Y,4Yより出力し、また、選択入力端A/
が論理Ｌレベルになっているときには、入力端1B,2B,
3B,4Bに加えられているメモリ選択信号SL2、書き込みパ
ルスWP2、読み出しパルスRP2、および、リフレッシュ信
号RF2を、それぞれ出力端1Y,2Y,3Y,4Yより出力する。

マルチプレクサ13の出力端1Yの信号は、オア回路17お
よびオア回路18のそれぞれの一入力端、および、アンド
回路16の他入力端に加えられており、出力端2Yの信号
は、オア回路18の他入力端に加えられており、出力端3Y
の信号は、オア回路19の他入力端に加えられており、出
力端4Yの信号は、オア回路14の他入力端に加えられてい
るとともに、リフレッシュ信号RFとして、CPU1の動作を
外部より停止する停止信号入力端に出力されている。

オア回路18の出力信号は、書き込み信号WEとしてワー
クメモリ３に出力され、オア回路14の出力信号S2、およ
び、オア回路19の出力信号S1は、アンド回路20の２つの
入力端にそれぞれ加えられている。このアンド回路20の
出力信号は、出力信号OEとしてワークメモリ３に出力さ
れ、また、アンド回路16の出力信号は、チップイネーブ
ル信号CEとしてワークメモリ３に出力されている。

以上の構成で、ワークメモリ３がSRAMから構成されて
いるときには、CPU1は、マイクロコンピュータシステム
の立上り時に、論理Ｈレベルのメモリ種別信号SSを出力
するとともに、ラッチ信号LTを出力する。

これにより、メモリ制御部４のラッチ回路12には、論
理Ｈレベルのメモリ種別信号SSが記憶され、ラッチ回路
12より出力される選択信号SELは、論理Ｈレベルになる
（第６図（ｉ）参照）。

それにより、マルチプレクサ13は、入力端1A,2A,3A,4
Aを選択する。また、信号SEL′（第６図（ｊ）参照）が
論理Ｌレベルとなるので、チップイネーブル信号CE（第
６図（ｏ）参照）は論理Ｌレベルに固定される。また、
オア回路14の出力信号S2は、論理Ｈレベルに固定される
ため（第６図（ｌ）参照）、アンド回路20が動作可能な
状態になる。

この状態で、CPU1がワークメモリ３にデータを書き込
むために、上述のタイミングで、アドレスデータAD、お
よび、書き込み制御信号WCを出力すると（第６図
（ｂ），（ｃ）参照）、SRAM用タイミング発生部10は、
上述のタイミングで、メモリ選択信号SL1および書き込
みパルスWP1の状態を変化する（第６図（ｅ），（ｆ）
参照）。

したがって、メモリ選択信号SL1がアクティブ状態に
なり、かつ、書き込みパルスWP1がアクティブ状態にな
っているとき、すなわち、アドレスデータADの内容が書
き込みアドレスADiに確定している状態で、オア回路18
から出力されている書き込み信号WEがアクティブ状態と
なる。

それにより、その期間にCPU1から出力されている書き
込みデータDTi（第４図（ｅ）参照）が、ワークメモリ
３の書き込みアドレスADiに書き込まれる。

また、CPU1がワークメモリ３からデータを読み出すた
めに、上述のタイミングで、アドレスデータADおよび読
み出し制御信号RCを出力すると（第６図（ｂ），（ｄ）
参照）、SRAM用タイミング発生部10は、上述のタイミン
グで、メモリ選択信号SL1および読み出しパルスRP1の状
態を変化する（第６図（ｅ），（ｇ）参照）。

したがって、メモリ選択信号SL1がアクティブ状態に
なり、かつ、読み出しパルスRP1がアクティブ状態にな
っているときにオア回路19の出力信号S1がアクティブ状
態になるので、そのとき、すなわち、アドレスデータAD
の内容が読み出しアドレスADoに確定している状態で、
アンド回路20から出力されている読み出し信号OEがアク
ティブ状態となる（第６図（ｎ）参照）。

それにより、その期間にワークメモリ３から読み出し
アドレスADoに記憶されていたデータが読み出され、そ
の読み出しデータDToがCPU1に入力される。

このようにして、ワークメモリ３に使用されているSR
AMのデータ書き込み／読み出し動作が、メモリ制御部４
により制御される。

一方、ワークメモリ３が擬似SRAMから構成されている
ときには、CPU1は、マイクロコンピュータシステムの立
上り時に、論理Ｌレベルのメモリ種別信号SSを出力する
とともに、ラッチ信号LTを出力する。

これにより、メモリ制御部４のラッチ回路12には、論
理Ｌレベルのメモリ種別信号SSが記憶され、ラッチ回路
12より出力される選択信号SELは、論理Ｌレベルになる
（第７図（ｉ）参照）。

それにより、マルチプレクサ13は、入力端1B,2B,3B,4
Bを選択する。また、信号SEL′（第７図（ｊ）参照）が
論理Ｈレベルとなるので、アンド回路16が動作可能な状
態となる。

この状態で、CPU1がワークメモリ３にデータを書き込
むために、上述のタイミングで、アドレスデータAD、お
よび、書き込み制御信号WCを出力すると（第７図
（ｂ），（ｃ）参照）、擬似SRAM用タイミング発生部10
は、上述のタイミングで、メモリ選択信号SL2および書
き込みパルスWP2の状態を変化する（第７図（ｅ），
（ｆ）参照）。

したがって、メモリ選択信号SL2がアクティブ状態に
なっているときにアンド回路16より出力されるチップイ
ネーブル信号CEがアクティブ状態になり（第７図（ｏ）
参照）、また、メモリ選択信号SL2がアクティブ状態に
なり、かつ、書き込みパルスWP2がアクティブ状態にな
っているとき、すなわち、アドレスデータADの内容が書
き込みアドレスADiに確定している状態で、オア回路18
から出力されている書き込み信号WEがアクティブ状態と
なる。

また、CPU1がワークメモリ３からデータを読み出すた
めに、上述のタイミングで、アドレスデータADおよび読
み出し制御信号RCを出力すると（第７図（ｂ），（ｄ）
参照）、擬似SRAM用タイミング発生部10は、上述のタイ
ミングで、メモリ選択信号SL1および読み出しパルスRP1
の状態を変化する（第７図（ｅ），（ｇ）参照）。

したがって、メモリ選択信号SL2がアクティブ状態に
なっているときにチップイネーブル信号CEがアクティブ
状態になり、メモリ選択信号SL2がアクティブ状態にな
り、かつ、読み出しパルスRP2がアクティブ状態になっ
ているとき、すなわち、アドレスデータADの内容が読み
出しアドレスADoに確定している状態で、アンド回路20
から出力されている読み出し信号OEがアクティブ状態と
なる（第７図（ｎ）参照）。

また、一定周期Trで擬似SRAM用タイミング発生部11か
ら出力されるリフレッシュ信号RF2がアクティブ状態に
なると（第７図（ｈ）参照）、CPU1に出力されるリフレ
ッシュ信号RFがアクティブ状態になるので、そのときに
は、CPU1は停止状態となる。

また、このとき、アンド回路16の２つの入力信号が論
理Ｈレベルになっているので、チップイネーブル信号CE
は非アクティブ状態になっており、また、オア回路19の
出力信号S1が論理Ｈレベルになっているので、リフレッ
シュ信号RF2の論理レベルの変化に応じて、読み出し信
号OEの論理レベルが変化する。

これにより、ワークメモリ３は、リフレッシュ動作を
行なう。

このようにして、ワークメモリ３に使用されている擬
似SRAMのデータ書き込み／読み出し動作とリフレッシュ
動作がメモリ制御部４により制御される。

以上のようにして、本実施例では、ワークメモリ３に
使用されているメモリ装置の種別に応じて、データ書き
込み／読み出し動作、および、リフレッシュ動作を行な
っているので、このメモリ制御部４をSRAMを用いている
ワークメモリ３、および、擬似SRAMを用いているワーク
メモリ３に共用できるので、メモリ制御部４のコストを
低下でき、それによって、機器制御のために組み込まれ
るマイクロコンピュータシステムのコストを低減するこ
とができる。

なお、本発明は、上述したデータ書き込み／読み出し
動作以外のタイミングでデータ書き込み／読み出し動作
を行なうCPUを用いる場合にも、同様にして適用するこ
とができる。

［発明の効果］以上説明したように、本発明によれば、CPUから出力
される読み出し／書き込み制御信号およびアドレス信号
に基づいてSRAMをアクセスするためのタイミング信号を
発生するSRAM用タイミング発生手段と、読み出し／書き
込み制御信号およびアドレス信号に基づいて擬似SRAMを
アクセスするためのタイミング信号を発生する擬似SRAM
用タイミング発生手段と、CPUがSRAMを選択していると
きにはSRAM用タイミング発生手段から出力されるタイミ
ング信号を選択するとともにCPUが擬似SRAMを選択して
いるときには擬似SRAM用タイミング発生手段から出力さ
れるタイミング信号を選択する選択手段を備え、選択手
段が選択したタイミング信号によりワークメモリをアク
セスするようにしたので、SRAMおよび擬似SRAMをアクセ
スするための装置を共用することができ、それによっ
て、メモリ制御装置のコストを低下できるという効果を
得る。

【図面の簡単な説明】

第１図は本発明の一実施例にかかるマイクロコンピュー
タシステムを示すブロック図、第２図はSRAMの動作タイ
ミングの一例を示す波形図、第３図は擬似SRAMの動作タ
イミングの一例を示す波形図、第４図はCPUのデータ書
き込み／読み出し動作タイミングの一例を示す波形図、
第５図はメモリ制御部の一例を示すブロック図、第６図
はSRAMを用いた場合の動作を説明するための波形図、第
７図は擬似SRAMを用いた場合の波形図である。１……CPU（中央処理装置）、３……ワークメモリ、４
……メモリ制御部、10……SRAM用タイミング発生部、11
……擬似SRAM用タイミング発生部、12……ラッチ回路、
13……マルチプレクサ、14,18,19……オア回路、16,20
……アンド回路、15……インバータ回路。

Claims

(57)【特許請求の範囲】

【請求項１】SRAMまたは擬似SRAMにより構成されたワー
クメモリをアクセスするメモリ制御装置において、CPU
から出力される読み出し／書き込み制御信号およびアド
レス信号に基づいてSRAMをアクセスするためのタイミン
グ信号を発生するSRAM用タイミング発生手段と、上記読
み出し／書き込み制御信号およびアドレス信号に基づい
て擬似SRAMをアクセスするためのタイミング信号を発生
する擬似SRAM用タイミング発生手段と、CPUがSRAMを選
択しているときには上記SRAM用タイミング発生手段から
出力されるタイミング信号を選択するとともにCPUが擬
似SRAMを選択しているときには上記擬似SRAM用タイミン
グ発生手段から出力されるタイミング信号を選択する選
択手段を備え、上記選択手段が選択したタイミング信号
によりワークメモリをアクセスすることを特徴とするメ
モリ制御装置。