JPS58501606A - １ビットメモリ読出エラ−を検出，訂正および記録するための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ヱ」Ｌ １ピツトメモリ　エラー ｍ　ｔｏ」ｕ【 腺！口り この発明は、ディジタルデータプロセシングシステムにおいて発生するエラーを 検出、訂正および記録するのに用いるための改良された手段および方法に関する 。より特定的には、この発明は、メモリアクセスオペレーションの間に発生する データエラーを検出、訂正および選択記録するための改良された手段および方法 に関する。

近年、ディジタルデータプロセシングオペレーションの闇に発生するエラーを検 出、訂正および記録するための手段および方法に対して向けられる注意が増大し てきた。そのような能力を設けることにおいて、それらから得られる効果と、必 要とされる付加的なハードウェア、ファームウェアおよび／またはソフトウェア の結果とし生じるコスト、複雑さおよび性能との園に適当なバランスをとること が重要である。したがって、システムにコスト、複雑さまたは仕事を不当に加え ることなく適当な効果をそれらから導き出し得るエラーを検出、訂正および記録 するための＊＊を選択することが重要となってくる。

ａ１μと１１− したがって、この発明の基本的な目的は、データプロセシングシステムにおける エラーを検出、訂正および／また幡記録するのに用いるための改良された手段お よび方法を提供することである。

この発明の特定的な目的は、メモリアクセスオペレーションの闇に起こる特定の タイプのエラーを検出、訂正および選択的！ｌｉｌ！罎するのに用いるための改 良された手段および＠＠を提供することである。

この発明の他の目的は、メモリ読出オペレーションの間に発生する１ビツトのエ ラーを迅速に操作するのに用いるための効果的なエラー検出および記録能力を与 える、メモリと共に用いられる簡略化された装置を提供することである。

この発明の特定の実施例において、１つまたはより多くの集積回路データプロセ ッサメモリと関連して用いるために、比較的に簡単なエラー検出、訂正および記 録装置が設けられる。この簡単な′＠璽を効果的に用いるために、・この＠質は この発明に従って構成および配列され、経験および理論的考慮が示すこと、すな わちメモリから最も予期されるべきエラー発生パターンおよびその結果としての オペレーション上の効果を利用する。したがって後述される理由によって、この 好ましいＩｉ胃は基本的に、再実行によってはまたはメモリ内に正確なワードを 再ストアしてその榎再実行することによっては訂正され得ない、１．ビットエラ ーとして定義される固定１ビツトメモリ読出エラーのみのアドレスおよびエラー 発生パターンを記録しながら、１ビツトメモリ読出エラーを検出おＪ：び訂正す ることに向けられている。一時的なエラーのように他のタイプの１ビツトエラー は訂正されるが、しかし記録はされない。したがってこの好ましい荻蒙は、そう でないものが可能であるよりも著しく簡単であり得る。

各メモリモジュールでならびにデータプロセッサのメモリコントロールに６いて １ビツトメモリ読出エラーの訂正を行なうことによって、他の効果がこの好まし い実施例から生じる。そのような構成の１つの効果に、各メモリモジュールがす べての１ビツトエラーに対する訂正された値を、プロセッサメモリコントロール に依存することな（およびそれらに負担をかけることなく、そのメモリ内に再ス トアすることが可能であるということでる。他の効果は、プロセッサメモリコン トロールが訂正されていないメモリデータを直接に受取ることができ、またすべ ての１ピツトエラーの検出および訂正を独立して行なうことができ、ならびに他 のタイプのエラーの記録と関係なく固定１ビツトメモリ読出エラーの検出および 記録を行なうことができるということである。ざらにプロセッサメモリコントロ ールはエラー検出および訂正データを与えるメモリモジュー・ルを持つ必要がな く、またデータを与えたメモリモジュール内に訂正されたワードを再ストアする 必要がない。したがってプロセッサメモリコントロールは、性能に関連するそれ らのエラーがまるで全く起こらなかったかのように、そこから訂正されていない データを受取るとすぐにメモリモジュールから切り籠され得る。

この発明の特定的な特徴ならびに他の目的、特徴、効果、使用およびそれらの可 能な変更は、添付の図面に従って行なう以下の好ましい実施例の説明から明らか となろう。

ｌ１二１Ｌ虹１１ 第１１７１は　この発明が含まれろプロセッサメモリコントロールシステムな− ・一般的に示すブロック図である。

第２図は、好ましい装置が第１図１：おける各メモリモジュールに対しＩていか に設置プられるかを示すブロック図である。

第３図は、好ましい装置がａ１１図のプロセッサメモリコン１−ロール内にいか に設（プられるかを示すブロック図である。

ましい　の 同一の数″Ｊ′！および文字は、図面を通じて同一の要素を表わτ−０ 集積回路メモリが用いられる好まし・い実施例にとって、起こると予期され得る 最も共通のタイプのエラーは、１ビツトメモリ読出エラーである。したがって閣 ＊さ・を維持するために、この発明の好ましい実施例は基本的に１ビツトメモリ 読出エラーを操作することに関す、る。

１ビツトメモリ読出エラーは、固定的であるかまたは一時的であるかとして特徴 づけられる。前に指摘されたように、固定１ビツトエラーは、続出オペレーショ ンを再実行しても訂正されたワードをメモリ内に再ストアし直した後に再実行し てもエラーが訂正されないという特徴を有プる、メモリから続出されるワードに おける１ビツトのエラーである。

一時的な１ビツトメモリ読出エラーは、（１厄以上の）再実行によって、または 再ストアしその後再実行することによって訂正され得るエラーである。再ストア しその後再実行することによって訂正され得る一時的な１ビツトメモリ続出エラ ーは、通常は出力エラーとして参照され、訂正を得るために再ストアすることが 必要な一時的な１ビツトメモリ読出エラーは、通常はシフトエラーとして参照さ れる。

一時的なエラーは、それらが診断オペレーションの間に発生しないので、容易に 診断されないと考えられている。

また同定エラーと員なり、一時的なエラーは欠陥のあるハードウェアの粘菜とし ては必ずしも発生しないが、たとえば雑音によってまたはアルファ粒子放射によ って発生され得る。また一時的な１ピツトエラーは同定１ビツトエラーよりも頻 繁に起こると考えられるので、これらの一時的なエラーはエラー記録＠値に大き な負担を与える。ざらにこれらの一時的なエラーを記録する試みは、よりｍｌ要 な固定１ビツトエラーをＩ！１゜ この発明の好ましい装置は上ｃＯｇ！素および特徴を、１ピッ１−メモリ続出エ ラーを検出および訂正することのためにおよびハードウェア診断の目的のために ！ｌ要である固定１ビツトエラーを記録するのに非常Ｋ１１ｌ単でがっ効果的な 装置を設けることとなるようにとる。

ここで第３図を参照すると、１つまたはより多くのプロセッサの複数のメモリモ ジュールＭ、−Ｍ。と他プロセツサ部分との間の通信を行なう、プロセッサメモ リコントロールｆ’　Ｍ　Ｃの従来の配列が示されている。典型的にプロセッサ メモリコントロールＰＭＣは、メモリモジュールＭ１−Ｍ１１からアクセスされ る読出データを受取りながら、読出および書込メモリアドレスおよび書込データ に従ってメモリモジュールＭ、−Ｍ、に対して読出および書込制御信号を選択的 に与える。

次に第２図を参照すると、好ましい装置のメモリ部分が８＠１図の典型的なメモ リモジュールのメモリ１ｏと関連し゛て用いるためにどのように部分的に設けら れるかが示され（いる。ｆ−夕は読出信ＳＲに応答して選択されたアドレスおよ びプロセッサメモリコントロールＰＭＣ（第１図）によって与えられるメモリア ドレスでメモリ１ｏから読出されるということが理解されよ°う。メモリ１ｏか ら読出されるこのデータは、普通の方法でＰＭＣに送られ、ざらに（従来の形式 の）１ピツトエラー検出および訂正器１２に部分的に加えられる。よく知られて いるように、メモリがら読出されたデータは、ストレージ装置またはメモリから のデータ読出しにおいて起こる１ごットエラーを検出および訂正するために用い られるチェックピットを典型的に含んでいる。エラー検出および訂正装置につい てはざらに情報が、たとえばＲ，Ｗ、Ｈａ＋ｎｌ＋＋ｇによる［Ｅ　ｒｒｏｒ　 □　ｅｔｅｃｔｌｒ＋ｇ　ａｎ（Ｉ　Ｅｌ’ｒＯｒ　Ｃｏｒｒａｃｔｉｎｇ　ｃ ＯｄｅｓＪ、　Ｂｅ１ｌＳｙｓｔｅａｓ　Ｔｅｃｌ＋ｎ１ｃａｌ　Ｊｏｕｒｎａ ｌ、　２９．１９５０．　ＰＰ。

１４７−１６０、Ｊ、　Ｅ、　Ｌｅａｏｒｙ発明の米国特許第４゜１６８．４８ ６＠、Ｈ，ＬＪ、　Ｒａｇ１１３ｊ［（７）米国特許ｍｓ４゜０５２．６９８号 およびＫ　６−　Ｃｈｉａｎｇ等発明の米国特許？ｒ３４　＋　１　；’　４　 ＊　５６−／’　Ｎ　Ｉｐ−見らｔＬ４゜第２図における１ピツトエラー検出お よび訂正器１２は、１ピントメモリ続出エラーの発生を検出し、この１ピツトエ ラー検出および訂正！！１２によって与えられる訂正されたデータをマルチプレ クサ１５を通じて同一のメモリアドレス内に自動的に再ストアＴる。このマルチ プレクサ１５は、ｔｔｊ′ましくは現在の続出信号Ｒに応答しでメモリ１ｏの鰹 込入ツノにこのｆｆ１ｊ　ｌされたデータを移動し、それによって１ヒツトのエ ラーが検出されたときにはいつでも訂正されたデータの再ストアが自動的に行な われるようにする。マルチプレクサ１５はまた、ＰＭＣ（＄８１１！！！ｉ１） によって与えられる書込値＠Ｗに応答して、ＰＭＣによって与えられたデータを 普通の７１ｍで選択されたメモリ、アドレス内に書込む。

次に第３図を参照すると、この発明の好ましい装置に含まれる１＠１図における プロセッサメモリコントロールＰＭＣの部分が示されている。

図示されたＰＭＣの部分は、それ自身のエラー検出および訂正器２０を含んでい るということか第３図から理解されよう。１２図のメモリモジュールからのメモ リ続出データは、そのデータに応答して従来の方法で次の４つの出力を与えるエ ラー検出および訂正器２０に与えられる。

（１）　加えられたメモリデータにおける１とットエラーの存在を示す１ピツト 工ラー信号 （２）　加えられたメモリデータにおける多謝エラーの存在を示す多重ビツトエ ラー（Ｉ＠ （３）　発生したエラーのタイプおよびもし１ピツトエラーならエラーのある加 えられたメモリデータの特定のピットを示す（この分野においては典型的にシン ドローム（ｓｙｎｄｒｏｍｅ）ピットとして参照される）エラー信号パターン （４）　次のうちの１つのである出力メモリ続出デ゛−タ＜ａ　＞　エラーが全 く検出されないならば加えられたメモリ読出データ （ｂ）　１ピツトエラーが検出ぎれたなら訂正されたメモリ続出デ〜り （０）　多重エラーが検出されたなら訂正されていないメモリ読出データ 第３図の説明を続ける前に、この好ましい装置は基本的に１ピツトメモリ読出エ ラーに関しているので、多重読出メモリエラーは、第３Ｉ％ｌｌおけるエラー検 出および訂正１１２０によって与えられる対応するエラー信号パターンおよび第 ３図のアドレスレジスタ２３に含まれている対応するメモリアドレスに従って、 たとえば多重エラーを操作するためにプロセッサのオペレーションを中止しまた は中断されたオペレーションを再開するような適当な動作のための（図示されて いない）プロセッサの主制御部分に多重エラー信号を単に供給することによって 好ましくは処理されるということが注意されるべきである。

１ピツトメモリ読出エラーの場合において、この後の第３ｒＩＪのさらに行なわ れる説明から明らかになるように、この好ましい装置はプロセッサがそのオペレ ーションを中断または中止をすることなく普通の方法においてオペレーションを 続けることができるようにする。

図示されるように第３図は、（エラー検出および訂正器２０およびメモリアドレ スレジスタ２３に加えて）、１ピツトエラーが検出されるごとに（エラー検出お よび訂正器２０からの）エラー信号パターンおよび（アドレスレジスタ２３から の）対応するメモリアドレスによるエラ、−レジスタ２５のロードを制御するた めのＡＮＤゲート２８、新しい信号エラーパターンおよび対応するメモリアドレ スとをエラーレジスタ２５に現在ストアされているものと比較するための比較器 ３０、および比較１３０が新しいエラーパターンおよび対応するメモリアドレス がエラーレジスタ２５に現在ストアされているものと同じであるということを発 見したことに応答してＡＮＤゲート２８を不能化するロック信号を与えるロック フリップフロップ３２とを含んでいる。

第２図および第３図にそれぞれ示された好ましい装置のメモリモジュールおよび ＰＭｃ部分の基本的な構成および配列が記述されてきたが、次にそれらのオペレ ーションについて考える。このことについて好ましいＶ４ＩＩｆにとっては、メ モリモジュール内にストアされたアドレス可能なワードは少なくとも１ビツトお よび多重ピッ１のエラーを検出しまた少なくとも１ピツトのエラー管訂正するの に充分なチェックピットを含んでいるものとする。

まず最初に多重ピットエラーのために行なわれるオペレーションについて考える と、それらはこの好ましい装置のメモリおよびＰＭＣ部分の両方によって容易に 操作される七いうことがここで理解される４３　Ｍがある。このことは、１ピツ トエラー検出および訂正器１２が１ピツトメモリ続出エラーのみを訂正しおよび 再ストアするために設けられているので、第２図に示された好ましい装置のメモ リ部分は要するに多重ビツトメモリ続出エラーは無視するということに気付けば 明らかであろう。どのような場合にもメモリモジュールから続出される訂正され ていないデータはメモリモジュールで訂正および再ストアが全く行なわれなかっ たかのようにプロセッサメモリコントロールＰＭＣ（１２図）に直接に送られる ので、このことはプロセッサに対していかなる問題または負担をも生じない。

前に指摘したように、エラー検出および訂正器２０は多重ピットメモリ続出エラ ーを訂正または記録するようには動作しないが、プロセッサのオペレーションを 中断または中止するような適当な動作のためのプロセッサの主コントロールに伝 送するために、訂正されていないメモリデータならびに対応するメモリアドレス およびエラー信号パターンアドレスとともに多重ピットエラー信号を与えるので 、多重ビツトメモリ読出エラーは第３図に示された好ましい装置のＰＭＣ部分に よってまた容易に操作される。

多重ビツトメモリ読出エラーがいかに容易に操作されるかを説明してきたが、次 に１ビツトメモリ読出エラーが通常のプロセッサオペレーションに負担を与える ことなくこの好ましい装置によっていかに効果的に操作されるかを説明する。こ れまでの説明から、第２図に示された好ましい＠−のメモリ孟ジュール部分が、 メモリデータを部分的に訂正しかつそれが読出されたメモリアドレス内に再スト アし直すことによってプロセッサに依存す・ることなく、ま゛た一方訂正されて いないメモリデータをプロセッサメモリコントロールＰＭＣ＜１８１図）に伝送 する部分的な訂正および再ストアオペレーションに依存することなく、１ビツト メモリ読出エラーを操作するということは明らかである。

第３図に図示された好ましい装置の部分に示されているように、訂正されていな いメモリデータはエラー検出および訂正１１２０に与えられる。もしエラーが存 在しなければ、エラー検出および訂正！２０はメモリデータを要求しているプロ セッサ部分に対する伝送を変更することなくその人ｈメモリデータを単に出力す る。一方もし１ビツトメモリ読出エラーが検出されたなら、エラー検出および訂 正８２０は訂正されたメモリデータを要求プロセッサ部分に対する伝送のために 圧力Ｌ１１ビットエラー検出および訂正器は多くのメモリモジュールｒよつ１共 用され彬るので、唯一の遅延は高速で起こるＪ：うに経済灼に設計され得る検出 および訂正オペレーションの要求′Ｔ、ある。

第３図に示されたこの好ましいｔｒｉＩ！の残りの部分は、特定のタイプの１ビ ットメモリ訣出１ラー多なわち前に指摘したようにハードウェアの欠陥を診断す ることに関して最もＩｌ要なものである固定１ビツトメモリ続出エラーを選択的 に記＃＆することに１４プらｊｅｔ　−（−１ｖ・ン１ｉ’ｅこの回加１にソト メモリ読出エラーの選択、的な記録に含話れるオペレーションは、この後の第３ 図のさらに行なわれる説明から明らかとなるように、それらが他のプロセッサの オペレーションとは独立にかつそれらと同時に実行され得るので、通常のプロセ ッサのオペレーションに負担を与えることがないということを理解されたい。

第３１１に示されるように、クロック期間の間にエラー検出および訂正１２０に よって１ビツトメモリ読出エラーが検出されたときは、１ピツト工ラー信号はＡ ＮＤゲート２８の一方入力（与えられる。ＡＮＤゲート２８の他方入力は、ロッ クフリップ７０ツブ３２に最初に与えられるクリア信号の結果として最初に真で あるロックフリップフロップ３２によって与えられるロック信号を受ける。

したがって、クロック期間の間に１ビツトＪラ一信号が（１ビツトメモリ読出エ ラーの検出の結果として）エラー検出および訂正器２０によって発生されたとき には、ロード信号が同じクロックｗＪＩＲの−に（メモリアドレスレジスタ２３ 内の）対応するメモリアドレスならびにエラー検出および訂正１１２０によって 与えられるエラー信号パターン（従ってエラーレジスタ２５に加えられるよう（ される。

また同じクロック期間の謡に、エラー＠号パターンが、（クリア信号によって最 初は全部ゼロにセットされている）エラーレジスタ２５内に現在ストアされτ訃 るデータとの比較のために、比較１！３０に与えられ、る。したがって次に発生 するクロック信号に応答して、前のクロック期閣内に発生されたエラー信号パタ ーンが対応するメモリアドレスとともにエラーレジスタ２５内にストアされ、ま たこの発生されたエラーパターンはエラーレジスタ２５の最初の全部ゼロの設定 とは同じでないので、コンパレータ３０はロックフリップフロップ３２の初期設 定を変更しない。ＡＮＤゲート２８はそれによって能動化されたまま残る。

１ビツト工ラー信号がクロック期間の間にエラー検出および訂正器２０によって 次に発生されたとき、新しいエラー信号パターンおよびメモリアドレスが前に検 出された１ピツトエラーに応答してエラーレジスタ２５内にストアされたものと 興なっている限り上述されたのと同一のオペレーションが再び行なわれ、それに よってＡＮＤゲート２８は能動化されて維持される。

ここで、エラー検出および訂正１２０によって発止されるエラー信号パターンな らびにメモリアドレスレジスタ２３によって与えられる対応するメモリアドレス がエラーレジスタ２５内に現在ストアされているものと同一であるというように １ビツトメモリ読出エラーが検出されたとし、これは２つの連続した１とットエ ラーが同一のメモリアドレスに得られたときに起こる。このような場合において は、コンパレータはロックフリップ７０ツブ３２に出力を与えてロック信号を真 から偽に変更し、それによってＡＮＤゲート２８は不能化されて、エラーレジス タ２５は変更されないようになる。次にプロセッサはこの偽のロック信号に応答 してエラーレジスタ２５に伝送信号を与え、そこにストアされているエラー信号 パターンおよびメモリアドレスがメモリまたはディスプレイのような適当な記録 装置４０内への記録のために伝送されるようにｔや。次にクリア信号が、記録オ ペレーションが再びスタートされ得るようにするために与えられる。

記録される特定の１ピツトメモリエラーは同じメモリアドレスで＃−（プて検出 される１ピツトメ王り読出エラーであるということは、第３図の記録オペレーシ ョンの上の説明から理解されよう。何い挟えれば、もし同じメモリアドレスに対 応する２つの検出さねた１ビツトメモリ読出エラーの間に興なったメモリアドレ スに対プ゛る１以上の１ビツトメモリ跣出エラーがあｆ：は、比較器３０μ現在 検出されている１ビツトメモリ読出エラーの信号パターンおよび対応するメモリ アドレスを最後にに生Ｌ・た１ピツトメｔリ工ラー信号に対し′Ｔ、Ｉｆｉｊら れたものと比較するので、このことはエラーレジスタ２５内に何が現在ストアさ れでいるがということであるので、イのときはＶ、釘は台〈行なわれない。

記録の目りのためのこのように連続して起こる１ビットエラーを用いることは、 前に指摘したようにハードウェアの欠陥の立場から最もｍ＊である固定゛１ピッ トエラーを検出および記録τる効果的な簡卑な方法で３５４といろことが発見さ れた。し１；が・〕〔乙より重にではない−Ｉｔ′ｆＢ’９なエラー４、を都合 よく熱視され、まＴ：同じメモリアドレスに対する２つの一時的なメモリ続出エ ラーが統いて起こるということばはとんどあり得ないと匈えられるので、いずれ にしろ各メモリモジュールで部分的に自動訂正される。

この発明に対して、この発明の真実の範囲から逸脱することなく構成、＆ｉｌ！ 　ＩＡおよび使用において多くの修正や変更がなされ得るということを理解され たい。したがってこの発明は、添付の請求の範囲によって規定されるすべての可 能な修正および変更を含んでいるものとして考えられるべきである。

ｐＨこかＬニア句Ｘそ、す７Ｆｔス 国際調査報告

Claims (1)

【特許請求の範囲】
1. １．　少なくとも１つのメモリを含む選択的にアドレス可能なストレージ手段と 、 前記ストレージ手段をアドレスして選択されたメモリデータをそこから読出すた めのアドレス手段と、前記ストレージ手段から読出されたメモリデータにおける ′１ビットメモリ読出エラーを検出するためおよび訂正されたメモリデータを１ ピツトメモリ読出エラーが検出された各メモリアドレス内に自動的に再ストアし 直すための第゛１のエラー検出および訂正手段と、 訂正されていないメモリデータが与えられる第２のエラー検出および訂正手段と を備え、 前記エラー検出および訂正手段は１ピツトエラーを検出および訂正し、かつ１ピ ツトエラーが加えられたメモリデータ内に検出されるごとに１ビツト工ラー信号 を正しくないビットを示す対応するエラー信号パターンとともに出力として与え るようにオペレートし、 前記アドレス手ｐｉおよび前記１じットエラー信号パターンに応答して選択的に エラーを検出する手段をさらに備え、前記エラー信号パターンは検出された１ピ ツトメモリ続出エラーがハードウェアに関連したものであるときを検出するため のものであるデータプロセシングシステム。 ２、　前記ストレージ手段は複数のメ云りを含み、各メモリはＷｉｌのエラー検 出および訂正手段を含む、請求の範囲第１項記載のデータプロセシングシスう“ ム。 ３、　前記第２のエラー検出および訂正手段は、与えられたメモリデータ内の多 重ビツトメモリ読出エラーの検出を示す多重ビツトエラー信号を対応するエラー 信号パターンとともに出力としてさらに与える、請求の範囲第１項記載のデータ プロセシングシステム。 ４、　前記選択的エラー検出手段は、１ビツトメモリ続出エラーが同一のメモリ アドレスに対して予め定められる複数回続けて検出されるかどうかを決定するこ とに基づいてハードウェアに関する１ビツトメモリ読出エラーの発生を特徴する 請求の範囲ｗｉ１項、１２墳または１１１！３項記載のデータプロセシングシス テム。 ５、ＩＫＩ記予め定められる複数回は２回である、請求の範囲第４項記載のデー タプロセシングシステム。 ６、　前記選択的エラー検出手段は、 前記１ビツト工ラー信号に応答して、１ピツトエラーが検出されるようにするメ モリデータに対応するエラー信号パターンおよびメモリアドレスをストアするエ ラーストア手段と、 予め定められる複数回１ビツトメモリエラーが同一のメモリアドレスに対して続 けて検出されたどきにはいつでも前記エラーストア手段においていかなる変更も 行なわれないようにす６　Ｉｌｌ　ｍ手段とを含む、請求の鴨囲第１１記載のデ ータプロセシングシステム。 ７、　前記エラーストア手段は前記エラー信号パターンおよび対応するメモリア ドレスをストアするためのエラーレジスタを含み、 前記制御手段は、現在発生されているエラー価号パターンおよび対応するメモリ アドレスを前記エラーレジスタ内にストアされているものと比較するための比較 器こ、前記比較器と結合される８れて現在光性されているエラー信号パターンお よび対応するメモリアトし′スが前記エラーレジスタ内に現在ストアされている ものと同じであるという前記比較器の決定に応答して前記エラーレジスタ内にさ らにストレージすることを禁止するロック手段どぜ含む、請求の範囲′１Ｉｉ６ 項記載のデータプロセシングシステム。 ８、　前記ロック手段によって前記エラーレジスタ内にロックされたエラー信号 パターンおよび対応するメモリア９、　前記エラーレジスタをクリアしかつロッ ク解除するノこめの手段を含む、請求の句■グ８項記載のデ・−・タプロセシン グシステム。 １０、　メモリアドレスからメモリデータを読出すステップと、 １ピツトメモリ跣出エラーがメモリデータ内に存在するかどうかを検出するステ ップと、 １ピツトエラーが検出されたときにそのメモリデータが読出されたメモリアドレ スに訂正されたメモリデータを再ストアするステップと、 訂正されていないメモリデータをプロセッサメモリコントロールに伝送するステ ップと、 伝送されたメモリデータ内に１ピツトメモリ読出エラーが存在するかどうかを再 び検出し、もしそうであれば訂正されたメモリデータを与えるステップと、１ピ ツトメモリ続出エラーがあらかじめ定められる複数回同一のメモリアドレスで連 続して発生したかどうかということの決定に基づいて、ハードウェアに関する１ ピツトメモリ続出エラーの存在を決定するステップとを備える、データプロセシ ングシステム。 １１、　前記予め定められる複数回は２回である、請求の範囲第１０項記載のデ ータプロセシングシステム。