JPH0816487A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＰＵを搭載するデータ処理装置において、
データ処理装置の高速化と信頼性の向上を両立させる。 【構成】 主記憶装置５、ＭＰＵ４、Ｉ／Ｏ装置６、ア
ドレス・バス１、データ・バス２、コントロール・バス
３を備えるデータ処理装置において、主記憶装置５から
命令やデータが読み出される際にそれが正当なものであ
ることを検出するためのパリティ回路８と、主記憶５内
に存在している間に変化した命令やデータの誤りを、Ｍ
ＰＵ４等による主記憶５の読み出し及び書き込みの行わ
れていないサイクルに修正するエラーメモリ自動修復回
路９とを併用する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主記憶装置に記憶され
た命令やデータの誤りを検出し修正する機能を有するデ
ータ処理装置に関する。

【０００２】

【従来の技術】主記憶内の命令またはデータは、放射線
等の影響により書き込み時の命令またはデータと異なっ
てしまうことがあり、また主記憶素子自体が物理的に破
壊したことによってエラーを生じることもある。本明細
書では、前者をソフトエラーといい、後者をハードエラ
ーという。また、ソフトエラーとハードエラーを纏めて
メモリエラーという。

【０００３】これらのメモリエラーに起因するデータ処
理装置の誤動作を防ぐ方式としては、主記憶内に命令ま
たはデータにパリティ・ビットを加えて記憶し、命令ま
たはデータを読み出す際にパリティ・ビットを使用した
エラー検出を行ない、プロセッサに１ビットエラー発生
を報告するパリティ方式や、１ビットメモリエラー発生
時は、読み出し時にエラーを検出すると共に該当ビット
を自動修正して読み出し、２ビット同時発生の時はエラ
ー検出のみを行ないプロセッサにエラー発生を報告する
ＥＣＣ方式などがある。

【０００４】

【発明が解決しようとする課題】前記パリティ方式は、
回路構成が簡素なため、プロセッサの動作速度を律する
ことはない。しかし、１ビットのエラー発生時（一般に
は、奇数個ビットの反転時）はエラー検出によりプロセ
ッサの暴走は回避可能であるが、エラーの内容によって
は、以後の正常な動作を確保するために命令またはデー
タを主記憶に再ローディングし再起動する必要があり、
また２ビット以上または偶数個ビットの反転が同時に発
生した場合はエラー検出自体不能であり、エラーを含ん
だ命令またはデータはそのままプロセッサに入り、その
結果プロセッサの暴走が発生する可能性がある。したが
って、パリティ方式のみを使用したデータ処理装置で
は、高い信頼性を確保することは難しい。

【０００５】一方、ＥＣＣ方式においては、プロセッサ
による主記憶に対する命令またはデータの書き込み及び
読み出しを行なう際に、１ビットメモリエラーが発生し
ても、読み出し時にエラービットを特定し、該当ビット
を自動修正して読み出すことが可能なために、前記パリ
ティ方式と比較して高い信頼性を確保することが可能で
ある。しかし、エラーが発生したときのビットの検出と
特定、及び修正には検査ビットの作成と検査ビットの比
較の工程が必要である。この工程はエラーが発生しない
場合においても、書き込み動作及び読み出し動作のたび
に行なわれ、１ビットのエラー発生時にはエラービット
を訂正する工程が追加され、２ビットの同時発生エラー
を検出した時には、エラー信号を発生する工程が追加さ
れる。これらの動作が主記憶へのアクセス時間のオーバ
ヘッドとなってしまい、データ処理の高速化には適して
いない。

【０００６】本発明の目的は、主記憶のビット反転など
のエラー発生に起因するデータ処理装置の誤動作を防止
すると共に、エラーの検出及び修正動作によるプロセッ
サの処理速度を妨げることのない、高速動作可能なデー
タ処理装置を実現することにある。

【０００７】

【課題を解決するための手段】本発明によるデータ処理
装置は、主記憶に書き込んだ命令やデータと読み出した
命令やデータが同一なものであることを検出するための
パリティ回路と、これとは別に、主記憶に対し書き込ん
だ命令やデータが、主記憶内に存在している間に放射線
等の外乱によって、書き込んだ時の命令やデータと異な
る命令やデータへの変化を監視し、メインプロセッサ
（ＭＰＵ）がキャシュメモリで動作している場合等の、
主記憶の読み出し及び書き込みサイクルの行なわれてい
ない時間に転化した主記憶内の命令やデータの誤りを修
正する回路を備えるか、若しくはメインプロセッサ等に
よる主記憶の読み出し及び書き込みを行なう回路と異な
った回路を使用し、メインプロセッサ等による主記憶の
読み出し及び書き込みサイクルと無関係なシーケンスを
持って、外乱に起因する主記憶内の命令やデータの転化
を監視し、また転化した主記憶内の命令やデータの誤り
を修正する回路と、命令やデータの転化をメインプロセ
ッサに報告する回路とを備えることによって前記目的を
達成する。

【０００８】すなわち、本発明は、装置の動作に必要な
命令やデータを格納する主記憶装置と、主記憶装置内部
の命令やデータを使用してデータの処理を行なうメイン
プロセッサと、メインプロセッサからの指令により動作
するＩ／Ｏ装置と、メインプロセッサと各装置を結ぶア
ドレス・バスと、メインプロセッサ及び各装置間を結ぶ
データ・バスと、各装置間のアドレス及びデータの転送
を制御するコントロール・バスとを含むデータ処理装置
において、主記憶装置をアクセス可能なマスタが主記憶
装置上に命令やデータを書き込むとき同時にパリティ・
ビットを生成して記憶させ、読み出し動作の際当該命令
又はデータと共にパリティ・ビットを読み出してパリテ
ィ・エラー発生の有無を判断するパリティ回路と、メイ
ンプロセッサから独立して主記憶装置内の命令やデータ
のエラーを監視し修正するエラーメモリ修復手段と、命
令やデータのエラー及びエラーの修正来歴をメインプロ
セッサに報告する手段とをさらに備え、エラーメモリ修
復手段はマスタによる前記主記憶装置の読み出し及び書
き込みの行なわれていない時間に前記エラーの監視及び
修正を行うことを特徴とする。

【０００９】本発明のデータ処理装置は、キャッシュメ
モリ備えることができる。また、主記憶装置は、２ポー
ト構成メモリのように、マスタが読み出し及び書き込み
を行なう回路と異なる第２の回路を有することができ、
エラーメモリ修正手段は、この第２の回路によりマスタ
による主記憶装置の読み出し及び書き込みサイクルと無
関係なシーケンスを持ってエラーの監視及び修正を行う
ことができる。

【００１０】エラーメモリ修復手段は、前記主記憶装置
内の各命令またはデータに対し最初にアクセスした際に
は前記パリティ回路によって生成されたパリティ・ビッ
トを用いてエラー検出を行うと共に各命令またはデータ
に対応する検査ビットを生成し、２回目以降のアクセス
時には前記検査ビットを用いてエラー検出を行うように
構成することができる。エラーメモリ修復手段は主記憶
装置チップ内に搭載することができ、主記憶装置の記憶
領域が複数の領域に分割されている場合には、その分割
された領域毎に設けることができる。

【００１１】

【作用】メインプロセッサは、主記憶装置内部の命令や
データを使用しデータの処理を行なう。主記憶装置は、
メインプロセッサの行なうデータの処理に必要な命令や
データを格納する。Ｉ／Ｏ装置は、メインプロセッサの
行なうデータの処理に伴い、システムの必要に応じた構
成をとるためのアプリケーション回路で、Ｆ／Ｄ、Ｈ／
Ｄなどの補助記憶装置や、補助演算機、画像表示装置な
どがある。アドレス・バスは、バスの使用権利を有する
マスタが、データの処理を行なうための目的アドレスを
伝達する。データ・バスはバスの使用権利を有するマス
タが、データの処理を行なうための情報を伝達する。コ
ントロール・バスは、アドレス信号及びデータ信号を各
装置間に円滑に伝達するためのストローブ等の制御信号
を伝達する。

【００１２】パリティ回路は、プロセッサの主記憶へ命
令またはデータの書き込み動作に合わせて、パリティ・
ビットを生成し、書き込む命令またはデータの付属ビッ
トとして該当アドレスに書き込み、読み出し動作の際、
該当命令またはデータと同時にパリティ・ビット読み出
し、パリティ・エラーの発生の有無を判断することによ
り、読み出しサイクル中に発生したノイズ等で命令やデ
ータに、エラーが発生した場合や、書き込み後下記のデ
ータ修正回路が動作するまでに、読み出しサイクルが発
生しその間にアルファ線等の外乱によって、書き込んだ
時の命令やデータと異なる命令やデータに変化した場合
のプロセッサの暴走を防止する。

【００１３】データ修正回路は、主記憶に対し書き込ん
だ命令やデータが、主記憶内に長期存在している間にア
ルファ線等の外乱によって、書き込んだ時の命令やデー
タと異なる命令やデータに変化した場合をメインプロセ
ッサ等による読み出し及び書き込みサイクルに無関係に
監視し、メインプロセッサ等による読み出し及び書き込
みサイクルから独立したシーケンスにより、前記の命令
やデータの誤りを自動修正する。

【００１４】

【実施例】以下本発明を実施例により詳細に説明する。 〔実施例１〕図１は、本発明によるデータ処理装置の一
実施例の概略構成図である。図１において、ＭＰＵ（メ
インプロセッサ）４は、アドレス・バス１やデータ・バ
ス２、及びコントロール・バス３を用いて、主記憶装置
５内部の命令やデータ、及びＩ／Ｏ装置６を使用し、デ
ータ処理装置としての処理を行なう。主記憶装置５は、
主にＭＰＵ４の行なうデータの処理に必要な命令やデー
タを格納するが、Ｉ／Ｏ装置６に代表されるバスマスタ
に成りうる装置によるダイレクトメモリアクセスにも対
応する。アドレス・バス１やデータ・バス２、及びコン
トロール・バス３は、ＭＰＵ４、主記憶装置５、Ｉ／Ｏ
装置６、及びメモリコントローラ７に接続していて、ア
ドレス・バス１は、バスの使用権利を有するマスタが、
データの処理を行なうための目的アドレスを伝達し、デ
ータ・バス２はバスの使用権利を有するマスタが、デー
タの処理を行なうための情報を伝達する。コントロール
・バス３は、上記アドレス信号及びデータ信号を各装置
間に円滑に伝達するためのストローブ等の信号や、割り
込み信号やＭＰＵ４のステータス信号等を伝達する。

【００１５】パリティ回路８は、ＭＰＵ４若しくはＩ／
Ｏ装置６に属するバスマスタによるメモリアクセスの際
に、書き込み時は命令やデータからパリティ・ビットを
生成し、データ・バス１３を介してパリティ・ビット記
憶部１１に書き込む、この際に主記憶内の命令やデータ
が新たに書いたものであることを、検査ビット記憶部１
０内の書き込み判断用ビットｄ（図２）を０に書替えて
記憶する。

【００１６】読み出し時には、主記憶５から読み出した
命令やデータと、パリティ・ビット記憶部１１から読み
出したパリティ・ビットａから、命令やデータｂのエラ
ー検出を行ない、エラーが検出された場合にはパリティ
・エラー信号１４により、命令やデータにエラーが含ま
れることをＭＰＵ４に報告する。ＭＰＵ４はこの報告を
基に以後の動作を決定する。

【００１７】エラーメモリ修復回路９としては既存の任
意の回路を採用可能であるが、ここでは、検査ビットを
使用して１ビットメモリエラー発生時は、読み出し時に
エラーを検出し、該当ビットを自動修正して読み出し、
２ビット同時発生の時はエラー検出のみを行ない、プロ
セッサにエラー発生を報告するＥＣＣ方式を例にとって
説明する。

【００１８】エラーメモリ修復回路９は、図３のよう
に、ＭＰＵ４若しくはＩ／Ｏ装置６に属するバスマスタ
による主記憶の使用のあき時間を利用して動作する。バ
スマスタが主記憶を使用しているかどうかは、メモリコ
ントローラ７に対して主記憶を意味するアドレスやアド
レスストローブ、データストローブが発生されているか
否か等、周知の方法によって検知することができる。主
記憶内の命令やデータｂが新たに書かれたものであるか
否かを、検査ビット記憶部１０内の書き込み判断用ビッ
トｄ（図２）が０であるか１であるかで判断し、ｄが０
であって新たに書き込まれたものならば、エラー検出及
び修復に使用する検査ビットｃを新たに生成する。その
際、使用する命令やデータには検査ビットｃは未だ造ら
れていないから、命令やデータの信頼度は、既にパリテ
ィ回路によって生成されているパリティ・ビットａを使
用し判断する。生成された検査ビットｃは該当命令やデ
ータｂに対応する検査ビット記憶部１０に格納する。そ
の際、検査ビット記憶部１０内の書き込み判断用ビット
ｄ（図２）を１に変え、該当命令やデータに対応する検
査ビットｃが有効であることを表す。

【００１９】エラーメモリ修復回路９によるエラー検索
動作は、ＭＰＵ４若しくはＩ／Ｏ装置６に属するバスマ
スタによる主記憶の使用のあき時間を利用し、エラーメ
モリ修復回路９が該当主記憶のアドレスを発生し、周期
的に主記憶５内の命令またはデータ、及び検査ビット記
憶部１０内の該当情報、及びパリティ・ビット記憶部１
１からパリティ情報を読み出して行なう。エラーが検出
された場合には、検査ビットを使用し、エラーとなった
ビットを修正し、主記憶に戻す。また、記憶素子破壊な
どのハードエラーが発生した場合についても、エラーメ
モリ修復回路９による修復動作後に、もう一度命令また
はデータを読み出し、比較を行なうことによりハードエ
ラーとソフトエラーの切り分けを行なう。

【００２０】また、エラーメモリ修復回路９にレジスタ
を設置し、ハードエラーとソフトエラーの切り分け、１
ビット反転エラーか２ビット反転エラーか、エラーが発
生したアドレス、エラーが発生した回数等を記憶し、同
時にＭＰＵ４にエラー発生を報告する。メモリコントロ
ーラ７は、ＭＰＵ４やＩ／Ｏ装置６若しくはエラーメモ
リ修復回路９等からの要求を受け、主記憶等の記憶部の
読み出し、及び書き込み動作を行なう。また記憶部がダ
イナミックメモリで構成される場合は、記憶部のリフレ
ッシュ動作を行なう。

【００２１】このように、本発明によると、ＭＰＵ若し
くはバスマスタによる主記憶のアクセス時はパリティ回
路のみを使用しているデータ処理装置と等価であるた
め、付随回路に律速されること無く、メモリの応答速度
を上限とするデータ処理装置の高速化が可能であり、主
記憶から命令またはデータを読み出すサイクル中に発生
したノイズ等で命令やデータにエラーが発生した場合
や、書き込んだ命令またはデータに対しエラーメモリ修
復回路９が動作するまでに、読み出しサイクルが発生し
その間にアルファ線等の外乱によって、書き込んだ時の
命令やデータと異なる命令やデータに変化した場合や、
ハードエラーが発生した場合のプロセッサの暴走を防止
できる。

【００２２】さらに、エラーメモリ修復回路９により主
記憶に無作為に発生するメモリエラーのうち、放射線等
の外乱に起因する主記憶内の命令やデータの、書き込み
時の命令やデータと異なった状態への転化を、メインプ
ロセッサ等による主記憶の読み出し及び書き込みサイク
ルの行なわれていない時間に監視し、また転化した主記
憶内の命令やデータの１ビットエラーを修正することが
可能であり、又記憶素子破壊などのハードエラーについ
ても、エラーメモリ修復回路によって、エラー発生領域
に一度修復した命令やデータを再書き込みを行ない、再
び読み出してエラーの発生するビットが同じことで発見
することができるため主記憶の信頼性が向上する。

【００２３】また、ハードエラーや命令やデータの転
化、及び誤りの修正来歴をメインプロセッサに報告する
レジスタ回路とを備えているため、エラー発生後のプロ
セッサによる対処の自由度も向上する。これにらにより
データ処理装置の信頼性の向上と高速化を同時に図るこ
とができる。

【００２４】〔実施例２〕図４は、本発明によるデータ
処理装置の他の実施例の概略構成図である。図４におい
て、ＭＰＵ４は、アドレス・バス１やデータ・バス２、
及びコントロール・バス３を用いて、主記憶装置５内部
の命令やデータ、及びＩ／Ｏ装置６を使用しデータ処理
装置としての処理を行なう。主記憶装置５は、Ａポート
及びＢポートを有する２ポート構成メモリであり、Ａポ
ートでは主にＭＰＵ４の行なうデータの処理に必要な命
令やデータを格納するが、Ｉ／Ｏ装置６に代表される、
バスマスタに成りうる装置によるダイレクトメモリアク
セスにも対応し、Ｂポートはエラーメモリ修復回路９と
接続している。

【００２５】アドレス・バス１やデータ・バス２、及び
コントロール・バス３は、ＭＰＵ４、主記憶装置５、Ｉ
／Ｏ装置６、及びメモリコントローラ７に接続してい
て、アドレス・バス１は、バスの使用権利を有するマス
タが、データの処理を行なうための目的アドレスを伝達
し、データ・バス２はバスの使用権利を有するマスタ
が、データの処理を行なうための情報を伝達する。コン
トロール・バス３は、上記アドレス信号及びデータ信号
を各装置間に円滑に伝達するためのストローブ等の信号
や、割り込み信号やＭＰＵ４のステータス信号等を伝達
する。

【００２６】パリティ回路８は、ＭＰＵ４若しくはＩ／
Ｏ装置６に属するバスマスタによるメモリアクセスの際
に、書き込み時は命令やデータからパリティ・ビットを
生成し、パリティ・ビット記憶部１１に書き込む、この
際に主記憶内の命令やデータが新たに書いたものである
ことを、検査ビット記憶部１０内の書き込み判断用ビッ
トｄ（図２）を０に書替えて記憶する。読み出し時に
は、主記憶５から読み出した命令やデータと、パリティ
・ビット記憶部１１から読み出したパリティ・ビットか
ら、命令やデータのエラー検出を行ない、エラーが検出
された場合にはパリティ・エラー信号１４により、命令
やデータにエラーが含まれることをＭＰＵ４に報告す
る。ＭＰＵ４はこの報告を基に以後の動作を決定する。

【００２７】例えばＥＣＣ方式のエラーメモリ修復回路
９は、メインプロセッサ等のマスタが主記憶の読み出し
及び書き込みを行なう回路と異なった回路を主記憶に設
け、図５の様に、メインプロセッサ等による主記憶の読
み出し及び書き込みサイクルと無関係なシーケンスを持
って動作する。主記憶内の命令やデータが新たに書かれ
たものであるか否かを、検査ビット記憶部１０内の書き
込み判断用ビットｄ（図２）が０か１かで判断し、ｄが
０であって新たに書き込まれたものならば、エラー検出
及び修復に使用する検査ビットｃを新たに生成する。そ
の際使用する命令やデータには検査ビットｃは未だ造ら
れていないから、命令やデータの信頼度は、既にパリテ
ィ回路８によって生成されているパリティ・ビットａを
使用して判断する。生成された検査ビットｃは、該当命
令やデータｂに対応する検査ビット記憶部１０に格納す
る。その際、検査ビット記憶部１０内の書き込み判断用
ビット（図２）を１に変え、該当命令やデータに対応す
る検査ビットが有効であることを表す。

【００２８】エラーメモリ修復回路９によるエラー検索
動作は、メインプロセッサ等のマスタが主記憶の読み出
し及び書き込みを行なうＡポートと異なったＢポートに
より、Ｂポート・コントロール・バス１５、Ｂポート・
アドレス・バス及びＢポート・データ・バス１７を用い
て、エラーメモリ修復回路９が該当主記憶のアドレスを
発生し、周期的に主記憶内の命令またはデータ、検査ビ
ット記憶部１０内の該当情報、及びパリティ・ビット記
憶部１１からパリティ情報を読み出して、メインプロセ
ッサ等による主記憶５の読み出し及び書き込みサイクル
と無関係に行われる。エラーが検出された場合には、検
査ビットを使用し、エラーとなったビットを修正し、主
記憶に戻す。また、記憶素子破壊などのハードエラーが
発生した場合についても、エラーメモリ修復回路９によ
る修復動作後に、もう一度命令またはデータを読み出し
比較を行なうことによりハードエラーとソフトエラーの
切り分けを行なう。

【００２９】また、エラーメモリ修復回路９にレジスタ
を設置し、ハードエラーとソフトエラーの切り分け、１
ビット反転エラーか２ビット反転エラーか、エラーが発
生したアドレス、エラーが発生した回数等を記憶し、同
時にＭＰＵ４にエラーが発生を報告する。メモリコント
ローラ７は、ＭＰＵ４やＩ／Ｏ装置６若しくはエラーメ
モリ修復回路９等からの要求を受け、主記憶等の記憶部
の読み出し、及び書き込み動作を行なう。また記憶部が
ダイナミックメモリで構成される場合は、記憶部のリフ
レッシュ動作を行なう。

【００３０】本実施例によると、メインプロセッサ等に
よる主記憶の読み出し及び書き込みサイクルに無関係に
メモリエラーを監視し、また転化した主記憶内の命令や
データの１ビットエラーを修正することが可能であり、
大容量の主記憶を有するデータ処理装置の主記憶を、高
速に監視が可能となる。

【００３１】〔実施例３〕図６は、本発明によるデータ
処理装置の他の実施例の概略構成図である。図６におい
て、ＭＰＵ４は、ＭＰＵ４専用のキャッシュメモリ１８
を有しており、実行対象命令やデータがキャッシュメモ
リ１８に存在する場合はキャッシュメモリ内部の命令や
データのみを使用し、主記憶装置５等のキャッシュメモ
リ１８以外の記憶装置をアクセスすること無く命令を実
行しデータ処理を行ない、キャッシュメモリ１８に実行
対象命令やデータが存在しない場合のみ、アドレス信号
やデータ信号、及び制御信号等の外部信号を使用して、
主記憶装置５内部の命令やデータ、及びＩ／Ｏ装置６を
使用し、データ処理装置としての処理を行なう。

【００３２】主記憶装置５は、主にＭＰＵ４の行なうデ
ータの処理に必要な命令やデータを格納するが、Ｉ／Ｏ
装置６に代表されるバスマスタに成りうる装置によるダ
イレクトメモリアクセスにも対応する。アドレス・バス
１やデータ・バス２、及びコントロール・バス３は、Ｍ
ＰＵ４、主記憶装置５、Ｉ／Ｏ装置６、及びメモリコン
トローラ７に接続していて、アドレス・バス１は、バス
の使用権利を有するマスタが、データの処理を行なうた
めの目的アドレスを伝達し、データ・バス２はバスの使
用権利を有するマスタが、データの処理を行なうための
情報を伝達する。制御信号は、上記アドレス信号及びデ
ータ信号を各装置間に円滑に伝達するためのストローブ
等の信号や、割り込み信号やＭＰＵ４のステータス信号
等を含んでいる。

【００３３】パリティ回路８は、ＭＰＵ４若しくはＩ／
Ｏ装置６に属するバスマスタによるメモリアクセスの際
に、書き込み時は命令やデータからパリティ・ビットを
生成し、パリティ・ビット記憶部１１に書き込む、この
際に主記憶内の命令やデータが新たに書いたものである
ことを、検査ビット記憶部１０内の書き込み判断用ビッ
ト（図２）を０に書替えて記憶する。読み出し時には主
記憶５から読み出した命令やデータと、パリティ・ビッ
ト記憶部１１から読み出したパリティ・ビットから、命
令やデータのエラー検出を行ない、エラーが検出された
場合にはパリティ・エラー信号１４により、命令やデー
タにエラーが含まれることをＭＰＵ４に報告する。ＭＰ
Ｕ４はこの報告を基に以後の動作を決定する。

【００３４】例えばＥＣＣ方式のエラーメモリ修復回路
９は、図７のように、ＭＰＵ４がキャッシュメモリ１８
で動作している間か、若しくはＩ／Ｏ装置６に属するバ
スマスタによる主記憶５の使用していない場合などの主
記憶５のあき時間を利用して動作し、主記憶内５の命令
やデータが新たに書かれたものであることを、検査ビッ
ト記憶部１０内の検査ビット有効判定用ビット（図２）
が０であることで判断し、新たに書き込まれたものなら
ば、エラー検出及び修復に使用する検査ビットを新たに
生成する。その際使用する命令やデータには検査ビット
は未だ造られていないから、命令やデータの信頼度は、
既にパリティ回路によって生成されているパリティ・ビ
ットを使用し判断する。生成された検査ビットは該当命
令やデータに対応する検査ビット記憶部１０に格納す
る。その際検査ビット記憶部１０内の検査ビット有効判
定用ビット（図２）を１に変え、該当命令やデータに対
応する検査ビットが有効であることを表す。

【００３５】エラーメモリ修復回路９によるエラー検索
動作は、ＭＰＵ４若しくはＩ／Ｏ装置６に属するバスマ
スタによる主記憶の使用のあき時間を利用し、エラーメ
モリ修復回路９が該当主記憶のアドレスを発生し、周期
的に主記憶内の命令またはデータ、及び検査ビット記憶
部１０内の該当情報、及びパリティ・ビット記憶部１１
からパリティ情報を読み出して行なう。エラーが検出さ
れた場合には、検査ビットを使用し、エラーとなったビ
ットを修正し、主記憶に戻す。また、記憶素子破壊など
のハードエラーが発生した場合についても、エラーメモ
リ修復回路９による修復動作後にもう一度命令またはデ
ータを読み出し比較を行なうことによりハードエラーと
ソフトエラーの切り分けを行なう。

【００３６】また、エラーメモリ修復回路９にレジスタ
を設置し、ハードエラーとソフトエラーの切り分け、１
ビット反転エラーか２ビット反転エラーか、エラーが発
生したアドレス、エラーが発生した回数等を記憶し、同
時にＭＰＵ４にエラーが発生を報告する。メモリコント
ローラ７は、ＭＰＵ４やＩ／Ｏ装置６若しくはエラーメ
モリ修復回路９等からの要求を受け、主記憶等の記憶部
の読み出し、及び書き込み動作を行なう。また記憶部が
ダイナミックメモリで構成される場合は、記憶部のリフ
レッシュ動作を行なう。

【００３７】本実施例によると、ＭＰＵ４にキャッシュ
メモリ１８付きのプロセッサを使用することにより、前
記の各種バスの空き時間が増大させ、エラーメモリ修復
回路９による監視及び修正の効率を向上することができ
る。

【００３８】〔実施例４〕図８は、本発明によるデータ
処理装置の他の実施例の概略構成図である。図８に示す
ように、本実施例では、主記憶５、エラーメモリ修復回
路９、検査ビット記憶回路１０、パリティ・ビット記憶
部１１が１つのＩＣパッケージ１９中に納められてい
る。エラーメモリ修復回路９は、エラー修復動作と主記
憶５への通常書き込み動作と通常読み出し動作を行い、
メモリコントローラ７からメモリセレクト信号１６を受
けることにより、ＭＰＵ４のメモリアクセスサイクルを
理解する。通常書き込み動作と通常読み出し動作がエラ
ー修復動作に優先するが、通常書き込み動作と通常読み
出し動作よりエラー修復動作が先に実行されている場合
は、メモリアクセス禁止信号１７が出力される。

【００３９】本実施例によると、エラーメモリ修復回路
９が検査ビット記憶部１０と同じＩＣ１９の内部に存在
しているため、エラー修復用制御信号１２が不要とな
り、ＩＣの外部ピンの数が少なくなって基板実装効率が
上がる。

【００４０】〔実施例５〕図９は、本発明によるデータ
処理装置の他の実施例の概略構成図である。図９に示す
ように、エラーメモリ修復回路９は、主記憶５を分割し
た各領域２０毎に設置されている。多くの場合、情報処
理装置の主記憶は容量が大きく、１メモリＩＣのみで構
成されることはない。そこで主記憶を領域または素子毎
に分割及びグループ化を行い、そのグループ２０毎にエ
ラーメモリ修復回路９を配置することにより、個々のエ
ラーメモリ修復回路９の担当範囲を少なくでき、監視周
期を短くすることができるため、信頼性の向上を図るこ
とができる。

【００４１】

【発明の効果】本発明によると、エラーメモリ修復回路
９により、ＭＰＵ等による主記憶の読み出し及び書き込
みサイクルの行なわれていない時間に、ＭＰＵの関与な
しに主記憶に発生するソフトエラーを検出、修正するこ
とができ、ハードエラーの検出もできるため主記憶の信
頼性が向上する。ＭＰＵ若しくはバスマスタによる主記
憶のアクセス時は、パリティ回路のみを使用しているデ
ータ処理装置と等価であるため、付随回路に律速される
こと無くメモリエラーを検知して、プロセッサの暴走を
防止できる。また、ハードエラーやソフトエラーの発生
及びエラーの修正来歴をメインプロセッサに報告するレ
ジスタ回路とを備えているため、エラー発生後のプロセ
ッサによる対処の自由度も向上する。こうしてデータ処
理装置の信頼性の向上と高速化を同時に図ることができ
る。

【図面の簡単な説明】

【図１】本発明によるデータ処理装置の一実施例の概略
構成図。

【図２】記憶部のビット構成例。

【図３】ＭＰＵ、主記憶、エラー修復回路の動作関係を
示したタイムチャート。

【図４】本発明によるデータ処理装置の他の実施例の概
略構成図。

【図５】ＭＰＵ、主記憶、エラー修復回路の動作関係を
示したタイムチャート。

【図６】本発明によるデータ処理装置の他の実施例の概
略構成図。

【図７】ＭＰＵ、主記憶、エラー修復回路の動作関係を
示したタイムチャート。

【図８】本発明によるデータ処理装置の他の実施例の概
略構成図。

【図９】本発明によるデータ処理装置の他の実施例の概
略構成図。

【符号の説明】

１…アドレス・バス ２…データ・バス ３…コントロール・バス ４…ＭＰＵ（メインプロセッサ） ５…主記憶装置 ６…Ｉ／Ｏ装置 ７…メモリコントローラ ８…パリティ回路 ９…エラー修復回路 １０…検査ビット記憶部 １１…パリティ・ビット記憶部 １２…エラー修復用制御信号 １３…パリティ・ビット信号 １４…パリティ・エラー信号 １５…Ｂポート・コントロール・バス １６…Ｂポート・アドレス・バス １７…Ｂポート・データ・バス １８…キャッシュメモリ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 装置の動作に必要な命令やデータを格納
   する主記憶装置と、前記主記憶装置内部の命令やデータ
   を使用してデータの処理を行なうメインプロセッサと、
   前記メインプロセッサからの指令により動作するＩ／Ｏ
   装置と、前記メインプロセッサと前記各装置を結ぶアド
   レス・バスと、前記メインプロセッサ及び各装置間を結
   ぶデータ・バスと、前記各装置間のアドレス及びデータ
   の転送を制御するコントロール・バスとを含むデータ処
   理装置において、 前記主記憶装置をアクセス可能なマスタが主記憶装置上
   に命令やデータを書き込むとき同時にパリティ・ビット
   を生成して記憶させ、読み出し動作の際当該命令又はデ
   ータと共に前記パリティ・ビットを読み出してパリティ
   ・エラー発生の有無を判断するパリティ回路と、前記メ
   インプロセッサから独立して前記主記憶装置内の命令や
   データのエラーを監視し修正するエラーメモリ修復手段
   と、命令やデータのエラー及びエラーの修正来歴をメイ
   ンプロセッサに報告する手段とをさらに備え、前記エラ
   ーメモリ修復手段は前記マスタによる前記主記憶装置の
   読み出し及び書き込みの行なわれていない時間に前記エ
   ラーの監視及び修正を行うことを特徴とするデータ処理
   装置。
2. 【請求項２】 キャッシュメモリをさらに備えることを
   特徴とする請求項１記載のデータ処理装置。
3. 【請求項３】 装置の動作に必要な命令やデータを格納
   する主記憶装置と、前記主記憶装置内部の命令やデータ
   を使用してデータの処理を行なうメインプロセッサと、
   前記メインプロセッサからの指令により動作するＩ／Ｏ
   装置と、前記メインプロセッサと前記各装置を結ぶアド
   レス・バスと、前記メインプロセッサ及び各装置間を結
   ぶデータ・バスと、前記各装置間のアドレス及びデータ
   の転送を制御するコントロール・バスとを含むデータ処
   理装置において、 前記主記憶装置をアクセス可能なマスタが主記憶装置上
   に命令やデータを書き込むとき同時にパリティ・ビット
   を生成して記憶させ、読み出し動作の際当該命令又はデ
   ータと共に前記パリティ・ビットを読み出してパリティ
   ・エラー発生の有無を判断するパリティ回路と、前記メ
   インプロセッサから独立して前記主記憶装置内の命令や
   データのエラーを監視し修正するエラーメモリ修復手段
   と、命令やデータのエラー及びエラーの修正来歴をメイ
   ンプロセッサに報告する手段とをさらに備え、前記主記
   憶装置は前記マスタが読み出し及び書き込みを行なう回
   路と異なる第２の回路を有し、前記エラーメモリ修正手
   段は前記第２の回路により前記マスタによる主記憶装置
   の読み出し及び書き込みサイクルと無関係なシーケンス
   を持って前記エラーの監視及び修正を行うことを特徴と
   するデータ処理装置。
4. 【請求項４】 前記エラーメモリ修復手段は、前記主記
   憶装置内の各命令またはデータに対し最初にアクセスし
   た際には前記パリティ回路によって生成されたパリティ
   ・ビットを用いてエラー検出を行うと共に各命令または
   データに対応する検査ビットを生成し、２回目以降のア
   クセス時には前記検査ビットを用いてエラー検出を行う
   ことを特徴とする請求項１、２または３記載のデータ処
   理装置。
5. 【請求項５】 前記エラーメモリ修復手段は前記主記憶
   装置チップ内に搭載されていることを特徴とする請求項
   １〜４のいずれか１項記載のデータ処理装置。
6. 【請求項６】 前記主記憶装置の記憶領域は複数の領域
   に分割され、前記分割された領域毎に前記エラーメモリ
   修復手段が設けられていることを特徴とする請求項１〜
   ４のいずれか１項記載のデータ処理装置。