JPS6131497B2 - - Google Patents
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- Publication number
- JPS6131497B2 JPS6131497B2 JP56044845A JP4484581A JPS6131497B2 JP S6131497 B2 JPS6131497 B2 JP S6131497B2 JP 56044845 A JP56044845 A JP 56044845A JP 4484581 A JP4484581 A JP 4484581A JP S6131497 B2 JPS6131497 B2 JP S6131497B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- patrol
- register
- access request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims description 3
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明はメイン・メモリのパトロール制御方
式、特にメイン・メモリを通常のフエツチ・モー
ドでアクセスするときエラー修正処理を行いかつ
修正されたデータをメイン・メモリにストアする
ようにし、パトロール制御を独立して行わなくて
済むようにしたメイン・メモリのパトロール制御
方式に関するものである。
式、特にメイン・メモリを通常のフエツチ・モー
ドでアクセスするときエラー修正処理を行いかつ
修正されたデータをメイン・メモリにストアする
ようにし、パトロール制御を独立して行わなくて
済むようにしたメイン・メモリのパトロール制御
方式に関するものである。
一般にデータ処理システムにおいて、メイン・
メモリ内に間欠障害が発生したことを検出すべく
例えば一定時間周期でメイン・メモリ全領域をア
クセスするパトロール方式が採られている。
メモリ内に間欠障害が発生したことを検出すべく
例えば一定時間周期でメイン・メモリ全領域をア
クセスするパトロール方式が採られている。
しかしこの種のパトロール方式はプロセツサか
らのアクセス要求とは別個独立して行われるため
パトロール時間中においてアクセス要求元からの
アクセス要求が受付けられなくなると共にハード
ウエア量が比較的大きくならざるを得ないなどの
難点を有していた。
らのアクセス要求とは別個独立して行われるため
パトロール時間中においてアクセス要求元からの
アクセス要求が受付けられなくなると共にハード
ウエア量が比較的大きくならざるを得ないなどの
難点を有していた。
本発明は上記の点を考慮し、簡単な構成でパト
ロール処理を行い得るメイン・メモリのパトロー
ル方式を提供することを目的としている。そして
そのため本発明のメイン・メモリのパトロール方
式はメイン・メモリとアクセスすべきメイン・メ
モリのアドレスを指定するアドレス情報がセツト
されるアクセス・アドレス・レジスタと、ECC
コードが付加された書込みデータがセツトされる
書込みデータ・レジスタと、メイン・メモリから
読出されたECCコード付の読出しデータがセツ
トされる読出しデータ・レジスタと、ECCコー
ドの生成を行うと共にECCコードに基づく読出
しデータのエラー検出訂正を行うECC回路と、
メモリ・アクセス要求元からのメモリ・アクセス
要求が入力される複数のポートと、パトロールの
ためのメモリ・アクセス要求を出力するパトロー
ル要求源と、メモリ・アクセス要求が入力される
プライオリテイ回路と、上記プライオリテイ回路
によつて選択されたメモリ・アクセス要求が入力
されると共に入力されたメモリ・アクセス要求に
基づいて各種の制御信号を生成するパイプライン
と、該パイプラインの出口に接続され且つエラー
が検出されたメイン・メモリのアドレスを示すア
ドレス情報がセツトされるフエイリング・ストレ
ージ・アドレス・レジスタとを具備し、また、上
記パトロール要求源は、フエイリング・ストレー
ジ・アドレス・レジスタにエラー・アドレスがセ
ツトされたこと、当該エラーが上記アクセス要求
元のフエツチ・メモリ・アクセス要求に基づくこ
と、当該エラーが訂正可能なエラーであること及
びパトロール・タイミングであることの条件が満
足された時に、上記フエイリング・ストレージ・
アドレス・レジスタのアドレスを指定してパトロ
ールのためのメモリ・アクセス要求を出力するよ
うに構成され、更に、上記パイプラインは、入力
されたパトロールのためのメモリ・アクセス要求
に基づいて、指定されたメイン・メモリのアドレ
スからデータを読出し、当該読出しデータを上記
ECC回路及び書込みデータ・レジスタを介して
メイン・メモリの元のアドレスに書込むための制
御を行うことを特徴とするものである。以下図面
を参照しつつ説明する。
ロール処理を行い得るメイン・メモリのパトロー
ル方式を提供することを目的としている。そして
そのため本発明のメイン・メモリのパトロール方
式はメイン・メモリとアクセスすべきメイン・メ
モリのアドレスを指定するアドレス情報がセツト
されるアクセス・アドレス・レジスタと、ECC
コードが付加された書込みデータがセツトされる
書込みデータ・レジスタと、メイン・メモリから
読出されたECCコード付の読出しデータがセツ
トされる読出しデータ・レジスタと、ECCコー
ドの生成を行うと共にECCコードに基づく読出
しデータのエラー検出訂正を行うECC回路と、
メモリ・アクセス要求元からのメモリ・アクセス
要求が入力される複数のポートと、パトロールの
ためのメモリ・アクセス要求を出力するパトロー
ル要求源と、メモリ・アクセス要求が入力される
プライオリテイ回路と、上記プライオリテイ回路
によつて選択されたメモリ・アクセス要求が入力
されると共に入力されたメモリ・アクセス要求に
基づいて各種の制御信号を生成するパイプライン
と、該パイプラインの出口に接続され且つエラー
が検出されたメイン・メモリのアドレスを示すア
ドレス情報がセツトされるフエイリング・ストレ
ージ・アドレス・レジスタとを具備し、また、上
記パトロール要求源は、フエイリング・ストレー
ジ・アドレス・レジスタにエラー・アドレスがセ
ツトされたこと、当該エラーが上記アクセス要求
元のフエツチ・メモリ・アクセス要求に基づくこ
と、当該エラーが訂正可能なエラーであること及
びパトロール・タイミングであることの条件が満
足された時に、上記フエイリング・ストレージ・
アドレス・レジスタのアドレスを指定してパトロ
ールのためのメモリ・アクセス要求を出力するよ
うに構成され、更に、上記パイプラインは、入力
されたパトロールのためのメモリ・アクセス要求
に基づいて、指定されたメイン・メモリのアドレ
スからデータを読出し、当該読出しデータを上記
ECC回路及び書込みデータ・レジスタを介して
メイン・メモリの元のアドレスに書込むための制
御を行うことを特徴とするものである。以下図面
を参照しつつ説明する。
第１図は本発明によるメイン・メモリのパトロ
ール方式の一実施例構成、第２図は第１図におけ
るパトロール・リクエスト部の一実施例構成を
夫々示している。
ール方式の一実施例構成、第２図は第１図におけ
るパトロール・リクエスト部の一実施例構成を
夫々示している。
第１図において、１はメイン・メモリ、２は
ECC回路、３はパイプライン、４−０ないし４
−（Ｍ＋Ｎ＋２）は夫々アクセス要求元CPU＃０
ないし＃ＭおよびCHP＃０ないし＃Ｎからのリ
クエスト信号が受付けられるポート、５はプライ
オリテイ回路、６はフローテイング・メモリ・ア
ドレス・チエツク回路、７はアクセス・アドレ
ス・レジスタ、８はストア・データ・レジスタ、
９はデータ・マージ回路、１０はフエツチ・デー
タ・レジスタ、１１はフエイリング・ストレー
ジ・アドレス・レジスタ、１２はバツフア・イン
バリデーシヨン・レジスタ、１３はゼネラル・パ
ーパス・バス・レジスタ、１４はパトロール・リ
クエスト部を夫夫表わしている。以下処理動作の
一例を説明する。
ECC回路、３はパイプライン、４−０ないし４
−（Ｍ＋Ｎ＋２）は夫々アクセス要求元CPU＃０
ないし＃ＭおよびCHP＃０ないし＃Ｎからのリ
クエスト信号が受付けられるポート、５はプライ
オリテイ回路、６はフローテイング・メモリ・ア
ドレス・チエツク回路、７はアクセス・アドレ
ス・レジスタ、８はストア・データ・レジスタ、
９はデータ・マージ回路、１０はフエツチ・デー
タ・レジスタ、１１はフエイリング・ストレー
ジ・アドレス・レジスタ、１２はバツフア・イン
バリデーシヨン・レジスタ、１３はゼネラル・パ
ーパス・バス・レジスタ、１４はパトロール・リ
クエスト部を夫夫表わしている。以下処理動作の
一例を説明する。
プライオリテイ回路５によりあるアクセス要求
が選択されるとパイプライン３が起動される。
が選択されるとパイプライン３が起動される。
(1) 当該アクセス要求がフエツチ・モードを指定
している場合、アクセス・アドレス情報がフロ
ーテイング・メモリ・アドレス・チエツク回路
６およびアドレス・レジスタ７を介してメイ
ン・メモリ１に送出され、メイン・メモリ１の
当該アドレスからフエツチ・データが読出され
てフエツチ・データ・レジスタ１０にセツトさ
れ、ECC回路２に入力される。
している場合、アクセス・アドレス情報がフロ
ーテイング・メモリ・アドレス・チエツク回路
６およびアドレス・レジスタ７を介してメイ
ン・メモリ１に送出され、メイン・メモリ１の
当該アドレスからフエツチ・データが読出され
てフエツチ・データ・レジスタ１０にセツトさ
れ、ECC回路２に入力される。
ECC回路２がエラーを検出しない場合、当
該フエツチ・データはそのままアクセス要求元
に送出される。
該フエツチ・データはそのままアクセス要求元
に送出される。
一方ECC回路２がエラーを検出した場合、
エラー修正された修正データがアクセス要求元
に送出されると共に、ECCビツト情報がフエ
イリング・ストレージ・アドレス・レジスタ１
１を起動し、パイプライン３上の当該アドレス
即ちフエイリング・ストレージ・アドレスが当
該レジスタ１１にセツトされる。パトロール・
リクエスト部１４は第２図に図示する如く、当
該アクセス処理がフエツチ・モードでありかつ
ECC回路２においてエラーが検出されたこと
を条件としてパトロール処理を開始する。即ち
上記レジスタ１１にセツトされたフエイリン
グ・ストレージ・アドレスを再びアクセス・ア
ドレスとしてプライオリテイ回路５に入力せし
める。このためプライオリテイ回路５は当該ア
クセス処理を最優先してパイプライン３が起動
される。このアクセス処理において、ECC回
路２において再度エラーが検出された場合は当
該エラーを修正し、エラー修正された修正デー
タはストア・データ・レジスタ８を介してメモ
リ１上の当該フエイリング・ストレージ・アド
レスに書込まれる。即ちフエイリング・ストレ
ージ・アドレスに修正後の正しいデータがスト
アされるようになる。尚上記再読出し時にエラ
ーが生じなければ、エラー修正及び再書込みは
不要である。
エラー修正された修正データがアクセス要求元
に送出されると共に、ECCビツト情報がフエ
イリング・ストレージ・アドレス・レジスタ１
１を起動し、パイプライン３上の当該アドレス
即ちフエイリング・ストレージ・アドレスが当
該レジスタ１１にセツトされる。パトロール・
リクエスト部１４は第２図に図示する如く、当
該アクセス処理がフエツチ・モードでありかつ
ECC回路２においてエラーが検出されたこと
を条件としてパトロール処理を開始する。即ち
上記レジスタ１１にセツトされたフエイリン
グ・ストレージ・アドレスを再びアクセス・ア
ドレスとしてプライオリテイ回路５に入力せし
める。このためプライオリテイ回路５は当該ア
クセス処理を最優先してパイプライン３が起動
される。このアクセス処理において、ECC回
路２において再度エラーが検出された場合は当
該エラーを修正し、エラー修正された修正デー
タはストア・データ・レジスタ８を介してメモ
リ１上の当該フエイリング・ストレージ・アド
レスに書込まれる。即ちフエイリング・ストレ
ージ・アドレスに修正後の正しいデータがスト
アされるようになる。尚上記再読出し時にエラ
ーが生じなければ、エラー修正及び再書込みは
不要である。
(2) 一方当該アクセス要求が全ストア・モードを
指定している場合、アクセス・アドレス情報は
上述したフエツチ・モードの場合と同様にフロ
ーテイング・メモリ・アドレス・チエツク回路
６およびアドレス・レジスタ７を介してメイ
ン・メモリ１をアクセスし、ストア・データは
ECC回路２においてECCコードの作成処理が
なされた上でストア・データ・レジスタ８を介
してメイン・メモリ１上の当該アドレスにスト
アされる。
指定している場合、アクセス・アドレス情報は
上述したフエツチ・モードの場合と同様にフロ
ーテイング・メモリ・アドレス・チエツク回路
６およびアドレス・レジスタ７を介してメイ
ン・メモリ１をアクセスし、ストア・データは
ECC回路２においてECCコードの作成処理が
なされた上でストア・データ・レジスタ８を介
してメイン・メモリ１上の当該アドレスにスト
アされる。
(3) また当該アクセス要求が部分ストア・モード
を指定している場合、フエツチ・データ・レジ
スタ１０にセツトされてきたフエツチ・データ
をデータ・マージ回路９においてマージ処理
し、マージ処理されたデータをECC回路２に
入力せしめてエラー検出・修正処理を行なつた
上で、修正データをストア・データ・レジスタ
８を介してメイン・メモリ１上の当該アドレス
にストアする。このため(2)および(3)の処理終了
時におけるストアされたアドレスは、自動的に
正しいデータになる。
を指定している場合、フエツチ・データ・レジ
スタ１０にセツトされてきたフエツチ・データ
をデータ・マージ回路９においてマージ処理
し、マージ処理されたデータをECC回路２に
入力せしめてエラー検出・修正処理を行なつた
上で、修正データをストア・データ・レジスタ
８を介してメイン・メモリ１上の当該アドレス
にストアする。このため(2)および(3)の処理終了
時におけるストアされたアドレスは、自動的に
正しいデータになる。
以上説明した如く、本発明は通常のメモリ・ア
クセス処理の際にパトロール処理を行なうように
した。このため簡単かつ容易にパトロール処理を
行なうことが可能になる。
クセス処理の際にパトロール処理を行なうように
した。このため簡単かつ容易にパトロール処理を
行なうことが可能になる。
第１図は本発明によるメイン・メモリのパトロ
ール制御方式の一実施例構成、第２図は第１図に
おけるパトロール・リクエスト部の一実施例構成
を夫々示す。 図中、１……メイン・メモリ、２……ECC回
路、３……パイプラインを夫々表わす。
ール制御方式の一実施例構成、第２図は第１図に
おけるパトロール・リクエスト部の一実施例構成
を夫々示す。 図中、１……メイン・メモリ、２……ECC回
路、３……パイプラインを夫々表わす。
Claims (1)
- １ メイン・メモリと、アクセスすべきメイン・
メモリのアドレスを指定するアドレス情報がセツ
トされるアクセス・アドレス・レジスタと、
ECCコードが付加された書込みデータがセツト
される書込みデータ・レジスタと、メイン・メモ
リから読出されたECCコード付の読出しデータ
がセツトされる読出しデータ・レジスタと、
ECCコードの生成を行うと共にECCコードに基
づく読出しデータのエラー検出訂正を行うECC
回路と、メモリ・アクセス要求元からのメモリ・
アクセス要求が入力される複数のポートと、パト
ロールのためのメモリ・アクセス要求を出力する
パトロール要求源と、メモリ・アクセス要求が入
力されるプライオリテイ回路と、上記プライオリ
テイ回路によつて選択されたメモリ・アクセス要
求が入力されると共に入力されたメモリ・アクセ
ス要求に基づいて各種の制御信号を生成するパイ
プラインと、該パイプラインの出口に接続され且
つエラーが検出されたメイン・メモリのアドレス
を示すアドレス情報がセツトされるフエイリン
グ・ストレージ・アドレス・レジスタとを具備
し、また、上記パトロール要求源は、フエイリン
グ・ストレージ・アドレス・レジスタにエラー・
アドレスがセツトされたこと、当該エラーが上記
アクセス要求元のフエツチ・メモリ・アクセス要
求に基づくこと、当該エラーが訂正可能なエラー
であること及びパトロール・タイミングであるこ
との条件が満足された時に、上記フエイリング・
ストレージ・アドレス・レジスタのアドレスを指
定してパトロールのためのメモリ・アクセス要求
を出力するように構成され、更に、上記パイプラ
インは、入力されたパトロールのためのメモリ・
アクセス要求に基づいて、指定されたメイン・メ
モリのアドレスからデータを読出し、当該読出し
データを上記ECC回路及び書込みデータ・レジ
スタを介してメイン・メモリの元のアドレスに書
込むための制御を行うことを特徴とするメイン・
メモリのパトロール制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56044845A JPS57162186A (en) | 1981-03-27 | 1981-03-27 | Patrol controlling system of main memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56044845A JPS57162186A (en) | 1981-03-27 | 1981-03-27 | Patrol controlling system of main memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162186A JPS57162186A (en) | 1982-10-05 |
| JPS6131497B2 true JPS6131497B2 (ja) | 1986-07-21 |
Family
ID=12702806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56044845A Granted JPS57162186A (en) | 1981-03-27 | 1981-03-27 | Patrol controlling system of main memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57162186A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4604750A (en) * | 1983-11-07 | 1986-08-05 | Digital Equipment Corporation | Pipeline error correction |
-
1981
- 1981-03-27 JP JP56044845A patent/JPS57162186A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57162186A (en) | 1982-10-05 |
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