JPS6246358A - エラ−処理方式 - Google Patents
エラ−処理方式Info
- Publication number
- JPS6246358A JPS6246358A JP60185091A JP18509185A JPS6246358A JP S6246358 A JPS6246358 A JP S6246358A JP 60185091 A JP60185091 A JP 60185091A JP 18509185 A JP18509185 A JP 18509185A JP S6246358 A JPS6246358 A JP S6246358A
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- bit
- memory
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バッファメモリを有するデータ処理システム
におけるエラー処理方式に関する。
におけるエラー処理方式に関する。
スワップ（ＳＷＡＰ）方式のバッファメモリを有するデ
ータ処理システムは第２図に示すようにメインメモリＭ
ＥＭ、処理装置ＣＰＵ、そのバッファメモリＢＳ及びア
クセス要求元ＲＥＱの構成を有し、メインメモリＭＥＭ
からバッファメモリＢＳへデータをムーブインし、また
バッファメモリＢＳからデータをメインメモリＭＥＭヘ
ムーブアウトする。メインメモリからバッファメモリへ
：データをムーブインするときエラーチェ
ックを行ない、少数ビット一般には１ピントエラーであ
れば該エラーを訂正し、正しいデータをバッフアメそり
へ格納する。
ータ処理システムは第２図に示すようにメインメモリＭ
ＥＭ、処理装置ＣＰＵ、そのバッファメモリＢＳ及びア
クセス要求元ＲＥＱの構成を有し、メインメモリＭＥＭ
からバッファメモリＢＳへデータをムーブインし、また
バッファメモリＢＳからデータをメインメモリＭＥＭヘ
ムーブアウトする。メインメモリからバッファメモリへ
：データをムーブインするときエラーチェ
ックを行ない、少数ビット一般には１ピントエラーであ
れば該エラーを訂正し、正しいデータをバッフアメそり
へ格納する。
バッファメモリは各データに対しモディファイビット又
はチェンジビットを持っており、そしてバッファメモリ
が一杯になれば一部のデータを退 ：い出し
てそこへ新データを格納する。追い出し対象のデータは
ＬＲＵアルゴリズムで判断して古い等であり、そして追
い出しに当ってはモディファイビットを参照し、それが
Ｏなら捨て、ｌならメインメモリへ格納する。モディフ
ァイビット０はバッファメモリの当該データはメインメ
モリのそれと同じであることを示しており、メインメモ
リからバッファメモリヘムープインしたデータが書き込
み処理等により更新されずにそのまま残っていることを
示す。バッファメモリのデータとメインメモリのデータ
が同じであれば、バッファメモリのデータを追い出すと
き該データは廃棄して何ら支障はない。
はチェンジビットを持っており、そしてバッファメモリ
が一杯になれば一部のデータを退 ：い出し
てそこへ新データを格納する。追い出し対象のデータは
ＬＲＵアルゴリズムで判断して古い等であり、そして追
い出しに当ってはモディファイビットを参照し、それが
Ｏなら捨て、ｌならメインメモリへ格納する。モディフ
ァイビット０はバッファメモリの当該データはメインメ
モリのそれと同じであることを示しており、メインメモ
リからバッファメモリヘムープインしたデータが書き込
み処理等により更新されずにそのまま残っていることを
示す。バッファメモリのデータとメインメモリのデータ
が同じであれば、バッファメモリのデータを追い出すと
き該データは廃棄して何ら支障はない。
処理装置ＣＰＵがメインメモリＭＥＭへデータをストア
するときは該データを単にバッファメモリＢＳへ書込み
、メインメモリへ書込むことはしない。メインメモリへ
該データが書込まれるのはムーブアウトのときで、処理
装置がバッファメモリへデータを書込むときモディファ
イビットを１にしておき、これによりムーブアウトのと
き当該データがメインメモリへ書込まれるようにしてい
る。モディファイビットｌはバッファメモリ内の当該デ
ータが最新であることを示しており、該データはメイン
メモリにはないから、パージ時には廃棄せず、メインメ
モリへ格納する。
するときは該データを単にバッファメモリＢＳへ書込み
、メインメモリへ書込むことはしない。メインメモリへ
該データが書込まれるのはムーブアウトのときで、処理
装置がバッファメモリへデータを書込むときモディファ
イビットを１にしておき、これによりムーブアウトのと
き当該データがメインメモリへ書込まれるようにしてい
る。モディファイビットｌはバッファメモリ内の当該デ
ータが最新であることを示しており、該データはメイン
メモリにはないから、パージ時には廃棄せず、メインメ
モリへ格納する。
このように従来方式ではムーブインしたデータ
１のモディファイビットはＯであり、ムーブインに
際し１ビツトエラーが発見されてそれを訂正したときも
そのデータのモディファイビットは０である。従ってパ
ージ時にこれらのデータは消えてしまう。１ビツトエラ
ーがメインメモリからバッファメモリへのデータ転送中
に発生したものであればこれでよいが、メインメモリの
データそれ自体 １に１ビツトエラーがあっ
たとすると、これでは該１ビツトエラーはそのま＼残り
、次に読出されたときはまた１ビツトエラーになり、し
かもその間に更に他の１ビツトがエラーになっていたと
すると２ビツトエラーになり、訂正不能になる。
１のモディファイビットはＯであり、ムーブインに
際し１ビツトエラーが発見されてそれを訂正したときも
そのデータのモディファイビットは０である。従ってパ
ージ時にこれらのデータは消えてしまう。１ビツトエラ
ーがメインメモリからバッファメモリへのデータ転送中
に発生したものであればこれでよいが、メインメモリの
データそれ自体 １に１ビツトエラーがあっ
たとすると、これでは該１ビツトエラーはそのま＼残り
、次に読出されたときはまた１ビツトエラーになり、し
かもその間に更に他の１ビツトがエラーになっていたと
すると２ビツトエラーになり、訂正不能になる。
本発明はか＼る点を改善し、ムーブインに際してビット
エラーが発見されて訂正したデータについてはモディフ
ァイビットを１にし、ムーブアラｈ 、ｃ： ｔｌ＝−
ヶや７．７．工１．へヵＬｒ／４７．（１％’）０）ｆ
’）ｔｒ置Ｌ’５’−ＩＬ’ｃ＃置”Ｃオ＠、７Ｉイ
ンメモリ読出しデータにビットエラーが発生す
（る頻度を低減しようとするものである。
エラーが発見されて訂正したデータについてはモディフ
ァイビットを１にし、ムーブアラｈ 、ｃ： ｔｌ＝−
ヶや７．７．工１．へヵＬｒ／４７．（１％’）０）ｆ
’）ｔｒ置Ｌ’５’−ＩＬ’ｃ＃置”Ｃオ＠、７Ｉイ
ンメモリ読出しデータにビットエラーが発生す
（る頻度を低減しようとするものである。
本発明は、スワップ方式のバッファメモリを有し、該バ
ッファメモリにメインメモリからのデータをムーブイン
する際該データがビットエラーを生じていればそれを訂
正し、正しいデータをバッファメモリにムーブインする
データ処理システムにおけるエラー処理方式において、
ビットエラーを訂正してバッファメモリにムーブインす
る際には、該バッファメモリの当該データに対するモデ
ィファイビットをオンにし、パージ時に該データがメイ
ンメモリヘムーブアウトされるようにすることを特徴と
するものである。
ッファメモリにメインメモリからのデータをムーブイン
する際該データがビットエラーを生じていればそれを訂
正し、正しいデータをバッファメモリにムーブインする
データ処理システムにおけるエラー処理方式において、
ビットエラーを訂正してバッファメモリにムーブインす
る際には、該バッファメモリの当該データに対するモデ
ィファイビットをオンにし、パージ時に該データがメイ
ンメモリヘムーブアウトされるようにすることを特徴と
するものである。
第１図に示す実施例について説明すると、ＡＤＲはアド
レスレジスフで、第２図に示したアクセス要求元ＲＥＱ
より出されたメモリアクセスアドレスＡＤがセットされ
る。ストアのときアクセス要求元はデータも用窓するが
、このデータ即ち書込みデータＷＤはセレクタＳＬ３に
入力する。ムーブインのときはメインメモリよりムープ
インデ １一タＭＩＤが送られてくるが、
これはセレクタＳ１Ｌ４へ入力され、またエラーチェッ
ク回路ＣＨＫ １及びエラー訂正回路ＣＲ
ＬＴへも送られる。バッフ″“′”Ｓ ！；！： 、ｄ
％ ＩＪ ｆ −７（７）−＠ＷｉＬ６Ｍ゛（ＤＡＴ
Ａはそのデータ格納部を示し、ＴＡＧは該
１月 データのメインメモリにおけるアドレスの上位部
負”ｔ４＆１６ｔｉ・ｆ −１ｎ Ｄ Ａ Ｔ
Ａ Ｌｉ Ｂ Ｓ （７） ；Ｆ−（＊“
ｉを形成する。データ部ＤＡＴＡにおいてデータは
ウェイ （ｗａｙ）に分けられており、ムーブイン／ア
ウトはウェイ単位で行なわれる。ＬＲＵはり
ｂ７” Ｌ／ −：Ａ ＋’−ヶや１４．ｔお□オ
フ、’） ７” Ｌ／ −：Ａ ＠ ’
！、ＲＥ Ｐ 、：、ｉｃ、Ｌ ＲＵ （Ｌｅａｓｔ
Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ） ｌ□ア
ルゴリズムに従ってパージ対象、従って新しくデータを
格納してよいウェイを決定する。ＴＡＧ。
レスレジスフで、第２図に示したアクセス要求元ＲＥＱ
より出されたメモリアクセスアドレスＡＤがセットされ
る。ストアのときアクセス要求元はデータも用窓するが
、このデータ即ち書込みデータＷＤはセレクタＳＬ３に
入力する。ムーブインのときはメインメモリよりムープ
インデ １一タＭＩＤが送られてくるが、
これはセレクタＳ１Ｌ４へ入力され、またエラーチェッ
ク回路ＣＨＫ １及びエラー訂正回路ＣＲ
ＬＴへも送られる。バッフ″“′”Ｓ ！；！： 、ｄ
％ ＩＪ ｆ −７（７）−＠ＷｉＬ６Ｍ゛（ＤＡＴ
Ａはそのデータ格納部を示し、ＴＡＧは該
１月 データのメインメモリにおけるアドレスの上位部
負”ｔ４＆１６ｔｉ・ｆ −１ｎ Ｄ Ａ Ｔ
Ａ Ｌｉ Ｂ Ｓ （７） ；Ｆ−（＊“
ｉを形成する。データ部ＤＡＴＡにおいてデータは
ウェイ （ｗａｙ）に分けられており、ムーブイン／ア
ウトはウェイ単位で行なわれる。ＬＲＵはり
ｂ７” Ｌ／ −：Ａ ＋’−ヶや１４．ｔお□オ
フ、’） ７” Ｌ／ −：Ａ ＠ ’
！、ＲＥ Ｐ 、：、ｉｃ、Ｌ ＲＵ （Ｌｅａｓｔ
Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ） ｌ□ア
ルゴリズムに従ってパージ対象、従って新しくデータを
格納してよいウェイを決定する。ＴＡＧ。
ＬＲＵ、ＤＡＴＡはいずれもメモリである。
メモリアクセスに際し、アクセス要求元ＲＥＱよりレジ
スタＡＤＲにアドレスＡＤが送られると、該アドレスの
上位部分ＡＵは一致回路Ｍへ送られ、 １下
位部分はメモリＴＡＧ、ＬＲＵ、ＤＡＴＡのアクセスア
ドレスになる。メモリＴＡＧはアドレス下位部分ＡＬで
読み出されると、ウェイ数（この個数はシステムで異な
る）だけのアドレスＴＡＧＤを出力し、これは一致回路
Ｍへ送られてＡＵと比較される。両者が一致すると回路
Ｍは信号ＦＯＵＮＤを出力しく該信号をＨレベルにし）
、また一致したうエイ （のナンバ゛）ＦＷＡＹを出力
する。セレクタＳＬＩは信号ＦＯＵＮＤによりファウン
ドウエイＦＷＡＹを選択し、これをウェイナンバーＷＡ
Ｙとして出力する。また信号ＦＯＵＮＤはアンドゲート
Ｇ＋を開き、インヒビソトゲートＧ２を閉じる。
スタＡＤＲにアドレスＡＤが送られると、該アドレスの
上位部分ＡＵは一致回路Ｍへ送られ、 １下
位部分はメモリＴＡＧ、ＬＲＵ、ＤＡＴＡのアクセスア
ドレスになる。メモリＴＡＧはアドレス下位部分ＡＬで
読み出されると、ウェイ数（この個数はシステムで異な
る）だけのアドレスＴＡＧＤを出力し、これは一致回路
Ｍへ送られてＡＵと比較される。両者が一致すると回路
Ｍは信号ＦＯＵＮＤを出力しく該信号をＨレベルにし）
、また一致したうエイ （のナンバ゛）ＦＷＡＹを出力
する。セレクタＳＬＩは信号ＦＯＵＮＤによりファウン
ドウエイＦＷＡＹを選択し、これをウェイナンバーＷＡ
Ｙとして出力する。また信号ＦＯＵＮＤはアンドゲート
Ｇ＋を開き、インヒビソトゲートＧ２を閉じる。
この時メモリＤＡＴＡはウェイ数だけの該当データを出
力し、これはセレクタＳＬ２に入力され、セレクタＳＬ
Ｉが出力するウェイナンバのもののみが取出されゲート
Ｇ１を通って読出しデータＲＤとなる。これが読出しの
場合であり、書込みは書込みデータＷＤがセレクタＳＬ
３に入力され、データ書込み制御回路ＤＷによりメモリ
ＤＡＴＡの該当するウェイのブロックへ書き込まれ、タ
グ書込制御回路ＴＷによりメモリＴＡＧの該当するウェ
イのモディファイビットＭをオンにする。こ
１れが書込みの場合である。また以上は該当するデ
□−タがバッファメモリＢＳ上に存在する
時であるが本発明とは直接的には関連しない。以下に本
発□ 明と関連する該当データがバッファメモリに存在しない
時の動作を説明する。
力し、これはセレクタＳＬ２に入力され、セレクタＳＬ
Ｉが出力するウェイナンバのもののみが取出されゲート
Ｇ１を通って読出しデータＲＤとなる。これが読出しの
場合であり、書込みは書込みデータＷＤがセレクタＳＬ
３に入力され、データ書込み制御回路ＤＷによりメモリ
ＤＡＴＡの該当するウェイのブロックへ書き込まれ、タ
グ書込制御回路ＴＷによりメモリＴＡＧの該当するウェ
イのモディファイビットＭをオンにする。こ
１れが書込みの場合である。また以上は該当するデ
□−タがバッファメモリＢＳ上に存在する
時であるが本発明とは直接的には関連しない。以下に本
発□ 明と関連する該当データがバッファメモリに存在しない
時の動作を説明する。
ｔ、Ｅ−□、Ｍ７ア、−ｏよイヶおい。ヵ、、：□
モリＴＡＧから読出されたアドレスＴＡＧＤのいずれと
も一致しないと、回路Ｍは信号ＦＯＩ）ＮＤをＬレベル
にする。セレクタＳＬＩはこれにより、リプレース回路
ＲＦＰが出力するウェイナンバＲＷＡＹをウェイナンバ
ＷＡＹとして出力する。また信号ＦＯＵＮＤはＬレベル
（ＦＯＵＮＤ ）であるからメイ′、（％ｌＪ ＭＥＭ
″パ９Ａ−７’″７ｔｒｉ″“０“Ｊｆｌｌ＠
。
も一致しないと、回路Ｍは信号ＦＯＩ）ＮＤをＬレベル
にする。セレクタＳＬＩはこれにより、リプレース回路
ＲＦＰが出力するウェイナンバＲＷＡＹをウェイナンバ
ＷＡＹとして出力する。また信号ＦＯＵＮＤはＬレベル
（ＦＯＵＮＤ ）であるからメイ′、（％ｌＪ ＭＥＭ
″パ９Ａ−７’″７ｔｒｉ″“０“Ｊｆｌｌ＠
。
路ＭＩ ＣＮＴＬを起動する。該制御回路ＭＩ Ｃ
ＮＴＬは、イア）％ヮＭＥ６対い−ブイ、要求９□２．
Ｑ：を出す。この時のムーブインアドレスＭＩＡＵ／
１ＭＩＡＬはアクセス要求元ＲＥＱからの
アドレスＡＤそのものである・その後メインメモリＭＥ
Ｍ ：からムーブインデータＭＩＤが返る
が、その時メ １モリＴＡＧから読出された
アドレスＴＡＧＤはセレクタＳＬ４に入力され、セレク
タＳＬｌが出力するウェイナンバのもののみが取り出さ
れ、これの有効表示ビットＶとモディファイビットＭが
共にオンであると、メインメモリＭＥＭヘムーブアウト
するための制御回路ＭＯＣＮＴＬを起動する。
ＮＴＬは、イア）％ヮＭＥ６対い−ブイ、要求９□２．
Ｑ：を出す。この時のムーブインアドレスＭＩＡＵ／
１ＭＩＡＬはアクセス要求元ＲＥＱからの
アドレスＡＤそのものである・その後メインメモリＭＥ
Ｍ ：からムーブインデータＭＩＤが返る
が、その時メ １モリＴＡＧから読出された
アドレスＴＡＧＤはセレクタＳＬ４に入力され、セレク
タＳＬｌが出力するウェイナンバのもののみが取り出さ
れ、これの有効表示ビットＶとモディファイビットＭが
共にオンであると、メインメモリＭＥＭヘムーブアウト
するための制御回路ＭＯＣＮＴＬを起動する。
該制御回路ＭＯＣＮＴＬはメインメモリＭＥＭに対しム
ーブアウト要求ＭＯＲＥＱを出す。この時のムーブアウ
トアドレス上位ＭＯＡＵはセレクタＳＬ５で選択された
ＴＡＧＤのＡＵｏ〜ＡＵｎでありアドレス下位ＭＯＡＬ
はアクセス要求元からのアドレス下位ＡＬそのものであ
る。またムーブアウトするデータＭＯＤとしてはメモリ
ＤＡＴＡからの読出しデータがセレクタＳＬ２により取
り出され、メインメモリＭＥＭへ送られる。なおメイン
メモリＭＥＭから送られてきたムーブインデータＭＩＤ
は、エラーチェック回路ＣＨＫでビットエラーがあるか
否かチェックされ、エラーがなければセレクタＳＬ４は
ムーブインデータＭＩＤを選択し、エラーであれば訂正
回路ＣＲＣＴによりエラー訂正されたデータを選択し、
出力する。このセレクタＳＬ４の出力は信号ＦＯＵＮＤ
がＬレベルであるからゲートＧ２およびＧ３を通ってア
クセス要求元 □ＲＥＱへの読出しデータＲ
Ｄとなる。また、セレクタＳＬ４の出力はセレクタＳＬ
３へも入力され □６゜ヤ、、ヶ５Ｌ３ｉ−
は、読出し要求。時、あれ ：ばヤ、、夕、
、４から。入力が＋、、、）まよ出力され、
１書込う要求。時、あわば＋、、、ヶＳＬ４．．，１６
．）入 ：力のうち、書込みするバイトのみ
書込データＷＤ １と置き換えたデータと
して出力する。これはデー □□ ？！５２″ｂ ＩＩ ｉｎ ＩｔゝＤＶＩ、ｌ／−Ｅ−
“ｔｏｘｒｘｏｌ 。
ーブアウト要求ＭＯＲＥＱを出す。この時のムーブアウ
トアドレス上位ＭＯＡＵはセレクタＳＬ５で選択された
ＴＡＧＤのＡＵｏ〜ＡＵｎでありアドレス下位ＭＯＡＬ
はアクセス要求元からのアドレス下位ＡＬそのものであ
る。またムーブアウトするデータＭＯＤとしてはメモリ
ＤＡＴＡからの読出しデータがセレクタＳＬ２により取
り出され、メインメモリＭＥＭへ送られる。なおメイン
メモリＭＥＭから送られてきたムーブインデータＭＩＤ
は、エラーチェック回路ＣＨＫでビットエラーがあるか
否かチェックされ、エラーがなければセレクタＳＬ４は
ムーブインデータＭＩＤを選択し、エラーであれば訂正
回路ＣＲＣＴによりエラー訂正されたデータを選択し、
出力する。このセレクタＳＬ４の出力は信号ＦＯＵＮＤ
がＬレベルであるからゲートＧ２およびＧ３を通ってア
クセス要求元 □ＲＥＱへの読出しデータＲ
Ｄとなる。また、セレクタＳＬ４の出力はセレクタＳＬ
３へも入力され □６゜ヤ、、ヶ５Ｌ３ｉ−
は、読出し要求。時、あれ ：ばヤ、、夕、
、４から。入力が＋、、、）まよ出力され、
１書込う要求。時、あわば＋、、、ヶＳＬ４．．，１６
．）入 ：力のうち、書込みするバイトのみ
書込データＷＤ １と置き換えたデータと
して出力する。これはデー □□ ？！５２″ｂ ＩＩ ｉｎ ＩｔゝＤＶＩ、ｌ／−Ｅ−
“ｔｏｘｒｘｏｌ 。
当するウェイのブロックに書込まれ、またタグ書込み制
御回路ＴＷによりメモリＴＡＧの該当するウェイに有効
表示ビットＶ、上位アドレスＡＵｏ−１が書き込まれる
。またこの時書込要求の場合、もしくは続出し要求でか
つビットエラーを検出している場合にはモディファイビ
ットＭもオンにする。
御回路ＴＷによりメモリＴＡＧの該当するウェイに有効
表示ビットＶ、上位アドレスＡＵｏ−１が書き込まれる
。またこの時書込要求の場合、もしくは続出し要求でか
つビットエラーを検出している場合にはモディファイビ
ットＭもオンにする。
以上の様に本発明が従来技術と異なる点はムーブインの
際のメモリＴＡＧのモディファイビットＭをオンにする
条件が従来技術では書込み要求の時だけであったが、本
発明では読み出し要求でかつビットエラーを検出してい
る場合にもオンにするというところである。
際のメモリＴＡＧのモディファイビットＭをオンにする
条件が従来技術では書込み要求の時だけであったが、本
発明では読み出し要求でかつビットエラーを検出してい
る場合にもオンにするというところである。
以上説明したように、本発明ではムーブイン時もエラー
訂正をすればバッファメモリの当該データのモディファ
イビットを“１” （最新であり、メインメモリへのス
トアを要する、を意味する）にするので、メインメモリ
の当該データをエラーのないものにし、読出し時に生じ
るエラーの発生頻度を低減し、誤り訂正不能に陥いるの
を可及的に回避することができる。
訂正をすればバッファメモリの当該データのモディファ
イビットを“１” （最新であり、メインメモリへのス
トアを要する、を意味する）にするので、メインメモリ
の当該データをエラーのないものにし、読出し時に生じ
るエラーの発生頻度を低減し、誤り訂正不能に陥いるの
を可及的に回避することができる。
第１図は本発明の実施例を示すブロック図、第２図はデ
ータ処理システムの構成を示すブロック図、第３図はタ
グメモリの内容を示す説明図である。 図面で、ＢＳはバッファメモリ、ＭＥＭはメインメモリ
、ＣＲＬＴはエラー訂正回路、Ｍはモディファイビット
である。 データ焔工！装置のｌ萬広１足亨プロ・７７図Ｍ２図 １・□ １・ ［，１ タデメｊｌｌの内容表示す説明図
ト第３図 ｌ
ータ処理システムの構成を示すブロック図、第３図はタ
グメモリの内容を示す説明図である。 図面で、ＢＳはバッファメモリ、ＭＥＭはメインメモリ
、ＣＲＬＴはエラー訂正回路、Ｍはモディファイビット
である。 データ焔工！装置のｌ萬広１足亨プロ・７７図Ｍ２図 １・□ １・ ［，１ タデメｊｌｌの内容表示す説明図
ト第３図 ｌ
Claims (1)
- 【特許請求の範囲】 スワップ方式のバッファメモリを有し、該バッファメモ
リにメインメモリからのデータをムーブインする際該デ
ータがビットエラーを生じていればそれを訂正し、正し
いデータをバッファメモリにムーブインするデータ処理
システムにおけるエラー処理方式において、 ビットエラーを訂正してバッファメモリにムーブインす
る際には、該バッファメモリの当該データに対するモデ
ィファイビットをオンにし、パージ時に該データがメイ
ンメモリへムーブアウトされるようにすることを特徴と
するエラー処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185091A JPS6246358A (ja) | 1985-08-23 | 1985-08-23 | エラ−処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185091A JPS6246358A (ja) | 1985-08-23 | 1985-08-23 | エラ−処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6246358A true JPS6246358A (ja) | 1987-02-28 |
Family
ID=16164680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60185091A Pending JPS6246358A (ja) | 1985-08-23 | 1985-08-23 | エラ−処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246358A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146920A (ja) * | 2004-11-17 | 2006-06-08 | Sun Microsyst Inc | メモリエラーを分類するための方法および装置 |
| JP2010009102A (ja) * | 2008-06-24 | 2010-01-14 | Toshiba Corp | キャッシュメモリ、コンピュータシステム、及びメモリアクセス方法 |
| WO2014006732A1 (ja) * | 2012-07-05 | 2014-01-09 | 富士通株式会社 | データ訂正方法、マルチプロセッサシステム、及びプロセッサ |
-
1985
- 1985-08-23 JP JP60185091A patent/JPS6246358A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006146920A (ja) * | 2004-11-17 | 2006-06-08 | Sun Microsyst Inc | メモリエラーを分類するための方法および装置 |
| JP2010009102A (ja) * | 2008-06-24 | 2010-01-14 | Toshiba Corp | キャッシュメモリ、コンピュータシステム、及びメモリアクセス方法 |
| US8381072B2 (en) | 2008-06-24 | 2013-02-19 | Kabushiki Kaisha Toshiba | Cache memory, computer system and memory access method |
| WO2014006732A1 (ja) * | 2012-07-05 | 2014-01-09 | 富士通株式会社 | データ訂正方法、マルチプロセッサシステム、及びプロセッサ |
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