JPS62130443A

JPS62130443A - メモリアクセス制御装置

Info

Publication number: JPS62130443A
Application number: JP60272101A
Authority: JP
Inventors: Tadashi Hara; 忠原
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-12-03
Filing date: 1985-12-03
Publication date: 1987-06-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理装置に用いられるバッファメモリの制
御装置に利用する。特に、複数の要求元からのリクエス
トに応じて一つのメインメモリからデータを読み出すメ
モリアクセス制御装置に関する。さらに詳しくは、メモ
リアクセス制御装置内のアドレスアレイの誤り訂正に関
する。

〔）既　　要〕

本発明は、メインメモリの記憶しているデータの一部を
データアレイに保持し、このデータアレイに保持された
データがメインメモリ上のどこのアドレスに対応してい
るかをアドレスアレイに保持し、要求元が要求している
データをデータアレイに保持している場合に高速で要求
元に送出するメモリアクセス制御装置において、アドレスアレイにアドレス情報とともに誤り訂正符号を
記憶し、誤りが検出されたときに訂正されたアドレス情
報を使用することにより、高速で動作するメモリアクセ
ス制御装置を提供するものである。

〔従来の技術〕

情報処理装置では、複数の要求元からのリクエストに応
答して一つのメインメモリからデータを読み出すメモリ
アクセス装置が用いられる。このようなメモリアクセス
装置では、メインメモリに保持されたデータの一部をデ
ータアレイに保持し、このデータアレイに保持されたデ
ータがメインメ　　　　−モリ上のどこのアドレスに対
応しているかをアドレスアレイに保持する。要求元から
リクエストが到来すると、このリクエストに含まれるア
ドレス情報をアドレスアレイの保持内容と比較し、必要
なデータがデータアレイに保持されている場合にほこの
データアレイの内容を要求元に送出し、必要なデータが
データアレイに保持されていない場合にはメインメモリ
からデータを読み出して要求元に送出する。

第４図は従来例のメモリアクセス制御装置における誤り
検出方法を示す図である。

従来のこの種のメモリアクセス制御装置では、アドレス
アレイの内容を読み出すときにその内容をチェックし、
誤りがある場合にはその内容を訂正し、この訂正した内
容に対して要求元からのアドレス情報と比較している。

〔発明が解決しようとする問題点〕

しかし、従来の誤り検出方法を用いたメモリアクセス制
御装置では、アドレスアレイの出力を誤りの有無にかか
わらず誤り検出および訂正するため、アドレスアレイか
ら読み出した内容の誤りの有無にかかわらず全体の処理
能力が低下する欠点があった。

すなわち、従来の装置では、アドレスアレイのデータを
訂正し、その訂正した結果を比較回路によって比較し、
ヒントまたはミスヒツトの判定を行っている。このよう
な方法では、誤りの訂正機能がない場合に比べて、誤り
訂正に必要な時間だけよけいに、アドレスアレイの索引
に時間がかかることになる。一般的な情報処理装置にお
いては、アドレスアレイの索引時間が装置全体のサイク
ルタイムを決定するようなりリティカルな時間であるこ
とが多く、しかも誤りの訂正に要する時間もかなり大き
く、サイクルタイムに対して無視できない時間である。

このため、誤り訂正機能のためにサイクルタイムを長く
しなければならず、誤りの有無にかかわらず装置全体の
性能が低下してしまう欠点があった。

本発明は、以上の問題点を解決し、正常の動作時には処
理時間を増大させることがなく、しかも誤り発生時には
これを訂正できるメモリアクセス制御装置を提供するこ
とを目的とする。

〔問題点を解決するための手段〕

本発明のメモリアクセス制御装置は、メインメモリと複
数の要求元との間に接続され、上記メインメモリが保持
しているデータの一部を保持するデータアレイと、この
データアレイが保持しているデータに対応する上記メイ
ンメモリのアドレス情報を保持するアドレスアレイと、
上記要求元からのアドレス情報と上記アドレスアレイに
保持しているアドレス情報とを比較して上記要求元が要
求しているデータが上記データアレイに保持されている
か否か索引する索引手段と、上記要求元の要求している
データが上記データアレイに保持されているときはこの
データアレイにアクセスし、上記要求元の要求している
データが上記データアレイに保持されていないときには
上記メインメモリにアクセスする手段とを備えたメモリ
アクセス制御装置において、上記アドレスアレイから読
み出したアドレス情報の誤りを検出して訂正する誤り訂
正手段を備え、上記索引手段は、上記誤り訂正手段が誤
りを検出したときに、上記要求元からのアドレス消和と
上記アドレスアレイに保持しているアドレス情報との比
較を中止し、上記誤り訂正手段により訂正されたアドレ
ス情報を上記要求元からのアドレス情報と比較する手段
を含むことを特徴とする。

０作　用〕本発明のメモリアクセス制御装置は、アドレスアレイか
ら読み出したアドレス情報に誤りが発生したときに、こ
のアドレス情報の誤りを訂正したデータを用いて要求元
が必要とするデータを索引する。したがって、正常の動
作時には処理時間を増大させることがなく、しかも誤り
発生時にはこれを訂正できる。

本発明のメモリアクセス制御装置は、アドレスアレイか
ら読み出したアドレス情報に誤りがあったときに、この
誤りを訂正したアドレス情報を要求元からのアドレス情
報と比較してデータの索引を行う。このために、訂正し
たアドレス情報を持廻る回路を備えている。

〔実施例〕

第１図は本発明実施例メモリアクセス制御装置のブロッ
ク構成図である。

メモリアクセス制御装置２０は、処理部２１、アドレス
アレイ２２、訂正部２３、持廻り部２４、データアレイ
２５およびメモリアクセス部２６を備える。処理部２１
は複数の要求元１０．１１１２に接続される。メモリア
クセス部２６はメインメモリ３０に接続される。

処理部２１はアドレスアレイ２２、データアレイ２５お
よびメモリアクセス部２６に接続される。アドレスアレ
イ２２は訂正部２３に接続される。訂正部２３は持廻り
部２４に接続される。持廻り部２４は処理部２１に接続
される。

要求元１０．１１．１２としては、中央処理装置、入出
力装置等が用いられる。処理部２１は、要求元１０．１
１．１２からのリクエストを受は付け、その要求する処
理を実行する。

すなわち、処理手段２１は要求元からのリクエストを受
は付けると、アドレスアレイ２２を索引し、このリクエ
ストの要求するデータがデータアレイ２５に存在するか
どうかを調べ、データアレイ２５に存在すればデータア
レイ２５にアクセスし、存在しなければメモリアクセス
部２６を介してメインメモリ３０にアクセスする。

第２図にアドレスアレイ２５の記憶内容を示す。

アドレスアレイ２５の記憶内容は、アドレス部と誤り訂
正符号（ＥＣＣ）部とにより構成される。訂正部２３は
、このアドレスアレイ２５から読み出した値が正しいか
どうか、または、どこのビットが誤っているかをチェ７
りし、もし誤っていた場合には正しく訂正する。

第３図は本実施例の詳細なブロック構成図である。

要求元１０．１１．１２は選択回路１０１．１０２に接
続される。

選択回路１０１　はデータレジスタ１０４に接続される
。データレジスタ１０４はマージ回路１１３に接続され
る。マージ回路１１３はメモリアクセス部１６０および
データレジスタ１２０に接続される。データレジスタ１
２０は、データレジスタ１３０およびデータアレイ１２
３．１２４に接続される。データレジスタ１３０はデー
タレジスタ１４０に接続される。データレジスタ１４０
は選択回路１０１に接続される。

選択回路１０２はアドレスレジスタ１０５およびＥＣＣ
発生回路１０３に接続される。アドレスレジスタ１０５
は、アドレスレジスタ１２１、アドレスアレイ１０７．
１０Ｂおよび比較回路１０９．１１０に接続される。ア
ドレスレジスタ１２１はアドレスレジスタ１３１および
データアレイ１２３．１２４に接続される。

アドレスアレイ１３１は、アドレスアレイ１４１および
Ｌ　ＲＵ　（Ｌｅａｓｔ　Ｒｅｃｅｎｔｌｙ　Ｕｓｅｄ
）保持回路１３４に接続される。アドレスアレイ１４１
は選択回路１０２に接続される。

データアレイ１２３．１２４は選択回路１２５に接続さ
れる。選択回路１２５はデータアレイレジスタ１３２に
接続される。データアレイレジスタ１３２はデータアレ
イレジスタ１４２に接続される。データアレイレジスタ
１４２は要求元１０．１１．１２にデータを送出する。

ＥＣＣ発生回路１０３はアドレスアレイデータレジスタ
１０６に接続される。アドレスアレイデータレジスタ１
０６はアドレスアレイ１０７．１０Ｂに接続される。ア
ドレスアレイ１０７は選択回路１１４およびアドレスア
レイデータレジスタ１２６に接続され、アドレスアレイ
１０８は選択回路１１５およびアドレスアレイデータレ
ジスタ１２７に接続される。選択回路１１４は比較回路
１０９に接続され、選択回路１１５は比較回路１１０に
接続される。比較回路１０９．１１０は一致処理回路１
１１に接続される。一致処理回路１１１はメモリアクセ
ス部１６０および選択回路１１２に接続される。

選択回路１１２はレベルレジスタ１２２に接続される。

レベルレジスタ１２２は選択回路１２５およびレベルレ
ジスタ１３３に接続される。レベルレジスタ１３３はＬ
ＲＵ保持回路１３４に接続される。ＬＲＵ保持回路１３
４はレベルレジスタ１４３に接続される。

レベルレジスタ１４３はレベルレジスタ１５０に接続さ
れる。レベルレジスタ１５０は選択回路１１２に接続さ
れる。

アドレスアレイデータレジスタ１２６はＥＣＣ訂正回路
１２８に接続される。ＥＣＣ訂正回路１２８はアドレス
アレイデータレジスタ１３５に接続される。

アドレスアレイデータレジスタ１３５はアドレスアレイ
データレジスタ１４４に接続される。アドレスアレイデ
ータレジスタ１４４はアドレスアレイデータレジスタ１
１６に接続される。アドレスアレイデータレジスタ１１
６は選択回路１１４に接続される。

アドレスアレイデータレジスタ１２７はＥＣＣ訂正回路
１２９に接続される。ＥＣＣ訂正回路１２９はアドレス
アレイデータレジスタ１３６に接続される。

アドレスアレイデータレジスタ１３６はアドレスアレイ
データレジスタ１４５に接続される。アドレスアレイデ
ータレジスタ１４５はアドレスアレイデータレジスタ１
１７に接続される。アドレスアレイデータレジスタ１１
７は選択回路１１５に接続される。

アドレスアレイ１０７．１０Ｂは、選択回路１０２から
のアドレス情報と、ＥＣＣ発生回路１０３が発生した誤
り訂正符号とを、アドレスアレイデータレジスタ１０６
を通して受は取り、必要な情報を蓄える。比較器１０９
．１１０は、アドレスアレイ１０７．１０８の内容と、
アドレスレジスタ１０５の内容とを比較する。この比較
結果は、一致処理回路１１１および選択回路１１２を通
してレベルレジスタ１２２に供給され、レベルレジスタ
１２２から選択回路１２５およびレベルレジスタ１３３
に供給される。

データアレイ１２３．１２４の内容は、選択回路１２５
によって一方が選択され、データアレイレジスタ１３２
．１４２を通して要求元へ送られる。

要求元１０．１１．１２のひとつから読み出し要求が出
されたときの動作を説明する。

要求元１０．１１または１２から読み出し要求が出され
ると、選択回路１０２は選ばれた要求元がらのアドレス
情報をアドレスレジスタ１０５に送る。アドレスレジス
タ１０５の内容の一部によってアドレス指定されたアド
レスアレイ１０７．１０８の内容と、アドレスレジスタ
１０５の残りの内容とを、比較回路１０９．１１０で比
較する。

比較回路１０９．１１０のどちらが一方がら一致出力が
得られると（この状態を「ヒント」という）、一致処理
回路１１１によりアドレスアレイ１０７．１０８のどち
らのレベルでヒツトしたかを求め、その情報をレベルレ
ジスタ１２２へ送る。これと並行して、アドレスレジス
タ１０５の内容をアドレスレジスタ１２１へ送り、アド
レスレジスタ１２１の内容の一部でデータアレイ１２３
．１２４をアドレス指定してその内容を読み出す。この
内容は、選択回路１２５およびレベルレジスタ１２２に
よって、アドレスアレイ１０７．１０８でヒツトしたレ
ベルのものが選択され、データアレイレジスタ１３２へ
送られ、データアレイレジスタ１４２を通して要求水へ
送られる。

また、レベルレジスタ１３３の保持するヒントレベルが
最新のレベルを示すようにＬＲＵ保持回路１３４の内容
を更新する。

比較回路１０９．１１０のどちらからも一致出力が得ら
れない場合（この場合を「ミスヒツト」という）は、一
致処理回路１１１によってメモリアクセス部１６０を起
動し、メインメモリのアクセスを開始する。この場合は
、データアレイ１２３．１２４の読み出しを行わず、Ｌ
ＲＵ保持回路１３４の内容を読み出してレベルレジスタ
１４３．１５０を通して置き換えレベルを決定する。こ
れと同時に、アドレスレジスタ１４１の内容を選択回路
１０２を通してＥＣＣ発生回路１０３に送り、このＥＣ
Ｃ発生回路１０３が発生した誤り訂正符号とリクエスト
アドレスの一部とを、アドレスアレイデータレジスタ１
０６を通して、レベルレジスタ１５０の示すレベルのア
ドレスアレイ１０７または１０８へ書き込む。この後、
メモリアクセス部１６０によりメインメモリから読み出
したデータをマージ回路１１３を通してデータレジスタ
１２０へ送り、先にＬＲＵ保持回路１３４で選ばれたレ
ベルのデータアレイ１２３または１２４に書き込む。

次に書き込み要求に対する動作を説明する。

要求元１０．１１または１２から書き込み要求が出され
ると、読み出しの場合と同様にして、アドレスアレイ１
０７．１０８の内容を比較回路１０９．１１０によって
比較し、ヒントレベルをレベルレジスタ１２２にセット
する。これと並行して、要求元１０．１１または１２か
らの書き込みデータを、選択回路１０１を通してデータ
レジスタ１０４へ送り、さらにマージ回路１１３を通し
てデータレジスタ１２０ヘセノトする。そして、データ
レジスタ１２０の書き込みデータを、レベルレジスタ１
２２によって示されたレベルのデータアレイ１２３また
は１２４に書き込む。この後には、読み出しの場合と同
様に、前に書き込まれたデータアレイ１２３または１２
４のレベルが最新値を示すようにＬＲＵ保持回路１３４
の内容を更新する。

ミスヒツトの場合には、一致処理回路１１１の出力によ
りメモリアクセス部１６０を起動し、メインメモリにア
クセスする。この間にＬＲＵ保持回路１３４を読み出し
て置き換えレベルを決定し、メモリアクセス部１６０が
メモリメモリからりプライデータを受は取ると、マージ
回路１１３によりデータレジスタ１０４が蓄えている書
き込みデータとマージし、データレジスタ１２０を通し
て先はど決定されたレベルのデータアレイ１２３または
１２４にデータを書き込む。

以上の処理の中で、データアレイ１２３．１２４のひと
つのレベルにメインメモリのデータを書き込むときには
、特定の大きさのブロックを単位として書き込みを実行
する。この場合に、そのブロックがすでに使用され、書
き換えが行われていたときには、メインメモリのデータ
を書き込む前に、そのブロックのデータを読み出してメ
インメモリに書き込んでおく。

次に、本実施例におけるアドレスアレイから読み出した
データの誤り訂正について説明する。

アドレスアレイ１０７．１０８の内容は、そのアドレス
部のみが比較回路１０９．１１０に送られ、アドレス部
および誤り訂正符号部がアドレスアレイデータレジスタ
１２６．１２７へ送られ、ＥＣＣ訂正回路１２８．１２
９に供給され、ここで誤りの検出および訂正が行われ、
正しい値がアドレスアレイデータレジスタ１３５．１４
４．１１６および１３６．１４５．１１７により構成さ
れる持廻り回路によって持廻られて、選択回路１１４．
１１５を通して、この間にアドレスレジスタ１２１．１
３１．１４１．１０５　と持廻られてアドレスレジスタ
１０５に保持されている要求元からのアドレス情報と再
び比較される。

ここで、要求元から読み出し要求が出され、その要求の
処理に伴ってアドレスアレイから読み出したデータに誤
りが検出された場合を考える。要求元から出された要求
アドレスがアドレスレジスタ１０５に保持され、アドレ
スアレイ１０７．１０８が読み出され、比較回路１０９
．１１０によって比較される。この比較結果がミスヒツ
トであればメモリアクセス部１６０を起動し、ヒツトで
あればヒツトしたレベルのデータアレイ１０７または１
０８を読み出す。この動作と並行して、アドレスアレイ
データレジスタ１２６．１２７にアドレスアレイ１０７
．１０８の内容を読み出し、ＥＣＣ訂正回路１２８．１
２９によって誤りがあったかどうかを判定する。ここで
もし誤りが検出されると、前の比較結果を無視する。す
なわち、ミスヒツトのときはメモリアクセス部１６０の
起動を停止し、ヒントのときはデータアレイ１０７．１
０Ｂの読み出し処理以降の処理を停止する。そしてアド
レスアレイ１０７．１０８の誤った内容をＥＣＣ訂正回
路１２８．１２９によって正しく訂正し、アドレスアレ
イデータレジスタ１３５．１３６に送り、さらにアドレ
スアレイデータレジスタ１４４．１４５、アドレスアレ
イデータレジスタ１１６．１１７へ送る。

この動作と並行して要求元の要求に対しては何も処理せ
ずに、アドレス情報をアドレスレジスタ１２１．１３１
．１４１．１０５と持廻る。ここで再びアドレスレジス
タ１０５の内容と、選択回路１１４．１１５によって選
ばれたアドレスレジスタデータレジスタ１１６．１１７
の内容とを比較回路１０９．１１０によって比較する。

この結果によって、一致処理回路１１１によりヒントま
たはミスヒツトの処理を起動する。

このようにして、アドレスアレイ１０７．１０８のデー
タに誤りがあっても、そのデータを正しく訂正してその
正しい値によって索引を行うことができる。したがって
、アドレスアレイ１０７．１０８で誤りが発生しても正
しく処理が実行される。しかも本実施例装置では、アド
レスアレイ１０７．１０８の読み出しデータに誤りがな
ければ、誤り訂正符号による訂正手段のない場合と全く
同様に動作するため、誤り訂正のために全体のサイクル
タイムを長くする必要性は生じない。

〔発明の効果〕

以上説明したように、本発明のメモリアクセス制御装置
は、アドレスアレイに誤りが発生したときにそれ以降の
処理を保留にし、その誤りを訂正してその結果を持廻り
、その正しく訂正された内容で再び比較を行い、索引処
理を行う。これにより、装置全体の通常のサイクルタイ
ムに全く影響を与えずに誤りを訂正できる効果がある。

【図面の簡単な説明】

第１図は本発明実施例メモリアクセス装置のブロック構
成図。第２図はアドレスアレイの記憶内容を示す説明図。第３図は本実施例の詳細なブロック構成図。第４図は従来例のアドレスアレイの誤り訂正方法を示す
説明図。１０、１１．１２・・・要求元、２０・・・メモリアク
セス制御装置、２１・・・処理部、２２・・・アドレス
アレイ、２３・・・訂正部、２４・・・持廻り部、２５
・・・データアレイ、２６・・・メモリアクセス部、１
０１．１０２・・・選択回路、１０３・・・ＥＣＣ発生
回路、１０４．１２０　、１３０．１４０・・・データ
レジスタ、１０５．１２１．１３１．１４１・・・アド
レスレジスタ、１０６・・・アドレスアレイデータレジ
スタ、１０７．１０８・・・アドレスアレイ、１０９．
１１０・・・比較回路、１１１・・・一致処理回路、１
１２・・・選択回路、１１３・・・マ：ジ回路、１１４
．１１５・・・選択回路、１１６．１１７．１２６．１
２７．１３５．１３６．１４４．１４５・・・アドレス
アレイデータレジスタ、１２２．１３３．１４３．１５
０・・・レベルレジスタ、１２３．１２４川データアレ
イ、１２５・・・選択回路、１２Ｂ　、１２９・・・Ｅ
ＣＣ訂正回路、１３２．１４２・・・データアレイレジ
スタ、１３４・・・ＬＲＵ保持回路、１６０・・・メモ
リアクセス部。本発明実施例第１図アドレスアレイの記憶内容第２図

Claims

【特許請求の範囲】

（１）メインメモリと複数の要求元との間に接続され、上記メインメモリが保持しているデータの一部を保持す
るデータアレイと、このデータアレイが保持しているデータに対応する上記
メインメモリのアドレス情報を保持するアドレスアレイ
と、上記要求元からのアドレス情報と上記アドレスアレイに
保持しているアドレス情報とを比較して上記要求元が要
求しているデータが上記データアレイに保持されている
か否か索引する索引手段と、上記要求元の要求している
データが上記データアレイに保持されているときはこの
データアレイにアクセスし、上記要求元の要求している
データが上記データアレイに保持されていないときには
上記メインメモリにアクセスする手段とを備えたメモリアクセス制御装置において、上記アドレ
スアレイから読み出したアドレス情報の誤りを検出して
訂正する誤り訂正手段を備え、上記索引手段は、上記誤
り訂正手段が誤りを検出したときに、上記要求元からの
アドレス情報と上記アドレスアレイに保持しているアド
レス情報との比較を中止し、上記誤り訂正手段により訂
正されたアドレス情報を上記要求元からのアドレス情報
と比較する手段を含むことを特徴とするメモリアクセス制御装置。