JPH05204772A - 誤り訂正機能付きデジタル回路 - Google Patents
誤り訂正機能付きデジタル回路Info
- Publication number
- JPH05204772A JPH05204772A JP4032674A JP3267492A JPH05204772A JP H05204772 A JPH05204772 A JP H05204772A JP 4032674 A JP4032674 A JP 4032674A JP 3267492 A JP3267492 A JP 3267492A JP H05204772 A JPH05204772 A JP H05204772A
- Authority
- JP
- Japan
- Prior art keywords
- error correction
- address
- memory
- access
- correction function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 データの更新レートに基づき誤り訂正機能の
省略を選択的に行ないバスサイクルの高速化を実施す
る。 【構成】 誤り訂正回路付きのメモリ５を有するデジタ
ル回路に、誤り訂正省略可能領域のアドレスをプリセッ
トしておくアドレスエリア指示レジスタ３と、この値と
毎回のメモリアクセスアドレスを比較するアドレス識別
部４と、バスサイクルの制御を実施するバスコントロー
ル部２と、誤り訂正省略時のパリティチェック用にパリ
ティチェック回路とを備え、メモリアクセスのバスサイ
クルを可変にしてメモリの特定の領域のアクセスにのみ
誤り訂正を機能させ、その他の領域はパリティチェック
だけ実施する。
省略を選択的に行ないバスサイクルの高速化を実施す
る。 【構成】 誤り訂正回路付きのメモリ５を有するデジタ
ル回路に、誤り訂正省略可能領域のアドレスをプリセッ
トしておくアドレスエリア指示レジスタ３と、この値と
毎回のメモリアクセスアドレスを比較するアドレス識別
部４と、バスサイクルの制御を実施するバスコントロー
ル部２と、誤り訂正省略時のパリティチェック用にパリ
ティチェック回路とを備え、メモリアクセスのバスサイ
クルを可変にしてメモリの特定の領域のアクセスにのみ
誤り訂正を機能させ、その他の領域はパリティチェック
だけ実施する。
Description
【０００１】
【産業上の利用分野】本発明は、宇宙等の重粒子被爆環
境下で使用する誤り訂正機能付きスタティックメモリを
有するデジタル回路に関し、特に、選択的に誤り訂正を
行なってデータ処理の高速化を図るようにした誤り訂正
機能付きデジタル回路に関する。
境下で使用する誤り訂正機能付きスタティックメモリを
有するデジタル回路に関し、特に、選択的に誤り訂正を
行なってデータ処理の高速化を図るようにした誤り訂正
機能付きデジタル回路に関する。
【０００２】
【従来の技術】従来、ソフトエラー対策された誤り訂正
機能付きメモリを有するデジタル回路では、全アドレス
領域に誤り訂正機能を用い、一定のバスサイクルでメモ
リアクセスを実施していた。このため、誤り訂正のため
のエンコード／デコードのメモリアクセス遅延を前提と
した遅いバスサイクルを一様に採用していた。
機能付きメモリを有するデジタル回路では、全アドレス
領域に誤り訂正機能を用い、一定のバスサイクルでメモ
リアクセスを実施していた。このため、誤り訂正のため
のエンコード／デコードのメモリアクセス遅延を前提と
した遅いバスサイクルを一様に採用していた。
【０００３】すなわち、この方法では、誤り訂正回路部
の遅延がバスサイクルを決定し、データ毎の誤り訂正の
必要性とは無関係に一様に遅いバスサイクルを採用して
いた。
の遅延がバスサイクルを決定し、データ毎の誤り訂正の
必要性とは無関係に一様に遅いバスサイクルを採用して
いた。
【０００４】また、データの記憶時間（アクセス頻度）
に対する誤り訂正機能の必要性またはデータ処理速度の
高速化の要求のどちらか一方の機能を優先させた設計と
なっていた。
に対する誤り訂正機能の必要性またはデータ処理速度の
高速化の要求のどちらか一方の機能を優先させた設計と
なっていた。
【０００５】
【発明が解決しようとする課題】ところで、この従来の
ソフトエラー対策された誤り訂正機能付きメモリを有す
るデジタル回路にあっては、誤り訂正回路の遅延に合わ
せた遅いメモリバスサイクルを採用する必要からデータ
処理の速度が高速にできないという問題点があった。
ソフトエラー対策された誤り訂正機能付きメモリを有す
るデジタル回路にあっては、誤り訂正回路の遅延に合わ
せた遅いメモリバスサイクルを採用する必要からデータ
処理の速度が高速にできないという問題点があった。
【０００６】本来、データの書き込み頻度（データ保持
時間）に依存した誤り訂正の必要性とデータ処理速度の
高速化の要求をバランスを取りながら実行する必要があ
るが、これが困難であった。これを選択的に優先度をコ
ントロールすることが、全体性能向上のためには重要な
課題である。
時間）に依存した誤り訂正の必要性とデータ処理速度の
高速化の要求をバランスを取りながら実行する必要があ
るが、これが困難であった。これを選択的に優先度をコ
ントロールすることが、全体性能向上のためには重要な
課題である。
【０００７】特に、３２ビット以上の長い語長を一語と
しているデジタル回路では誤り訂正符号のエンコード／
デコードの遅延が大きくデータ処理速度に与える影響は
大きい。
しているデジタル回路では誤り訂正符号のエンコード／
デコードの遅延が大きくデータ処理速度に与える影響は
大きい。
【０００８】本発明は、上記の問題点にかんがみてなさ
れたもので、誤り訂正機能の省略を選択的に行なうよう
にしてバスサイクルの高速化を図った誤り訂正機能付き
デジタル回路の提供を目的とする。
れたもので、誤り訂正機能の省略を選択的に行なうよう
にしてバスサイクルの高速化を図った誤り訂正機能付き
デジタル回路の提供を目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明の誤り訂正機能付きデジタル回路はメモリのアク
セスを行なうデータ処理部と、特定の領域のアドレスを
識別するアドレス識別部と、アドレス識別部の識別に基
づいてメモリアクセス時に誤り訂正機能の有効・無効を
制御できる誤り訂正回路部と、誤り訂正機能の無効時に
誤り検出のみを行なうパリティチェック回路部とを備え
た構成としてある。
本発明の誤り訂正機能付きデジタル回路はメモリのアク
セスを行なうデータ処理部と、特定の領域のアドレスを
識別するアドレス識別部と、アドレス識別部の識別に基
づいてメモリアクセス時に誤り訂正機能の有効・無効を
制御できる誤り訂正回路部と、誤り訂正機能の無効時に
誤り検出のみを行なうパリティチェック回路部とを備え
た構成としてある。
【００１０】また、データ処理部によりメモリのアクセ
スを行なう誤り訂正機能付きデジタル回路において、特
定の誤り訂正を指示するメモリ領域のアドレスをプリセ
ットできるアドレスエリア指定レジスタと、このアドレ
ス領域へのアクセスを識別し誤り訂正の有無を指定する
信号を発生するアドレス識別部と、この誤り訂正の有無
が指定された信号に基づいてデータスルーアクセスおよ
び誤り訂正符号エンコード／デコード付きアクセスのい
ずれかを選択する誤り訂正回路部と、データスルーアク
セスの場合に誤り検出のみ行なうパリティチェック回路
部と、デジタル回路のバスサイクルを制御するバスコン
トロール部とを備えた構成としてある。
スを行なう誤り訂正機能付きデジタル回路において、特
定の誤り訂正を指示するメモリ領域のアドレスをプリセ
ットできるアドレスエリア指定レジスタと、このアドレ
ス領域へのアクセスを識別し誤り訂正の有無を指定する
信号を発生するアドレス識別部と、この誤り訂正の有無
が指定された信号に基づいてデータスルーアクセスおよ
び誤り訂正符号エンコード／デコード付きアクセスのい
ずれかを選択する誤り訂正回路部と、データスルーアク
セスの場合に誤り検出のみ行なうパリティチェック回路
部と、デジタル回路のバスサイクルを制御するバスコン
トロール部とを備えた構成としてある。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１には、本発明を具体化するもっとも単
純なモデルを示す。ここでは、デジタル回路の例とし
て、データ処理部１とメモリ５を備えたものを想定す
る。
て説明する。図１には、本発明を具体化するもっとも単
純なモデルを示す。ここでは、デジタル回路の例とし
て、データ処理部１とメモリ５を備えたものを想定す
る。
【００１２】また、メモリの全領域において誤り訂正符
号付加可能な構成としておくが、データ書き込み更新が
頻繁で高速性が優先されるデータ領域はデータスルーア
クセスとし、パリティの付加のみにより誤り検出だけ実
施し、エラー検出時にはそのデータを無効とするもので
ある。
号付加可能な構成としておくが、データ書き込み更新が
頻繁で高速性が優先されるデータ領域はデータスルーア
クセスとし、パリティの付加のみにより誤り検出だけ実
施し、エラー検出時にはそのデータを無効とするもので
ある。
【００１３】さらにまた、書き込み更新がなされなくシ
ングルイベントアップセット等の影響の大きいと考えら
れるプログラム領域および固定定数データ領域は誤り訂
正符号を付加してメモリアクセスする領域として運用す
ることを前提とする。
ングルイベントアップセット等の影響の大きいと考えら
れるプログラム領域および固定定数データ領域は誤り訂
正符号を付加してメモリアクセスする領域として運用す
ることを前提とする。
【００１４】図において、３は特定の誤りを指示するメ
モリ領域のアドレスをプリセットできるアドレスエリア
指定レジスタ、４はこのアドレス領域へのアクセスを識
別し誤り訂正の有無を指定する信号を発生するアドレス
識別部、６はこの誤り訂正の有無が指定された信号に基
づいてデータスルーアクセスおよび誤り訂正符号エンコ
ード／デコード付きアクセスのいずれかを選択する誤り
訂正回路部、７はデータスルーアクセスの場合に誤り検
出のみ行なうパリティチェック部、２はデジタル回路の
バスサイクルを制御するバスコントロール部である。
モリ領域のアドレスをプリセットできるアドレスエリア
指定レジスタ、４はこのアドレス領域へのアクセスを識
別し誤り訂正の有無を指定する信号を発生するアドレス
識別部、６はこの誤り訂正の有無が指定された信号に基
づいてデータスルーアクセスおよび誤り訂正符号エンコ
ード／デコード付きアクセスのいずれかを選択する誤り
訂正回路部、７はデータスルーアクセスの場合に誤り検
出のみ行なうパリティチェック部、２はデジタル回路の
バスサイクルを制御するバスコントロール部である。
【００１５】次に、この実施例の作用を説明する。ま
ず、データバスｂを用いてデータの更新の頻繁で高速性
の方が要求される領域、つまり、誤り訂正符号のエンコ
ード／デコードを無効としデータスルーでパリティチェ
ックのみでメモリ５をアクセスすることを指定するメモ
リのアドレスエリアをあらかじめアドレスエリア指定レ
ジスタ３にプリセットする。これは、当然、プログラム
実行中に変更・更新可能である（この場合メモリ内容の
再読込が必要）。
ず、データバスｂを用いてデータの更新の頻繁で高速性
の方が要求される領域、つまり、誤り訂正符号のエンコ
ード／デコードを無効としデータスルーでパリティチェ
ックのみでメモリ５をアクセスすることを指定するメモ
リのアドレスエリアをあらかじめアドレスエリア指定レ
ジスタ３にプリセットする。これは、当然、プログラム
実行中に変更・更新可能である（この場合メモリ内容の
再読込が必要）。
【００１６】データ処理部１は、アドレスバスａとデー
タバスｂでメモリ５にアクセスする。この場合、アドレ
ス識別部４は、読みだし書き込みともに、アドレスエリ
ア指定レジスタ３に登録されたエリアのアクセスである
かどうかを識別し、指定エリアでなければ、誤り訂正回
路部６で誤り訂正符号のエンコード／デコードおよび書
き込み・読出しデータｃと誤り訂正符号ｄの両者でメモ
リ５へアクセスする。ただし、この場合はパリティチェ
ック回路部７は動作させない。また、バスコントロール
部２は、バスサイクル指示信号ｇにて、データ処理部１
へ誤り訂正回路部６に必要な長いバスサイクルを指示す
る。
タバスｂでメモリ５にアクセスする。この場合、アドレ
ス識別部４は、読みだし書き込みともに、アドレスエリ
ア指定レジスタ３に登録されたエリアのアクセスである
かどうかを識別し、指定エリアでなければ、誤り訂正回
路部６で誤り訂正符号のエンコード／デコードおよび書
き込み・読出しデータｃと誤り訂正符号ｄの両者でメモ
リ５へアクセスする。ただし、この場合はパリティチェ
ック回路部７は動作させない。また、バスコントロール
部２は、バスサイクル指示信号ｇにて、データ処理部１
へ誤り訂正回路部６に必要な長いバスサイクルを指示す
る。
【００１７】また、データ処理部１がメモリ５にアクセ
スするアドレスがアドレス識別部４によりアドレスエリ
ア指定レジスタ３に登録されたエリアであると識別され
た場合は、データスルー指示信号に基づいて誤り訂正回
路部６は書き込み・読出しデータｃのみ、つまり誤り訂
正符号ｄなしでメモリ５へアクセスする。ただし、この
場合パリティチェック回路部７はパリティｅの発生・チ
ェックを行なう。また、データスルー指示信号ｆによ
り、バスコントロール部２はデータ処理部１に対して速
いバスサイクルを指示する。
スするアドレスがアドレス識別部４によりアドレスエリ
ア指定レジスタ３に登録されたエリアであると識別され
た場合は、データスルー指示信号に基づいて誤り訂正回
路部６は書き込み・読出しデータｃのみ、つまり誤り訂
正符号ｄなしでメモリ５へアクセスする。ただし、この
場合パリティチェック回路部７はパリティｅの発生・チ
ェックを行なう。また、データスルー指示信号ｆによ
り、バスコントロール部２はデータ処理部１に対して速
いバスサイクルを指示する。
【００１８】こうして、データ更新の速いメモリエリア
については誤り訂正を省きパリティによる誤り検出のみ
を行ない、高速のバスサイクルを実行することによって
選択的誤り訂正によるデジタル回路の高速化を実現す
る。
については誤り訂正を省きパリティによる誤り検出のみ
を行ない、高速のバスサイクルを実行することによって
選択的誤り訂正によるデジタル回路の高速化を実現す
る。
【００１９】
【発明の効果】以上説明したように本発明の誤り訂正機
能付きデジタル回路によれば、宇宙等の重粒子被爆環境
下で使用するための誤り訂正回路付きのスタティックメ
モリを有するデジタル回路として用いられるとともに、
データの更新レートにより誤り訂正機能の省略を選択す
ることを可能し、このとき、メモリへのアクセスバスサ
イクルを短くすることで、デジタル回路の高速化を実現
できるという効果を有する。
能付きデジタル回路によれば、宇宙等の重粒子被爆環境
下で使用するための誤り訂正回路付きのスタティックメ
モリを有するデジタル回路として用いられるとともに、
データの更新レートにより誤り訂正機能の省略を選択す
ることを可能し、このとき、メモリへのアクセスバスサ
イクルを短くすることで、デジタル回路の高速化を実現
できるという効果を有する。
【００２０】また、誤り訂正機能を省略する場合でもパ
リティによる誤りの検出は可能としておくため誤データ
をそのまま使用することを防止することができる。
リティによる誤りの検出は可能としておくため誤データ
をそのまま使用することを防止することができる。
【００２１】このため、ある更新レートの早いデータに
ついての繰返し処理についてはその処理の高速化が大き
く期待でき、プログラムや定数については誤り訂正によ
りソフトエラー防止も可能となる効果がある。
ついての繰返し処理についてはその処理の高速化が大き
く期待でき、プログラムや定数については誤り訂正によ
りソフトエラー防止も可能となる効果がある。
【図１】本発明の一実施例に係る誤り訂正機能付きデジ
タル回路を示すブロック図である。
タル回路を示すブロック図である。
１ データ処理部 ２ バスコントロール部 ３ アドレスエリア指定レジスタ ４ アドレス識別部 ５ メモリ ６ 誤り訂正回路部 ７ パリティチェック回路部 ａ アドレスバス ｂ データバス ｃ 書き込み・読出しデータ ｄ 誤り訂正符号 ｅ パリティ ｆ データスルー指示信号 ｇ バスサイクル指示信号
Claims (2)
- 【請求項１】 メモリのアクセスを行なうデータ処理部
と、特定の領域のアドレスを識別するアドレス識別部
と、アドレス識別部の識別に基づいてメモリアクセス時
に誤り訂正機能の有効・無効を制御できる誤り訂正回路
部と、誤り訂正機能の無効時に誤り検出のみを行なうパ
リティチェック回路部とを備えたことを特徴とする誤り
訂正機能付きデジタル回路。 - 【請求項２】 データ処理部によりメモリのアクセスを
行なう誤り訂正機能付きデジタル回路において、特定の
誤り訂正を指示するメモリ領域のアドレスをプリセット
できるアドレスエリア指定レジスタと、このアドレス領
域へのアクセスを識別し誤り訂正の有無を指定する信号
を発生するアドレス識別部と、この誤り訂正の有無が指
定された信号に基づいてデータスルーアクセスおよび誤
り訂正符号エンコード／デコード付きアクセスのいずれ
かを選択する誤り訂正回路部と、データスルーアクセス
の場合に誤り検出のみ行なうパリティチェック回路部
と、デジタル回路のバスサイクルを制御するバスコント
ロール部とを備えたことを特徴とする誤り訂正機能付き
デジタル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032674A JPH05204772A (ja) | 1992-01-23 | 1992-01-23 | 誤り訂正機能付きデジタル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4032674A JPH05204772A (ja) | 1992-01-23 | 1992-01-23 | 誤り訂正機能付きデジタル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204772A true JPH05204772A (ja) | 1993-08-13 |
Family
ID=12365423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4032674A Pending JPH05204772A (ja) | 1992-01-23 | 1992-01-23 | 誤り訂正機能付きデジタル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204772A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7689814B2 (en) | 2004-12-20 | 2010-03-30 | Sony Computer Entertainment Inc. | Methods and apparatus for disabling error countermeasures in a processing system |
| JP2014092865A (ja) * | 2012-11-01 | 2014-05-19 | Toyota Motor Corp | 情報処理装置及び情報処理方法、並びに制御システム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113436A (en) * | 1975-03-28 | 1976-10-06 | Nippon Telegr & Teleph Corp <Ntt> | Error control system |
| JPS5534779A (en) * | 1978-09-04 | 1980-03-11 | Nec Corp | Connection method of memory |
| JPS5694596A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Memory control system |
-
1992
- 1992-01-23 JP JP4032674A patent/JPH05204772A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51113436A (en) * | 1975-03-28 | 1976-10-06 | Nippon Telegr & Teleph Corp <Ntt> | Error control system |
| JPS5534779A (en) * | 1978-09-04 | 1980-03-11 | Nec Corp | Connection method of memory |
| JPS5694596A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Memory control system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7689814B2 (en) | 2004-12-20 | 2010-03-30 | Sony Computer Entertainment Inc. | Methods and apparatus for disabling error countermeasures in a processing system |
| JP2014092865A (ja) * | 2012-11-01 | 2014-05-19 | Toyota Motor Corp | 情報処理装置及び情報処理方法、並びに制御システム |
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