JP3457428B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機システムにおけ
るメモリ装置をＥＣＣ（誤り検出訂正）実行により高信
頼に保ちつつ高速アクセス可能にするデータ処理装置に
関する。

【０００２】

【従来の技術】半導体の分野では、微細化技術が著しく
進展している。各種メモリ素子では、この微細化技術の
進展によりメモリ素子１個あたりの記憶容量が増大する
反面、記憶セル１個の占める体積の縮小による蓄積電荷
量の減少や、微小欠陥の発生確率の高まり、動作の高速
化に伴う電気的なノイズの印加等の外部要因により、デ
ータ中のエラービットの発生確率が高くなる。

【０００３】一般に、メモリ装置におけるデータの信頼
性向上の方法としては、パリティチェック方式とＥＣＣ
（誤り検出訂正）機構が知られている。

【０００４】パリティチェック方式では、データビット
に１ビットのパリティビットを付加し、パリティビット
によりデータビットとパリティビット中のビットの値
が"１"であるビットの数を奇数若しくは偶数に統一して
メモリ装置に書き込み、読み出し時にはデータビットと
パリティビット中のビットの値が"１"であるビットの数
をチェックすることにより誤りの検出を行う。

【０００５】ＥＣＣ機構では、拡張ハミングコードを用
いてデータビットよりチェックビットを生成し、データ
ビットとチェックビットをメモリ装置に書き込み、読み
出し時にはメモリ装置から読み出したデータビットとチ
ェックビットよりシンドロームを生成し、このシンドロ
ームより１ビットの誤り訂正及び２ビットの誤り検出を
行う。

【０００６】

【発明が解決しようとする課題】しかしながら、パリテ
ィチェック方式では奇数個ビットの誤り検出のみが可能
で偶数個ビットの誤り検出はできず、奇数個ビットの誤
り検出時もデータ中のどのビットに誤りがあるかを指定
できないため誤りが訂正できない欠点があった。

【０００７】また、ＥＣＣ機構では、１ビットの誤り訂
正及び２ビットの誤り検出が可能であるが、パリティチ
ェック方式より、誤り検出訂正の手法が複雑であるた
め、ＥＣＣ実行によるメモリアクセスの時間オ−バヘッ
ドが大きくなる欠点があった。

【０００８】本発明の目的は、これら従来技術の欠点を
解消し、ＥＣＣ実行により、デ−タを高信頼に保ち、メ
モリの先読み、分岐予測、リターン命令予測、ＣＰＵ内
レジスタの高速スタックへの退避により、高速にアクセ
ス可能なデータ処理制御装置を実現することである。

【０００９】

【課題を解決するための手段】本発明は、上記目的を達
成するため、次のように構成される。分岐命令の格納ア
ドレスを保持する分岐命令アドレステーブルと分岐命令
の飛び先アドレスを保持する分岐先アドレステーブルと
を有する分岐ウィンドウと、サブルーチン分岐処理時に
ＣＰＵ内レジスタの内容を退避するレジスタ退避用スタ
ックと、サブルーチン分岐処理時にリターンアドレスを
保持するリターンアドレススタックと、メモリからのデ
ータを保持するバッファメモリと、バッファメモリ内に
保持されたデータのアドレスを保持するバッファメモリ
内データアドレステーブルと、分岐ウィンドウ、リター
ンアドレススタックに保持されたアドレス、ＣＰＵから
送出されているアドレス及び前回アクセスしたメモリの
次のアドレスの中から一つのアドレスを選択してメモリ
に送出し、ＣＰＵから送出されるアドレスを分岐ウィン
ドウ、バッファメモリ内データアドレステーブルに送る
アドレス操作部と、分岐ウィンドウ、リターンアドレス
スタック、バッファメモリ内データアドレステーブル及
びＣＰＵから送出されているアドレスを比較するアドレ
ス比較部と、ＣＰＵに送出される命令をデコードするデ
コード部とを有し、分岐ウィンドウ、レジスタ退避用ス
タック、リターンアドレススタック、バッファメモリ、
バッファメモリ内データアドレステーブル、アドレス操
作部を制御するとともに、メモリに制御信号を送出する
制御部と、エラー検出訂正手段とを備え、サブルーチン
分岐処理時のＣＰＵ内レジスタの内容をレジスタ退避用
スタックに退避し、通常時は、アドレスを一つずつ増加
させて、メモリにアクセスし、データの先読みを行い、
ＣＰＵの命令フェッチ時にデコード部によりＣＰＵに送
られるデータをデコードし、分岐命令である場合は分岐
ウィンドウ内に保持された分岐先アドレスを参照し、バ
ッファメモリ内に当該アドレスのデータが無い場合に
は、ＣＰＵがアクセスするよりも先にメモリの当該アド
レス以降にアクセスしデータの先読みを行い、リターン
命令である場合はリターンアドレススタック内に保持さ
れたリターンアドレスを参照し、バッファメモリ内に当
該アドレスのデータが無い場合には、ＣＰＵがアクセス
するよりも先にメモリの当該アドレス以降にアクセスし
データの先読みを行い、先読みしたデータを上記エラー
検出訂 正手段によりエラー検出訂正を行い、エラー訂正
後のデータをバッファメモリに格納する。

【００１０】好ましくは、上記データ処理装置におい
て、割り込みレベル毎の割り込みベクタに対応した割り
込みベクタテーブルのアドレスを保持するベクタテーブ
ルアドレステーブルを、さらに備え、割り込み応答時に
は、ベクタテーブルアドレステーブル内に保持された割
り込みレベル毎の割り込みベクタに対応する割り込みベ
クタテーブルのアドレスを参照し、バッファメモリ内に
当該アドレスのデータが無い場合には、ＣＰＵがアドレ
スするよりも先にメモリの当該アドレスにアクセスし、
データの先読みを行う。

【００１１】また、好ましくは、上記データ処理装置に
おいて、メモリは、ダイナミックランダムアクセスメモ
リからなる。

【００１２】また、好ましくは、上記データ処理装置に
おいて、エラー検出訂正手段を、さらに備え、メモリに
アクセスし、データの先読みを実行し、先読みしたデー
タをエラー検出訂正手段により、エラー検出訂正を行
い、エラー訂正後のデータを上記バッファメモリに格納
する。

【００１３】

【作用】本発明では、サブルーチン分岐若しくは割り込
み処理時のＣＰＵ内レジスタの退避をメモリではなくメ
モリよりも高速アクセス可能なレジスタ退避用スタック
に行うことによりＣＰＵ内レジスタの退避と復帰をメモ
リに行うよりも高速に行う。

【００１４】ＣＰＵの命令フェッチ時に制御部内のデコ
ード部によりＣＰＵに送られるデータをＣＰＵより先に
デコードする。このとき、デコードした命令が分岐命令
である場合は、アドレス比較部によりＣＰＵから送出さ
れているアドレスと、分岐ウィンドウ内の分岐命令アド
レステーブル内に格納してあるアドレスを比較すること
により、その分岐命令のアドレスが存在するかどうか調
べる。

【００１５】分岐命令アドレステーブル内に、ＣＰＵに
送られている分岐命令のアドレスが格納してある場合
は、分岐先アドレステーブルに格納してあるその分岐命
令の分岐先アドレスを参照する。バッファメモリ内に分
岐先アドレスのデータが存在すれば、バッファメモリ内
にあるデ−タを使用することにより、メモリアクセスの
実行時間を短縮する。

【００１６】バッファメモリ内に分岐先アドレスのデー
タが無い場合には、ＣＰＵがアクセスするよりも先にメ
モリの分岐先アドレス以降のアドレスにアクセスしデー
タの先読みを行いＥＣＣ実行後のデータをバッファメモ
リに格納しておくことによりメモリアクセスの実行時間
を短縮する。

【００１７】デコードした命令がリターン命令である場
合は、リターンアドレススタック内に保持されたリター
ンアドレスを参照する。バッファメモリ内にリターンア
ドレスのデータが存在すれば、バッファメモリ内にある
デ−タを使用することにより、メモリアクセスの実行時
間を短縮する。

【００１８】リターンアドレスのデータがバッファメモ
リ内に無い場合には、ＣＰＵがアクセスするよりも先に
メモリのリターンアドレス以降にアクセスしデータの先
読みを行いＥＣＣ実行後のデータをバッファメモリに格
納しておくことによりメモリアクセスの実行時間を短縮
する。

【００１９】ＣＰＵの割り込み応答時には、ベクタテー
ブルアドレステーブル内に保持された割り込みレベル毎
の割り込みベクタに対応する割り込みベクタテーブルの
アドレスを参照し、バッファメモリ内に当該アドレスの
データが無い場合には、ＣＰＵがアドレスするよりも先
にメモリ当該アドレスにアクセスしデータの先読みを行
いＥＣＣ実行後のデータをバッファメモリに格納してお
くことによりメモリアクセスの実行時間を短縮する。

【００２０】通常時は、プログラムの連続性を利用して
アドレスを１つずつ逐次的に増加させてメモリにアクセ
スしデータの先読みを行い、先読みしたデータにＥＣＣ
を実行しＥＣＣ実行後のデータをバッファメモリに格納
しておく。これによりＣＰＵの次にアクセスするデータ
がバッファメモリ内にある場合には、バッファメモリ内
にあるデ−タを使用することにより、メモリアクセスと
ＥＣＣ実行時間を短縮することができる。

【００２１】プログラムには時間的空間的参照局所性が
あるため、バッファメモリ内にあるデ−タに対して、次
のＣＰＵのメモリアクセスがある確率は非常に高くな
り、ＣＰＵの平均メモリアクセス時間を大幅に速くする
ことができる。

【００２２】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は、本発明の第１実施例の概略構成ブロック図
であり、１はＣＰＵで、２は分岐ウィンドウであり、こ
のウィンドウ２は、少なくとも分岐命令アドレステーブ
ル２１及び分岐先アドレステーブル２２からなる。分岐
命令アドレステーブル２１、分岐先アドレステーブル２
２は、それぞれ、ＣＰＵ１に送られた分岐命令の格納さ
れているメモリ１１のアドレスとその飛び先アドレスを
保持する。

【００２３】３はメモリ１１より高速アクセス可能なレ
ジスタ退避用スタックメモリで、サブルーチン分岐及び
割り込み処理時にＣＰＵ１のレジスタの内容を退避す
る。４は、サブルーチン分岐及び割り込み処理時にリタ
ーンアドレスを保持するリターンアドレススタックメモ
リである。リターンアドレスは、サブルーチン分岐及び
割り込み処理時にＣＰＵ１から退避されるプログラムカ
ウンタと同じ値である。

【００２４】５は、割り込みレベル毎の割り込みベクタ
に対応したベクタテーブルのアドレスを保持するベクタ
テーブルアドレステーブルである。メモリ１１の素子上
での割り込みベクタテーブルの行アドレスの値は、割り
込みレベル毎で同じ値に割り当てておく。６はバッファ
メモリでメモリ１１からのデータ先読み時のデータを保
持する。７はバッファメモリ内データアドレステーブル
でバッファメモリ６内に保持されたデータのメモリ１１
内でのアドレスを保持する。

【００２５】８はアドレス操作部で、分岐ウィンドウ
２、リターンアドレススタック４、ベクタテーブルアド
レステーブル５の各々に保持されたアドレス及びＣＰＵ
１から送出されているアドレス及び前回アクセスしたメ
モリ１１の次のアドレスの中から一つのアドレスを選択
してメモリ１１に送出する機能と、ＣＰＵ１から送出さ
れるアドレスを分岐ウィンドウ２、バッファメモリ内デ
ータアドレステーブル７に送る機能を有する。

【００２６】９は制御部で、アドレス比較部９１とデコ
ード部９２とからなる。アドレス比較部９１は、分岐ウ
ィンドウ２、リターンアドレススタック４、ベクタテー
ブルアドレステーブル５、バッファメモリ内データアド
レステーブル４及びＣＰＵ１から送出されているアドレ
スの中の２つのアドレスの比較を行う。デコード部９２
は、ＣＰＵ１に送出される命令をデコードする。

【００２７】制御部９は、アドレス比較部９１のアドレ
ス比較結果とデコード部９２のデコード結果とＣＰＵ１
の動作状態を通知するファンクションコード線１４と、
ＣＰＵ１の割り込み線１５との情報を基に分岐ウィンド
ウ２、レジスタ退避用スタック３、リターンアドレスス
タック４、ベクタテーブルアドレステーブル５、バッフ
ァメモリ６、バッファメモリ内データアドレステーブル
７、アドレス操作部８、ＥＣＣ実行ユニット１０を制御
する機能と、メモリ１１に制御信号を送出する機能を有
する。

【００２８】１２はＣＰＵアドレス線、１３はＣＰＵデ
ータ線、１６は制御線、１７はメモリアドレス線、１８
はメモリ制御線、１９はメモリデータ線である。この図
１の例においては、ＥＣＣ実行ユニット１０によりＥＣ
Ｃを実行することによりメモリ１１から読み出すデータ
の高信頼性を維持する。

【００２９】ＣＰＵ１は、サブルーチン分岐実行時又は
割り込み処理時、ＣＰＵ１内レジスタの内容の退避を行
う。レジスタの内容の退避は、従来の方式ではメモリ１
１に行うが、図１の例においては、メモリ１１ではなく
メモリ１１よりも高速アクセス可能なレジスタ退避用ス
タック３に行う。

【００３０】これにより、メモリ１１のアクセス時間を
レジスタ退避用スタック３のアクセス時間に置き換える
とともに、ＥＣＣ実行の時間を省くことができ、ＣＰＵ
１内レジスタの内容の退避と復帰を高速に行うことがで
きる。レジスタ退避用スタック３には、データが一時的
に格納されるだけであるので、レジスタ退避用スタック
３内のデータにソフトエラーが起きることはほとんど考
えられない。

【００３１】次に、図２、図３を用いて、通常時のＣＰ
Ｕ１のメモリ読み出しの説明をする。ＣＰＵ１のメモリ
読み出し時は、まず、ＣＰＵ１がＣＰＵアドレス線１２
上に出すアドレスと、バッファメモリ内データアドレス
テーブル７に保持されたデータとをアドレス比較部９１
により比較する。この比較の結果、ＣＰＵ１がアクセス
するアドレスのデータがバッファメモリ６内にあるかど
うかが判定される。

【００３２】図２は、ＣＰＵ１のアクセスするアドレス
のデータがバッファメモリ６に無いときのデータの流れ
を示す図である。図２では、ＣＰＵ１がＣＰＵアドレス
線１２上に出すアドレスと、バッファメモリ内データア
ドレステーブル７に保持されたデータとをアドレス比較
部９１により比較する動作も表してある。

【００３３】アドレスの比較の結果、バッファメモリ６
内にＣＰＵ１のアクセスするデータがないので、制御部
９はアドレス操作部８によりＣＰＵ１の送出しているア
ドレスをメモリ１１に入力するとともに、メモリ制御線
１８によりメモリ１１をリードモードとし、メモリ１１
からＣＰＵ１のアクセスするデータを読み出す。次に、
メモリ１１から読み出されたデータに対し、ＥＣＣ実行
ユニット１０により誤り検出訂正を行う。

【００３４】その後、制御部９は、ＥＣＣ実行後のデー
タをＥＣＣ実行ユニット１０からＣＰＵ１に送るととも
に、バッファメモリ６に格納し、バッファメモリ内デー
タアドレステーブル７にＣＰＵ１の送出しているアドレ
スを格納する。このとき同時に、制御部９では、ファン
クションコード線１４上の情報を基にＣＰＵ１の動作状
態を判断し、メモリフェッチであればデコード部９２に
より、ＣＰＵ１に送られているデータのデコードを行
う。

【００３５】ＣＰＵ１の命令フェッチ時、ＣＰＵ１に送
られる命令をデコード部９２によりデコードするのは、
分岐命令やリターン命令をＣＰＵ１が実行するよりも速
く検出し、分岐ウィンドウ２や、リターンアドレススタ
ック４を利用して分岐命令や、リターン命令の後に行う
命令のフェッチ時間を短縮するためである。これについ
ては後で説明する。

【００３６】ＣＰＵ１にデータを送った後は、プログラ
ムの連続性を利用してアドレス操作部８によりメモリ１
１に入力するアドレスを１つずつ逐次的に増加させてメ
モリ１１にアクセスし、データの先読みを行い、先読み
したデータにＥＣＣを実行しＥＣＣ実行後のデータをバ
ッファメモリ６に格納しておく。

【００３７】これにより、ＣＰＵ１が次にアクセスする
データが、バッファメモリ６内にある場合には、バッフ
ァメモリ６内にあるデ−タを使用することにより、メモ
リアクセスとＥＣＣ実行時間を短縮することができる。
プログラムには時間的空間的参照局所性、つまり、プロ
グラムの各ステップの実行順序と、その処理内容が格納
されたメモリアドレスの順序とは対応関係があるため、
バッファメモリ６内にあるデ−タ対して、次にＣＰＵ１
がメモリアクセスする確率は非常に高く、ＣＰＵ１の平
均メモリアクセス時間を大幅に短縮することができる。

【００３８】図３は、ＣＰＵ１のアクセスするアドレス
のデータがバッファメモリ６に有る場合のデータの流れ
である。図３においても、図２と同様に、ＣＰＵ１がＣ
ＰＵアドレス線１２上に出すアドレスと、バッファメモ
リ内データアドレステーブル７に保持されたデータをア
ドレス比較部９１により比較する動作を表してある。そ
して、このアドレスの比較の結果、バッファメモリ６内
にＣＰＵ１のアクセスするデータが格納されている場合
には、バッファメモリ６内のデータをＣＰＵ１に送る。

【００３９】この図３の場合も図２と同様に、ＣＰＵ１
にデータを送ると同時に、制御部９では、ファンクショ
ンコード線１４上の情報を基にＣＰＵ１の動作状態を判
断し、メモリフェッチであればデコード部９２により、
ＣＰＵ１に送られているデータのデコードを行う。

【００４０】通常時のＣＰＵ１のメモリ１１の読み出し
は、先読みしたデータをバッファメモリ６に格納してお
くことにより高速化できる。しかし、ＣＰＵ１が分岐命
令やサブルーチンや割り込み処理のリターン命令を実行
した場合、プログラムの時間的空間的参照局所性は崩れ
る。分岐命令や、リターン命令の後に行う命令は、メモ
リ１１内で分岐命令やリターン命令が格納されたアドレ
スとは離れたアドレスに格納されているためである。

【００４１】このため、分岐命令やリターン命令の後の
命令はバッファメモリ６内に格納されている確率が低く
なり、バッファメモリ６から読み出すことができない場
合が多く、命令フェッチの時間を短縮できない。

【００４２】そこで、図２、図３で示したように、ＣＰ
Ｕ１の命令フェッチ時に、ＣＰＵ１に送られる命令を、
デコード部９２によりＣＰＵ１が行うよりも速くデコー
ドする。これにより、分岐命令やリターン命令をＣＰＵ
１が実行するよりも速く検出し、分岐ウィンドウ２や、
リターンアドレススタック４を利用して分岐命令や、リ
ターン命令の後に行う命令のフェッチ時間を短縮する。

【００４３】分岐ウィンドウ２は、無条件分岐ウィンド
ウと条件分岐ウィンドウからなる。無条件分岐ウィンド
ウと条件分岐ウィンドウの例を、それぞれ図４、図５に
示す。図４の無条件分岐ウィンドウ２ａでは、テーブル
置き換え情報２３ａを備えている。ＣＰＵ１に分岐命令
が送られるたびに、分岐命令アドレステーブル２１、分
岐先アドレステーブル２２のそれぞれに、送られた分岐
命令のアドレスと分岐命令の飛び先のアドレスとが格納
される。

【００４４】分岐命令アドレステーブル２１、分岐先ア
ドレステーブル２２に容量の制限が有る場合、格納され
ているアドレスの置き換えを行わなければならない。テ
ーブル置き換え情報２３ａに対応する分岐命令がＣＰＵ
１に送られた最終時間を記録しておき、テーブル置き換
え情報２３ａの情報を基に分岐命令アドレステーブル２
１ａ、分岐先アドレステーブル２２ａに格納されている
アドレスの置き換えを行う。

【００４５】図５の条件分岐ウィンドウ２ｂでは、テー
ブル置き換え情報２３ｂに加えて分岐頻度情報２４ｂを
備えている。条件分岐命令は分岐する場合としない場合
があるため、条件分岐ウィンドウ２ｂでは、分岐頻度情
報２４ｂに過去の分岐の頻度を記録しておき、その情報
を基にＣＰＵ１に条件分岐命令が送られたときに分岐す
るかどうかを予測する。

【００４６】ＣＰＵ１に送られる命令をデコード部９２
によりデコードし、そのデコードした命令が、分岐命令
である場合の動作を説明する。まず、アドレス比較部９
１によりＣＰＵ１から送出されているアドレスと、分岐
ウィンドウ２内の分岐命令アドレステーブル２１内に格
納してあるアドレスを比較することにより、その分岐命
令のアドレスが存在するかどうか調べる。

【００４７】分岐命令アドレステーブル２１内に、ＣＰ
Ｕ１に送られている分岐命令のアドレスが格納してある
場合は、分岐先アドレステーブル２２に格納してあるそ
の分岐命令の分岐先アドレスを参照する。

【００４８】次に、分岐先アドレスとバッファメモリ内
データアドレステーブル７に保持されたデータをアドレ
ス比較部９１により比較し、分岐先アドレスのデータが
バッファメモリ６内にあるか判定する。バッファメモリ
６内に分岐先アドレスのデータが存在すれば、バッファ
メモリ６内にあるデ−タを使用することにより、メモリ
アクセスとＥＣＣ実行時間を短縮することができる。

【００４９】バッファメモリ６内に分岐先アドレスのデ
ータが無い場合には、ＣＰＵ１がアクセスするよりも先
にメモリ１１の分岐先アドレス以降のアドレスにアクセ
スしデータの先読みを行い、ＥＣＣ実行後のデータをバ
ッファメモリ６に格納しておくことによりメモリアクセ
スとＥＣＣ実行時間を短縮する。バッファメモリ６内に
分岐先アドレスのデータが無い場合の動作を図６に示
す。

【００５０】図６では、分岐先アドレステーブル２２内
の分岐先アドレスと、バッファメモリ内データアドレス
テーブル７に保持されたデータをアドレス比較部９１に
より比較する動作も表してある。図７は、ＣＰＵ１がサ
ブルーチン分岐命令実行によりＣＰＵ１内のレジスタを
レジスタ退避用スタック３へ退避している時の動作を示
している。レジスタ退避、リターンアドレススタック４
へのプログラムカウンタの値の格納と同時にメモリ１１
にアクセスしデータの先読みを行い、ＥＣＣ実行後のデ
ータをバッファメモリ６に格納しておくことができる。

【００５１】ＣＰＵ１に送られる命令をデコード部９２
によりデコードした命令がサブルーチンや割り込み処理
のリターン命令である場合は、リターンアドレススタッ
ク４内に保持されたリターンアドレスを参照する。バッ
ファメモリ６内にリターンアドレスのデータが存在すれ
ば、バッファメモリ６内にあるデ−タを使用することに
より、メモリアクセスとＥＣＣ実行時間を短縮すること
ができる。

【００５２】リターンアドレスのデータがバッファメモ
リ６内に無い場合には、ＣＰＵ１がアクセスするよりも
先にメモリのリターンアドレス以降にアクセスし、デー
タの先読みを行う。そして、ＥＣＣ実行後のデータをバ
ッファメモリ６に格納しておくことによりメモリアクセ
スとＥＣＣ実行時間を短縮することができる。

【００５３】次に、バッファメモリ６内にリターンアド
レスのデータが無い場合の動作を図８に示す。図８で
は、リターンアドレスタック４内のリターンアドレス
と、バッファメモリ内データアドレステーブル７に保持
されたデータをアドレス比較部９１により比較する動作
も表してある。

【００５４】図９は、ＣＰＵ１がリターン命令実行によ
りレジスタ退避用スタック３からＣＰＵ１内へレジスタ
の値を復帰している時の動作を示している。レジスタ復
帰と同時にメモリ１１にアクセスしデータの先読みを行
い、ＥＣＣ実行後のデータをバッファメモリ６に格納し
ておくことができる。

【００５５】ＣＰＵ１の割り込み応答時には、まず、割
り込みベクタを読み、ベクタに対応した割り込みベクタ
テーブルを読み、割り込みベクタテーブルに記録された
アドレスの命令をフェッチすることによって割り込み処
理を行う。本発明では、ベクタテーブルアドレステーブ
ル５に、割り込みレベル毎の割り込みベクタに対応した
ベクタテーブルのアドレスを保持する。

【００５６】こうすることにより、ＣＰＵ１の割り込み
発生時に、割り込み線１５上の割り込みレベルとＣＰＵ
データ線上の割り込みベクタを調べるだけで参照する割
り込みベクタテーブルのメモリ内でのアドレスを知るこ
とができる。ＣＰＵ１の割り込みベクタフェッチ時にベ
クタテーブルアドレステーブル５内に保持された割り込
みレベル毎の割り込みベクタに対応する割り込みベクタ
テーブルのアドレスを参照し、バッファメモリ６内に割
り込みベクタテーブルのアドレスデータが存在すれば、
バッファメモリ６内にあるデータを使用することによ
り、メモリアクセスとＥＣＣ実行時間を短縮する。

【００５７】割り込みベクタテーブルアドレスのデータ
がバッファメモリ６内に無い場合には、ＣＰＵ１がアク
セスするよりも先にメモリの割り込みベクタテーブルの
アドレスにアクセスし、データの先読みを行い、ＥＣＣ
実行後のデータをバッファメモリに格納しておくことに
より、メモリアクセスとＥＣＣ実行時間を短縮すること
ができる。

【００５８】バッファメモリ６内に割り込みベクタテー
ブルのアドレスのデータが無い場合の動作を図１１に示
す。図１０では、ベクタテーブルアドレステーブル５内
に保持された割り込みレベル毎の割り込みベクタに対応
する割り込みベクタテーブルのアドレスと、バッファメ
モリ内データアドレステーブル７に保持されたデータを
アドレス比較部９１により比較する動作も表してある。

【００５９】なお、メモリ１１は、好ましくはＤＲＡＭ
（ダイナミックランダムアクセスメモリ）により構成す
る。

【００６０】図１１は、バッファメモリ６内に割り込み
ベクタテーブルのアドレスのデータが無い場合に、ベク
タテーブルアドレステーブル５内に保持された割り込み
レベルに対応する割り込みベクタテーブルの行アドレス
を参照し、メモリの対応する行を活性化する動作を示
す。

【００６１】メモリがＤＲＡＭの場合、そのアクセス
は、メモリの行アドレス入力、列アドレス入力の後に、
データの読み出しを行うため、ベクタテーブルへのアク
セスを高速化できる。

【００６２】

【発明の効果】本発明は、以上説明したように構成され
ているため、次のような効果がある。ＣＰＵの命令フェ
ッチ時にＣＰＵに送られるデータをＣＰＵより先にデコ
ードする。デコードした命令が分岐命令である場合は、
分岐先アドレステーブルに格納してあるその分岐命令の
分岐先アドレスを参照し、ＣＰＵがアクセスするよりも
先にメモリの分岐先アドレス以降のアドレスにアクセス
しデータの先読みを行い、先読みを行ったデータにＥＣ
Ｃを実行し、ＥＣＣ実行による信頼性が保たれたデータ
をメモリに格納する。これにより、データの信頼性を保
ちつつ、メモリアクセスの実行時間を短縮することがで
きる。

【００６３】また、デコードした命令がリターン命令で
ある場合は、リターンアドレススタック内に保持された
リターンアドレスを参照し、ＣＰＵがアクセスするより
も先にメモリのリターンアドレス以降にアクセスしデー
タの先読みを行い、先読みを行ったデータにＥＣＣを実
行し、ＥＣＣ実行による信頼性が保たれたデータをメモ
リに格納する。これにより、データの信頼性を保ちつ
つ、メモリアクセスの実行時間を短縮することができ
る。

【００６４】また、ＣＰＵの割り込み応答時には、ベク
タテーブルアドレステーブル内に保持された割り込みレ
ベル毎の割り込みベクタに対応する割り込みベクタテー
ブルのアドレスを参照し、バッファメモリ内に当該アド
レスのデータが無い場合には、ＣＰＵがアクセスするよ
りも先に、メモリの当該アドレスにアクセスし、データ
の先読みを行い、先読みを行ったデータにＥＣＣを実行
し、ＥＣＣ実行による信頼性が保たれたデータをメモリ
に格納する。これにより、データの信頼性を保ちつつ、
ことによりメモリアクセスの実効時間を短縮することが
できる。

【００６５】また、ＣＰＵのメモリ読み出し時は、プロ
グラムの連続性を利用してデータの先読みを行い、先読
みを行ったデータにＥＣＣを実行し、ＥＣＣ実行後によ
る信頼性が保たれたデータをバッファメモリに格納す
る。これにより、ＣＰＵの次にアクセスするデータがバ
ッファメモリ内にある場合には、バッファメモリ内にあ
るデ−タを使用し、データの信頼性を保ちつつ、メモリ
アクセス時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明によるデータ処理装置の一実施例のブロ
ック図である。

【図２】通常のメモリ読み出し時にアクセスするデータ
がバッファメモリに無いときのデータの流れ図である。

【図３】通常のメモリ読み出し時にアクセスするデータ
がバッファメモリに有るときのデータの流れ図である。

【図４】無条件分岐ウィンドウの例を示す図である。

【図５】条件分岐ウィンドウの例を示す図である。

【図６】ＣＰＵに分岐命令が送られバッファメモリ内に
分岐先アドレスのデータが無い場合の動作を示す図であ
る。

【図７】ＣＰＵ内のレジスタをレジスタ退避用スタック
へ退避している時の動作を示す図である。

【図８】ＣＰＵにリターン命令が送られバッファメモリ
内にリターンアドレスのデータが無い場合の動作を示す
図である。

【図９】レジスタ退避用スタックからＣＰＵ内へレジス
タの値を復帰している時の動作を示す図である。

【図１０】バッファメモリ内に割り込みベクタテーブル
のアドレスが無い場合の動作を示す図である。

【図１１】バッファメモリ内に割り込みベクタテーブル
のアドレスが無い場合の動作を示す図である。

【符号の説明】

１ ＣＰＵ ２ 分岐ウィンドウ ２ａ 無条件分岐ウィンドウ ２ｂ 条件分岐ウィンドウ ３ レジスタ退避用スタック ４ リターンアドレススタック ５ ベクタテーブルアドレステーブル ６ バッファメモリ ７ バッファメモリ内データアドレステ
ーブル ８ アドレス操作部 ９ 制御部 １０ ＥＣＣ実行ユニット １１ メモリ １２ ＣＰＵアドレス線 １３ ＣＰＵデータ線 １４ ファンクションコード線 １５ 割り込み線 １６ 制御線 １７ メモリアドレス線 １８ メモリ制御線 １９ メモリデータ線 ２１ 分岐命令アドレステーブル ２１ａ、２１ｂ 分岐命令アドレステーブル ２２ 分岐先アドレステーブル ２２ａ、２２ｂ 分岐先アドレステーブル ２３ａ、２３ｂ テーブル置き換え情報 ２４ｂ 分岐頻度情報 ９１ アドレス比較部 ９２ デコード部

フロントページの続き (56)参考文献 特開 平５−120013（ＪＰ，Ａ) 特開 昭62−203236（ＪＰ，Ａ) 特開 平４−195637（ＪＰ，Ａ) 特開 平３−225433（ＪＰ，Ａ) 特開 平２−255917（ＪＰ，Ａ) 特開 昭54−54548（ＪＰ，Ａ) 特開 平５−241827（ＪＰ，Ａ) 特開 平３−241435（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/38 G06F 11/10

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】ＣＰＵが読み出し又は書き込みを行うデー
   タが格納されるＣＰＵアクセス用メモリと、 分岐命令の格納アドレスを保持する分岐命令アドレステ
   ーブルと分岐命令の飛び先アドレスを保持する分岐先ア
   ドレステーブルとを有する分岐ウィンドウと、 サブルーチン分岐処理時にＣＰＵ内レジスタの内容を退
   避するレジスタ退避用スタックと、 サブルーチン分岐処理時にリターンアドレスを保持する
   リターンアドレススタックと、上記ＣＰＵアクセス用 メモリからのデータを保持するバ
   ッファメモリと、 上記バッファメモリ内に保持されたデータの上記ＣＰＵ
   アクセス用メモリのアドレスを保持するバッファメモリ
   内データアドレステーブルと、 上記分岐ウィンドウ及び上記リターンアドレススタック
   に保持されたアドレス、ＣＰＵから送出されているアド
   レス及び前回アクセスした上記ＣＰＵアクセス用メモリ
   の次のアドレスの中から一つのアドレスを選択して上記
   ＣＰＵアクセス用メモリに送出し、ＣＰＵから送出され
   るアドレスを上記分岐ウィンドウ及び上記バッファメモ
   リ内データアドレステーブルに送るアドレス操作部と、 分岐ウィンドウ、リターンアドレススタック、バッファ
   メモリ内データアドレステーブル及びＣＰＵから送出さ
   れているアドレスの中の２つのアドレスを比較するアド
   レス比較部と、ＣＰＵに送出される命令をデコードする
   デコード部とを有し、分岐ウィンドウ、レジスタ退避用
   スタック、リターンアドレススタック、バッファメモ
   リ、バッファメモリ内データアドレステーブル、アドレ
   ス操作部を制御するとともに、上記ＣＰＵアクセス用メ
   モリに制御信号を送出する制御部と、 エラー検出訂正手段と、 を備え、サブルーチン分岐処理時のＣＰＵ内レジスタの
   内容をレジスタ退避用スタックに退避し、通常時は、ア
   ドレスを一つずつ増加させて、上記ＣＰＵアクセス用メ
   モリにアクセスし、データの先読みを行い、ＣＰＵの命
   令フェッチ時に上記デコード部によりＣＰＵに送られる
   データをデコードし、 分岐命令である場合は上記分岐ウィンドウ内に保持され
   た分岐先アドレスを参照し、バッファメモリ内データア
   ドレステーブルに当該アドレスのデータがある場合に
   は、バッファメモリ内のデータをＣＰＵに送り、バッフ
   ァメモリ内データアドレステーブルに当該アドレスのデ
   ータが無い場合には、ＣＰＵがアクセスするよりも先に
   上記ＣＰＵアクセス用メモリの当該アドレス以降にアク
   セスしデータの先読みを行い、 リターン命令である場合は上記リターンアドレススタッ
   ク内に保持されたリターンアドレスを参照し、バッファ
   メモリ内に当該アドレスのデータが無い場合には、ＣＰ
   Ｕがアクセスするよりも先に上記ＣＰＵアクセス用メモ
   リの当該アドレス以降にアクセスしデータの先読みを行
   い、先読みしたデータを上記エラー検出訂正手段により
   エラー検出訂正を行い、エラー訂正後のデータをバッフ
   ァメモリに格納することを特徴とするデータ処装置。
2. 【請求項２】請求項１記載のデータ処理装置において、
   割り込みレベル毎の割り込みベクタに対応した割り込み
   ベクタテーブルのアドレスを保持するベクタテーブルア
   ドレステーブルを、さらに備え、割り込み応答時には、
   ベクタテーブルアドレステーブル内に保持された割り込
   みレベル毎の割り込みベクタに対応する割り込みベクタ
   テーブルのアドレスを参照し、バッファメモリ内に当該
   アドレスのデータが無い場合には、ＣＰＵがアクセスす
   るよりも先にＣＰＵアクセス用メモリの当該アドレスに
   アクセスし、データの先読みを行うことを特徴とするデ
   ータ処理装置。
3. 【請求項３】請求項２記載のデータ処理装置において、
   ＣＰＵアクセス用メモリは、ダイナミックランダムアク
   セスメモリからなることを特徴とするデータ処理装置。