CN111639042B - 一种预取buffer数据一致性的处理方法及装置 - Google Patents

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Abstract

本发明公开一种预取buffer数据一致性的处理方法及装置，属于集成电路技术领域。处理器发出访问请求，数据一致性控制模块将处理器发出的访问地址与预取buffer地址寄存器中的值进行比较，并结合处理器发出的读写信号进行读写判断；为写操作时，若地址比较结果一致，数据一致性控制模块对数据一致性状态寄存器写1，表示当前预取buffer中的数据与对应Cache Line中的数据不一致。若地址比较结果不一致，数据一致性控制模块保持数据一致性状态寄存器的值不变；为读操作时，若地址比较的结果匹配，且数据一致性状态寄存器中的值为0，处理器从预取buffer中读取数据。否则处理器直接从存储器Cache中读所需要的数据。

Description

一种预取buffer数据一致性的处理方法及装置
技术领域
本发明涉及集成电路技术领域，特别涉及一种预取buffer数据一致性的处理方法及装置。
背景技术
随着半导体工艺和处理器设计技术水平的不断提高，处理器的性能每年以60%左右的速度快速增长。与此同时，主存储器的访问速度却始终得不到大的提升，成为影响系统性能的一个最重要的瓶颈。为了解决存储墙的问题，目前处理器一般都采用预取buffer（缓冲器），一级或二级Cache（高速缓冲存储器），再加上外部存储器的这种存储结构。然而这种分层次的存储结构，改善存储器访问速度的同时，也带来了数据一致性问题。
由于预取buffer中的数据来Cache，处理器对Cache中某一Cache Line（缓存行）进行写操作，如果这一行Cache Line的数据在写之前已经映射到预取buffer中，处理器对这一行Cache Line写完数据后，直接导致了当前Cache Line中的数据与预取buffer中数据不一致。如果处理器再对这一地址进行读操作，根据预取buffer优先读取机制，会首先读取预取buffer中的数据，而此时预取buffer中的数据是处理器写之前的数据，处理器读取到错误的数据直接会使整个电路系统运行出错。
数据一致性的问题，直接影响到处理器执行指令与取数的正确性，也受到了越来越多的关注。
发明内容
本发明的目的在于提供一种预取buffer数据一致性的处理方法及装置，以解决目前带有预取buffer存储结构，由于处理器对存储器进行写后读相关操作后导致的数据不一致性的问题。
为解决上述技术问题，本发明提供一种预取buffer数据一致性的处理方法，包括：
处理器发出访问请求，数据一致性控制模块将处理器发出的访问地址与预取buffer 地址寄存器中的值进行比较，并结合处理器发出的读写信号进行读写判断；
当为写操作，若地址比较结果一致，表明预取buffer与之对应的Cache Line中数据将被修改，此时预取buffer中的数据仍对应Cache Line修改之前的数据，数据一致性控制模块对数据一致性状态寄存器写1，表示当前预取buffer中的数据与对应Cache Line中的数据不一致；若地址比较结果不一致，表明预取buffer与之对应的Cache Line中数据保持不变，数据一致性控制模块保留数据一致性状态寄存器原来的值；
当为读操作，若地址比较结果一致，根据数据一致性状态寄存器中的值进行数据一致性判断，若值为1，则处理器直接从存储器Cache中读所需要的数据；若值为0，则处理器从预取buffer中读取数据；若地址比较结果不一致，处理器直接从存储器Cache中读所需要的数据；
读操作时，地址比较结果不一致，或者数据一致性状态寄存器中的值为1时，处理器直接从存储器Cache中读所需要的数据，数据一致性控制模块将处理器读取存储器Cache所在行的数据全部更新到预取buffer中，并同时更新预取buffer 地址寄存器和数据一致性状态寄存器的值。
可选的，若处理器发出读操作访问请求，当数据一致性状态寄存器中的值为1时，那多选器的选择信号sel的值为0，处理器从存储器Cache中取数据；当预取buffer 地址寄存器中的值与处理器发出的地址不匹配时，则多选器的选择信号sel的值为0，处理器从存储器Cache中取数据；
当数据一致性状态寄存器中的值为0时，并且预取buffer 地址寄存器中的值与处理器发出的地址匹配成功，那多选器的选择信号sel的值为1，处理器直接从预取buffer中取数据。
可选的，若处理器发出读操作访问请求，当预取buffer 地址寄存器中的值与处理器发出的地址比较结果不一致，或者数据一致性状态寄存器中的值为1时，数据一致性控制模块将处理器读取存储器Cache所在行的数据全部更新到预取buffer中，同时更新预取buffer 地址寄存器中值和数据一致性状态寄存器的值，使得预取buffer中数据、数据对应的地址以及一致性状态位相互对应。
可选的，若处理器发出写操作访问请求，当预取buffer 地址寄存器中的值与处理器发出的地址匹配，并且处理器发出的写信号有效，则向数据一致性状态寄存器写1，表明当前预取buffer中的数据与对应Cache Line中的数据不一致；当处理器需要读取这个地址的数据时，应跳过预取buffer，直接从对应Cache Line中取数据。
本发明还提供了一种预取buffer数据一致性的处理装置，包括处理器和存储器Cache，还包括：
预取buffer，用于存放预取的数据，以便所述处理器直接从所述预取buffer中取到所需数据，减少对存储器Cache的访问次数；
预取buffer 地址寄存器，用于存放当前预取buffer中的数据所对应的地址；
数据一致性控制模块，通过对处理器发出的访问地址与预取buffer 地址寄存器的值进行比较，来检测预取buffer中的数据是否与存储器Cache中对应的数据一致，以及对预取buffer，预取buffer 地址寄存器和数据一致性状态寄存器进行同步更新；
数据一致性状态寄存器，存放所述数据一致性控制模块的检测结果，当数据一致性状态寄存器值为1时，表示预取buffer中的数据与对应Cache Line中的数据不一致；当数据一致性状态寄存器值为0时，表示预取buffer中的数据与对应Cache Line中的数据一致。
可选的，当前预取buffer中的数据对应的地址存放在所述预取buffer 地址寄存器中；
当处理器对存储器Cache进行读操作时，根据数据一致性控制模块对地址的比较结果，并结合数据一致性状态寄存器中的状态位来判断当前预取buffer中的数据是否为处理器所需的数据；
当处理器对存储器Cache进行写操作时，根据数据一致性控制模块对地址的比较结果，判断当前预取buffer中的数据是否与Cache Line中的数据一致。
可选的，预取buffer大小与Cache Line大小一致，其对应关系采用地址直接映射，预取buffer中的数据来自相对应的Cache Line，当处理器需要访问数据时，采用预取buffer优先访问机制，首先判断预取buffer中是否含有所需要的数据。
在本发明中提供了一种预取buffer数据一致性的处理方法及装置，处理器发出访问请求，数据一致性控制模块将处理器发出的访问地址与预取buffer 地址寄存器中的值进行比较，并结合处理器发出的读写信号进行读写判断。当为写操作时，若地址匹配，就表明预取buffer与之对应的Cache Line中数据将被修改，数据一致性控制模块对数据一致性状态寄存器写1，表示当前预取buffer中的数据与对应Cache Line中的数据不一致；当为读操作时，若地址比较的结果匹配，根据数据一致性状态寄存器中的值进行数据一致性判断，若值为1，则处理器直接从存储器Cache中读所需要的数据；若值为0，则处理器从预取buffer中读取数据；若地址比较结果不匹配，处理器直接从存储器Cache中读所需要的数据。
本发明通过增加少量的硬件控制逻辑来检测处理器是否会对与预取buffer对应地址的Cache Line进行写操作，进而判断预取buffer中数据是否与对应Cache Line中的数据一致，保证了处理器取数据的正确性。
附图说明
图1是本发明提供的预取buffer数据一致性处理流程图；
图2是处理器读数据控制通路示意图；
图3是处理器写数据控制通路示意图；
图4是预取buffer数据一致性的处理装置的示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种预取buffer数据一致性的处理方法及装置作进一步详细说明。
实施例一
本发明提供了一种预取buffer数据一致性的处理方法，其流程如图1所示，包括如下步骤：
处理器发出访问请求，数据一致性控制模块将处理器发出的访问地址与预取buffer 地址寄存器中的值进行比较，并结合处理器发出的读写信号进行读写判断；
当为写操作时，根据数据一致性控制模块对预取buffer 地址寄存器中的值与处理器发出的地址的比较结果进行判断，若地址匹配，就表明预取buffer与之映射的CacheLine中数据将被修改，数据一致性控制模块对数据一致性状态寄存器写1，表示当前预取buffer中的数据与对应Cache Line中的数据不一致；若地址不匹配数据一致性控制模块保持一致性状态寄存器中的值不变。
当为读操作时，若地址比较的结果匹配，再根据数据一致性状态寄存器中的值进行数据一致性判断，如果值为1，则处理器直接从存储器Cache中读所需要的数据；如果值为0，则处理器从预取buffer中读取数据；若地址比较结果不匹配，处理器直接从存储器Cache中读所需要的数据。
进行读操作时，当地址比较结果不一致，或者数据一致性状态寄存器中的值为1时，这两个条件只要有一个成立时，数据一致性控制模块将同步更新预取buffer，预取buffer 地址寄存器和数据一致性状态寄存器。
图2示出了处理器进行读操作时的控制通路，当数据一致性状态寄存器中的值为1时，那多选器的选择信号sel的值就为0，处理器从存储器Cache中取数。当数据一致性状态寄存器中的值为0时，并且预取buffer 地址寄存器中的值与处理器发出的读地址匹配，那多选器的选择信号sel的值就为1，处理器直接从预取buffer中取数据。
图3示出了处理器进行写操作时的控制通路，当预取buffer 地址寄存器中的值与处理器发出的写地址匹配，并且处理器发出的写信号有效，则向数据一致性状态寄存器写1，表示当前预取buffer中的数据与对应Cache Line中的数据不一致；处理器取这个地址的数据时，需要从对应Cache Line中取数据，这样也就保证了数据的一致性。
实施例二
本发明提供了一种预取buffer数据一致性的处理装置，如图4所示，包括处理器和存储器Cache，还包括预取buffer、预取buffer 地址寄存器、数据一致性控制模块和数据一致性状态寄存器。所述预取buffer用于存放预取的数据，以便所述处理器直接从所述预取buffer中取到所需数据，减少对存储器Cache的访问次数；所述预取buffer 地址寄存器用于存放当前预取buffer中的数据所对应的地址；所述数据一致性控制模块通过对处理器发出的访问地址与预取buffer 地址寄存器的值进行比较，来检测预取buffer中的数据是否与存储器Cache中对应的数据一致，以及对预取buffer，预取buffer 地址寄存器和数据一致性状态寄存器进行同步更新；所述数据一致性状态寄存器用于存放所述数据一致性控制模块的检测结果，当数据一致性状态寄存器值为1时，表示预取buffer中的数据与对应Cache Line中的数据不一致；当数据一致性状态寄存器值为0时，表示预取buffer中的数据与对应Cache Line中的数据一致。
当前预取buffer中的数据对应的地址存放在所述预取buffer 地址寄存器中，用作地址比较，其比较结果有以下两个作用：
第一、当处理器对存储器Cache进行读操作时，根据数据一致性控制模块对地址的比较结果，并结合数据一致性状态寄存器中的值，判断当前预取buffer中的数据是否为处理器所需的数据；
第二、当处理器对存储器Cache进行写操作时，根据数据一致性控制模块对地址的比较结果，判断当前预取buffer中的数据是否会与Cache Line中的数据不一致。
预取buffer大小与Cache Line大小一致，其对应关系采用地址直接映射，预取buffer中的数据来自相对应的Cache Line，当处理器需要访问数据时，采用预取buffer优先访问机制，首先进行判断预取buffer中是否含有所需要的数据。
由于处理器从预取buffer取数的速度远远大于从存储器Cache中取数的速度，有效提升了处理器运行效率。预取buffer的加入能进一步减少处理器对存储器Cache的访问次数，有效降低存储器Cache的相关功耗。图4示出了带有预取buffer存储结构，在处理器与存储器Cache之间加入预取buffer，是提高处理器取指效率和降低存储器Cache功耗的一种有效方法。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (7)

1.一种预取buffer数据一致性的处理方法，其特征在于，包括：
处理器发出访问请求，数据一致性控制模块将处理器发出的访问地址与预取buffer地址寄存器中的值进行比较，并且根据处理器发出的读写信号进行读写判断；
当为写操作，若地址比较结果一致，表明预取buffer与之对应的Cache Line中数据将被修改，此时预取buffer中的数据仍对应Cache Line修改之前的数据，数据一致性控制模块对数据一致性状态寄存器写1，表示当前预取buffer中的数据与对应Cache Line中的数据不一致；若地址比较结果不一致，表明预取buffer与之对应的Cache Line中数据保持不变，数据一致性控制模块保留数据一致性状态寄存器原来的值；
当为读操作，若地址比较结果一致，根据数据一致性状态寄存器中的值进行数据一致性判断，若值为1，则处理器直接从存储器Cache中读所需要的数据；若值为0，则处理器从预取buffer中读取数据；若地址比较结果不一致，处理器直接从存储器Cache中读所需要的数据；
读操作时，地址比较结果不一致，或者数据一致性状态寄存器中的值为1时，处理器直接从存储器Cache中读所需要的数据，数据一致性控制模块将处理器读取存储器Cache所在行的数据全部更新到预取buffer中，并同时更新预取buffer地址寄存器和数据一致性状态寄存器的值。
2.如权利要求1所述的预取buffer数据一致性的处理方法，其特征在于，若处理器发出读操作访问请求，当数据一致性状态寄存器中的值为1时，那多选器的选择信号sel的值为0，处理器从存储器Cache中取数据；当预取buffer 地址寄存器中的值与处理器发出的地址不匹配时，则多选器的选择信号sel的值为0，处理器从存储器Cache中取数据；
当数据一致性状态寄存器中的值为0时，并且预取buffer 地址寄存器中的值与处理器发出的地址匹配成功，那多选器的选择信号sel的值为1，处理器直接从预取buffer中取数据。
3.如权利要求1所述的预取buffer数据一致性的处理方法，其特征在于，若处理器发出读操作访问请求，当预取buffer 地址寄存器中的值与处理器发出的地址比较结果不一致，或者数据一致性状态寄存器中的值为1时，数据一致性控制模块将处理器读取存储器Cache所在行的数据全部更新到预取buffer中，同时更新预取buffer 地址寄存器中值和数据一致性状态寄存器的值，使得预取buffer中数据、数据对应的地址以及一致性状态位相互对应。
4.如权利要求1所述的预取buffer数据一致性的处理方法，其特征在于，若处理器发出写操作访问请求，当预取buffer 地址寄存器中的值与处理器发出的地址匹配，并且处理器发出的写信号有效，则向数据一致性状态寄存器写1，表明当前预取buffer中的数据与对应Cache Line中的数据不一致；当处理器需要读取这个地址的数据时，应跳过预取buffer，直接从对应Cache Line中取数据。
5.一种基于权利要求1-4任一项所述的预取buffer数据一致性的处理装置，包括处理器和存储器Cache，其特征在于，还包括：
预取buffer，用于存放预取的数据，以便所述处理器直接从所述预取buffer中取到所需数据，减少对存储器Cache的访问次数；
预取buffer地址寄存器，用于存放当前预取buffer中的数据所对应的地址；
数据一致性控制模块，通过对处理器发出的访问地址与预取buffer地址寄存器的值进行比较，并且根据处理器发出的读写信号进行读写判断，以及对预取buffer，预取buffer地址寄存器和数据一致性状态寄存器进行同步更新；
数据一致性状态寄存器，存放所述数据一致性控制模块的检测结果，当数据一致性状态寄存器值为1时，表示预取buffer中的数据与对应Cache Line中的数据不一致；当数据一致性状态寄存器值为0时，表示预取buffer中的数据与对应Cache Line中的数据一致；
其中，数据一致性控制模块通过对处理器发出的访问地址与预取buffer地址寄存器的值进行比较，并且根据处理器发出的读写信号进行读写判断，包括：
处理器发出访问请求，数据一致性控制模块将处理器发出的访问地址与预取buffer地址寄存器中的值进行比较，并结合处理器发出的读写信号进行读写判断；
当为写操作时，数据一致性控制模块对预取buffer地址寄存器中的值与处理器发出的地址的比较结果进行判断，若地址匹配，就表明预取buffer与之映射的Cache Line中数据将被修改，数据一致性控制模块对数据一致性状态寄存器写1；若地址不匹配数据一致性控制模块保持一致性状态寄存器中的值不变；
当为读操作时，若地址比较的结果匹配，再根据数据一致性状态寄存器中的值进行数据一致性判断，如果值为1，则处理器直接从存储器Cache中读所需要的数据；如果值为0，则处理器从预取buffer中读取数据；若地址比较结果不匹配，处理器直接从存储器Cache中读所需要的数据；
进行读操作时，当地址比较结果不一致，或者数据一致性状态寄存器中的值为1时，这两个条件只要有一个成立时，数据一致性控制模块将同步更新预取buffer，预取buffer地址寄存器和数据一致性状态寄存器。
6.如权利要求5所述的预取buffer数据一致性的处理装置，其特征在于，当前预取buffer中的数据对应的地址存放在所述预取buffer 地址寄存器中；
当处理器对存储器Cache进行读操作时，根据数据一致性控制模块对地址的比较结果，并结合数据一致性状态寄存器中的值，判断当前预取buffer中的数据是否为处理器所需的数据；
当处理器对存储器Cache进行写操作时，根据数据一致性控制模块对地址的比较结果，判断当前预取buffer中的数据是否会与Cache Line中的数据不一致。
7.如权利要求5所述的预取buffer数据一致性的处理装置，其特征在于，预取buffer大小与Cache Line大小一致，其对应关系采用地址直接映射，预取buffer中的数据来自相对应的Cache Line，当处理器需要访问数据时，采用预取buffer优先访问机制，首先进行判断预取buffer中是否含有所需要的数据。
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