JPH08286914A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH08286914A JPH08286914A JP7108220A JP10822095A JPH08286914A JP H08286914 A JPH08286914 A JP H08286914A JP 7108220 A JP7108220 A JP 7108220A JP 10822095 A JP10822095 A JP 10822095A JP H08286914 A JPH08286914 A JP H08286914A
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- JP
- Japan
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- instruction
- memory
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- memory block
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Abstract
(57)【要約】
【目的】 命令中に分岐命令が存在する場合でも命令プ
リフェッチの効率を高めるメモリ制御装置の提供。 【構成】主メモリ105又は命令プリフェッチバッファ107
から命令キャッシュメモリ103へ転送される命令をデコ
ードし命令が分岐命令であるか否かを検出すると共に、
命令が分岐命令である場合に分岐先アドレスを生成出力
するデコード手段110と、デコード手段の出力に基づき
次にプリフェッチするメモリブロックのアドレスを決定
する制御手段113と、を備え、デコード手段は、ＣＰＵ1
01が必要とする命令が命令キャッシュメモリ中に存在し
ない場合に命令を主メモリ又は命令プリフェッチバッフ
ァから命令キャッシュメモリへ転送する際に、転送中の
命令をデコードし、分岐命令を検出した際分岐先アドレ
スの命令を含むメモリブロックをプリフェッチする。
リフェッチの効率を高めるメモリ制御装置の提供。 【構成】主メモリ105又は命令プリフェッチバッファ107
から命令キャッシュメモリ103へ転送される命令をデコ
ードし命令が分岐命令であるか否かを検出すると共に、
命令が分岐命令である場合に分岐先アドレスを生成出力
するデコード手段110と、デコード手段の出力に基づき
次にプリフェッチするメモリブロックのアドレスを決定
する制御手段113と、を備え、デコード手段は、ＣＰＵ1
01が必要とする命令が命令キャッシュメモリ中に存在し
ない場合に命令を主メモリ又は命令プリフェッチバッフ
ァから命令キャッシュメモリへ転送する際に、転送中の
命令をデコードし、分岐命令を検出した際分岐先アドレ
スの命令を含むメモリブロックをプリフェッチする。
Description
【０００１】
【産業上の利用分野】本発明はメモリ制御装置に関し、
特に情報処理装置の主メモリと命令キャッシュメモリと
の間の転送制御に関する。
特に情報処理装置の主メモリと命令キャッシュメモリと
の間の転送制御に関する。
【０００２】
【従来の技術】命令キャッシュ、命令プリフェッチバッ
ファ、及び主メモリの階層構造を備えた情報処理装置の
従来のメモリ制御装置においては、プリフェッチされる
メモリブロックは最後にアクセスした（Most Recently
Used、最も最近使用されたの意味で「ＭＲＵ」ともい
う）メモリブロック（所定ワード数からなる）の次のア
ドレスのメモリブロックとされていた。例えばアドレス
に従った集合として順序付けられたメモリ中のブロック
を想定し、メモリブロックＬｉをアクセスする時に、通
常プログラムの振舞の局所性等から次のメモリブロック
Ｌｉ＋１が命令キャッシュ及び命令プリフェッチバッフ
ァ中に存在しない場合メモリブロックＬｉ＋１が主メモ
リからプリフェッチされる。
ファ、及び主メモリの階層構造を備えた情報処理装置の
従来のメモリ制御装置においては、プリフェッチされる
メモリブロックは最後にアクセスした（Most Recently
Used、最も最近使用されたの意味で「ＭＲＵ」ともい
う）メモリブロック（所定ワード数からなる）の次のア
ドレスのメモリブロックとされていた。例えばアドレス
に従った集合として順序付けられたメモリ中のブロック
を想定し、メモリブロックＬｉをアクセスする時に、通
常プログラムの振舞の局所性等から次のメモリブロック
Ｌｉ＋１が命令キャッシュ及び命令プリフェッチバッフ
ァ中に存在しない場合メモリブロックＬｉ＋１が主メモ
リからプリフェッチされる。
【０００３】
【発明が解決しようとする課題】前記従来のメモリ制御
装置においては、ＣＰＵが実行する命令中に分岐命令が
含まれている場合、プリフェッチした命令が無駄になる
場合がある。すなわち、分岐先アドレスの命令の写し
（コピー）が命令キャッシュメモリ内に存在せず、また
命令プリフェッチバッファにも存在しない場合には該ア
ドレスの命令を含むメモリブロックを新たに主メモリか
らリードする（読み出す）ことが必要とされ、既にプリ
フェッチした命令が無駄になる。キャッシュメモリを備
えた高速プロセッサの処理能力はキャッシュメモリに対
する高いヒット率に依存し、分岐命令実行時には処理性
能が低下する場合があるという問題がある。
装置においては、ＣＰＵが実行する命令中に分岐命令が
含まれている場合、プリフェッチした命令が無駄になる
場合がある。すなわち、分岐先アドレスの命令の写し
（コピー）が命令キャッシュメモリ内に存在せず、また
命令プリフェッチバッファにも存在しない場合には該ア
ドレスの命令を含むメモリブロックを新たに主メモリか
らリードする（読み出す）ことが必要とされ、既にプリ
フェッチした命令が無駄になる。キャッシュメモリを備
えた高速プロセッサの処理能力はキャッシュメモリに対
する高いヒット率に依存し、分岐命令実行時には処理性
能が低下する場合があるという問題がある。
【０００４】また、メモリ制御装置が主メモリから命令
をプリフェッチしている最中にＣＰＵから分岐先の命令
の要求が来た場合に、進行中のメモリ読み出し動作を中
断して分岐先の命令を含むメモリブロックを主メモリか
らリードしなければならず、命令要求から命令の転送終
了までに要する時間が、プリフェッチ機能を持たないメ
モリ制御装置よりも長くなるという問題がある。
をプリフェッチしている最中にＣＰＵから分岐先の命令
の要求が来た場合に、進行中のメモリ読み出し動作を中
断して分岐先の命令を含むメモリブロックを主メモリか
らリードしなければならず、命令要求から命令の転送終
了までに要する時間が、プリフェッチ機能を持たないメ
モリ制御装置よりも長くなるという問題がある。
【０００５】従って、本発明は上記問題点を解消し、実
行命令中に分岐命令が存在する場合でも命令プリフェッ
チの効率を向上するメモリ制御装置を提供することを目
的とする。
行命令中に分岐命令が存在する場合でも命令プリフェッ
チの効率を向上するメモリ制御装置を提供することを目
的とする。
【０００６】
【課題を解決するための手段】前記目的を達成するため
本発明は、キャッシュメモリの前段に配置され、前記キ
ャッシュメモリに転送される分岐命令を検出し、分岐先
のアドレスを生成出力するデコード手段を備えると共
に、前記デコード手段の出力に基づき次にプリフェッチ
するメモリブロックのアドレスを決定する手段と、を備
えたことを特徴とするメモリ制御装置を提供する。
本発明は、キャッシュメモリの前段に配置され、前記キ
ャッシュメモリに転送される分岐命令を検出し、分岐先
のアドレスを生成出力するデコード手段を備えると共
に、前記デコード手段の出力に基づき次にプリフェッチ
するメモリブロックのアドレスを決定する手段と、を備
えたことを特徴とするメモリ制御装置を提供する。
【０００７】本発明は、好ましくは、ＣＰＵと、命令キ
ャッシュメモリと、命令プリフェッチバッファと、主メ
モリと、を備えた情報処理装置において、前記主メモリ
又は前記命令プリフェッチバッファから前記命令キャッ
シュメモリへ転送される命令をデコードし前記命令が分
岐命令であるか否かを検出すると共に、前記命令が分岐
命令である場合に分岐先アドレスを生成出力するデコー
ド手段と、前記デコード手段の出力に基づき次にプリフ
ェッチするメモリブロックのアドレスを決定する制御手
段と、を備えたことを特徴とする。
ャッシュメモリと、命令プリフェッチバッファと、主メ
モリと、を備えた情報処理装置において、前記主メモリ
又は前記命令プリフェッチバッファから前記命令キャッ
シュメモリへ転送される命令をデコードし前記命令が分
岐命令であるか否かを検出すると共に、前記命令が分岐
命令である場合に分岐先アドレスを生成出力するデコー
ド手段と、前記デコード手段の出力に基づき次にプリフ
ェッチするメモリブロックのアドレスを決定する制御手
段と、を備えたことを特徴とする。
【０００８】本発明のメモリ制御装置は、好ましい態様
として、前記デコード手段が、前記主メモリの出力と前
記命令プリフェッチバッファの出力のいずれか一を選択
出力するセレクタの出力を入力とし、且つ前記命令キャ
ッシュメモリの前段に配置され、前記ＣＰＵが必要とす
る命令が前記命令キャッシュメモリ中に存在せず、且つ
前記命令プリフェッチバッファに前記命令を含むメモリ
ブロックが存在しない場合において前記命令を前記主メ
モリ又は前記命令プリフェッチバッファから前記命令キ
ャッシュメモリへ転送する際に、転送中の前記命令をデ
コードするように構成される。
として、前記デコード手段が、前記主メモリの出力と前
記命令プリフェッチバッファの出力のいずれか一を選択
出力するセレクタの出力を入力とし、且つ前記命令キャ
ッシュメモリの前段に配置され、前記ＣＰＵが必要とす
る命令が前記命令キャッシュメモリ中に存在せず、且つ
前記命令プリフェッチバッファに前記命令を含むメモリ
ブロックが存在しない場合において前記命令を前記主メ
モリ又は前記命令プリフェッチバッファから前記命令キ
ャッシュメモリへ転送する際に、転送中の前記命令をデ
コードするように構成される。
【０００９】本発明においては、好ましくは、前記制御
手段が、前記デコード手段から出力される分岐命令検出
信号がアクティブ状態のときに、前記分岐先アドレスを
含むメモリブロックのアドレスを次にプリフェッチする
メモリブロックのアドレスとして前記主メモリから読み
出すことを特徴とする。
手段が、前記デコード手段から出力される分岐命令検出
信号がアクティブ状態のときに、前記分岐先アドレスを
含むメモリブロックのアドレスを次にプリフェッチする
メモリブロックのアドレスとして前記主メモリから読み
出すことを特徴とする。
【００１０】本発明においては、好ましくは、前記制御
手段が、メモリブロック転送中において前記デコード手
段から出力される前記分岐命令の検出信号がインアクテ
ィブ状態の時には、転送した前記メモリブロックの次の
メモリブロックのアドレスを次にプリフェッチするメモ
リブロックのアドレスとして前記主メモリから読み出す
ことを特徴とする。
手段が、メモリブロック転送中において前記デコード手
段から出力される前記分岐命令の検出信号がインアクテ
ィブ状態の時には、転送した前記メモリブロックの次の
メモリブロックのアドレスを次にプリフェッチするメモ
リブロックのアドレスとして前記主メモリから読み出す
ことを特徴とする。
【００１１】
【作用】本発明によれば、主メモリから命令キャッシュ
メモリへ転送中の命令をデコードし、分岐命令がある場
合には分岐先アドレスの命令を主メモリからプリフェッ
チして命令プリフェッチバッファに格納し、ＣＰＵにお
ける該分岐命令の実行時に分岐先アドレスの命令が命令
キャッシュメモリに存在しない場合において主メモリを
新たにリードすることなくプリフェッチバッファから命
令を供給するようにしたことにより、プリフェッチの効
率を改善し、処理性能を向上している。
メモリへ転送中の命令をデコードし、分岐命令がある場
合には分岐先アドレスの命令を主メモリからプリフェッ
チして命令プリフェッチバッファに格納し、ＣＰＵにお
ける該分岐命令の実行時に分岐先アドレスの命令が命令
キャッシュメモリに存在しない場合において主メモリを
新たにリードすることなくプリフェッチバッファから命
令を供給するようにしたことにより、プリフェッチの効
率を改善し、処理性能を向上している。
【００１２】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００１３】図１は本発明の一実施例の構成を示す図で
ある。図１において、１０１はＣＰＵ（中央演算処理装
置）、１０２はＣＰＵバス、１０３は命令キャッシュメ
モリ、１０４はシステムバス、１０５は主メモリ、１０
６はメモリデータバス、１０７はプリフェッチバッフ
ァ、１０８はデータセレクタ、１０９はデコーダ入力、
１１０は分岐命令デコーダ回路、１１１は分岐命令検出
信号、１１２は分岐オフセット、１１３はメモリ制御装
置（コントローラ）、１１４はメモリ制御信号、１１５
はメモリアドレス信号である。
ある。図１において、１０１はＣＰＵ（中央演算処理装
置）、１０２はＣＰＵバス、１０３は命令キャッシュメ
モリ、１０４はシステムバス、１０５は主メモリ、１０
６はメモリデータバス、１０７はプリフェッチバッフ
ァ、１０８はデータセレクタ、１０９はデコーダ入力、
１１０は分岐命令デコーダ回路、１１１は分岐命令検出
信号、１１２は分岐オフセット、１１３はメモリ制御装
置（コントローラ）、１１４はメモリ制御信号、１１５
はメモリアドレス信号である。
【００１４】ＣＰＵ１０１が命令を要求すると、要求さ
れた命令アドレスのメモリの写し（コピー）が命令キャ
ッシュメモリ１０３中に存在する場合（キャッシュ・ヒ
ット時）には、要求された命令がＣＰＵバス１０２を経
由してＣＰＵ１０１へ供給される。
れた命令アドレスのメモリの写し（コピー）が命令キャ
ッシュメモリ１０３中に存在する場合（キャッシュ・ヒ
ット時）には、要求された命令がＣＰＵバス１０２を経
由してＣＰＵ１０１へ供給される。
【００１５】一方、命令キャッシュメモリ１０３中に要
求された命令アドレスのメモリのコピーが存在せず、且
つプリフェッチバッファ１０７に要求された命令を含む
メモリブロックが存在しない場合、メモリ制御装置１１
３は要求された命令を含むメモリブロックのリード（読
み出し）を主メモリ１０５に対して行う。
求された命令アドレスのメモリのコピーが存在せず、且
つプリフェッチバッファ１０７に要求された命令を含む
メモリブロックが存在しない場合、メモリ制御装置１１
３は要求された命令を含むメモリブロックのリード（読
み出し）を主メモリ１０５に対して行う。
【００１６】主メモリ１０５から読み出されたメモリブ
ロックはメモリデータバス１０６、データセレクタ１０
８、システムバス１０４を経由し、命令キャッシュメモ
リ１０３に格納される。同時にＣＰＵ１０１が要求した
命令はＣＰＵバス１０２を経由してＣＰＵ１０１へ供給
される。
ロックはメモリデータバス１０６、データセレクタ１０
８、システムバス１０４を経由し、命令キャッシュメモ
リ１０３に格納される。同時にＣＰＵ１０１が要求した
命令はＣＰＵバス１０２を経由してＣＰＵ１０１へ供給
される。
【００１７】要求された命令を含むメモリブロックが主
メモリ１０５から命令キャッシュメモリ１０３へ転送さ
れている間、デコーダ回路１１０は、転送されている命
令を逐次デコードし、転送中の命令が分岐命令（Branch
又はJump命令）である場合には分岐命令検出信号１１１
をアサートする（即ちアクティブ状態とする）。
メモリ１０５から命令キャッシュメモリ１０３へ転送さ
れている間、デコーダ回路１１０は、転送されている命
令を逐次デコードし、転送中の命令が分岐命令（Branch
又はJump命令）である場合には分岐命令検出信号１１１
をアサートする（即ちアクティブ状態とする）。
【００１８】メモリ制御装置１１３は、メモリブロック
転送中に分岐命令検出信号１１１がアサートされた場合
には、現在転送中の命令（分岐命令）のアドレスと分岐
オフセット１１２を加算し、これをプリフェッチのため
にリードするメモリブロックのアドレス（メモリアドレ
ス信号）１１５とする。ここでは、分岐命令は、オペラ
ンドに分岐オフセット値を指定し、分岐先アドレスは分
岐命令のアドレスにオフセット値を加算して決定される
アドレッシング方式とする。
転送中に分岐命令検出信号１１１がアサートされた場合
には、現在転送中の命令（分岐命令）のアドレスと分岐
オフセット１１２を加算し、これをプリフェッチのため
にリードするメモリブロックのアドレス（メモリアドレ
ス信号）１１５とする。ここでは、分岐命令は、オペラ
ンドに分岐オフセット値を指定し、分岐先アドレスは分
岐命令のアドレスにオフセット値を加算して決定される
アドレッシング方式とする。
【００１９】メモリブロック転送中に分岐命令検出信号
１１１がアサートされなかった場合には、転送したメモ
リブロックの次のメモリブロックのアドレスを、プリフ
ェッチするためにリードするメモリブロックのアドレス
とする。
１１１がアサートされなかった場合には、転送したメモ
リブロックの次のメモリブロックのアドレスを、プリフ
ェッチするためにリードするメモリブロックのアドレス
とする。
【００２０】メモリ制御装置１１３は、現在転送中のメ
モリブロックの転送が終了し次第、プリフェッチのため
のメモリブロックのリード動作を行い、主メモリ１０５
から読み出しメモリブロックをプリフェッチバッファ１
０７に格納する。
モリブロックの転送が終了し次第、プリフェッチのため
のメモリブロックのリード動作を行い、主メモリ１０５
から読み出しメモリブロックをプリフェッチバッファ１
０７に格納する。
【００２１】ＣＰＵ１０１が命令キャッシュメモリ１０
３中に転送された分岐命令を実行し、分岐先アドレスの
命令が命令キャッシュメモリ１０３にない場合は主メモ
リ１０５をリードすることなくプリフェッチバッファ１
０７から命令を供給する。
３中に転送された分岐命令を実行し、分岐先アドレスの
命令が命令キャッシュメモリ１０３にない場合は主メモ
リ１０５をリードすることなくプリフェッチバッファ１
０７から命令を供給する。
【００２２】プリフェッチのための主メモリ１０５のリ
ード動作中に、ＣＰＵ１０１から現在プリフェッチ中の
メモリブロックと異なるアドレスのメモリブロックに含
まれる命令が要求された場合には、プリフェッチ動作を
中止し、ＣＰＵ１０１から要求された命令を含むメモリ
ブロックのリード動作を行う。
ード動作中に、ＣＰＵ１０１から現在プリフェッチ中の
メモリブロックと異なるアドレスのメモリブロックに含
まれる命令が要求された場合には、プリフェッチ動作を
中止し、ＣＰＵ１０１から要求された命令を含むメモリ
ブロックのリード動作を行う。
【００２３】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されるものでなく、
本発明の原理に準ずる各種態様を含むことは勿論であ
る。例えば、ＣＰＵの命令セットにおける分岐命令の分
岐先アドレスのアドレス決定方式は上記実施例に示した
分岐命令のアドレスに分岐オフセットを加算する方式に
限定されない。また、本発明は、ＦＩＦＯ（先入れ先出
し）構成のレジスタ等で構成される命令キュー、命令プ
リフェッチバッファ、主メモリからなる階層構造をとる
高速マイクロプロセッサ等の情報処理装置に対しても適
用できる。
たが、本発明は上記態様にのみ限定されるものでなく、
本発明の原理に準ずる各種態様を含むことは勿論であ
る。例えば、ＣＰＵの命令セットにおける分岐命令の分
岐先アドレスのアドレス決定方式は上記実施例に示した
分岐命令のアドレスに分岐オフセットを加算する方式に
限定されない。また、本発明は、ＦＩＦＯ（先入れ先出
し）構成のレジスタ等で構成される命令キュー、命令プ
リフェッチバッファ、主メモリからなる階層構造をとる
高速マイクロプロセッサ等の情報処理装置に対しても適
用できる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
命令キャッシュメモリへ転送中の命令をデコードし、分
岐命令がある場合には分岐先の命令をプリフェッチする
ことにより、プリフェッチの効率を改善し、処理性能を
向上させるという効果を有する。特に、本発明によれ
ば、命令キャッシュメモリに転送された命令をＣＰＵが
実行する段階では分岐先アドレスを含むメモリブロック
はプリフェッチバッファに既に格納されているため、メ
モリブロックを主メモリから読み出すことが不要とさ
れ、分岐命令実行の際の処理性能の低下を抑止してい
る。
命令キャッシュメモリへ転送中の命令をデコードし、分
岐命令がある場合には分岐先の命令をプリフェッチする
ことにより、プリフェッチの効率を改善し、処理性能を
向上させるという効果を有する。特に、本発明によれ
ば、命令キャッシュメモリに転送された命令をＣＰＵが
実行する段階では分岐先アドレスを含むメモリブロック
はプリフェッチバッファに既に格納されているため、メ
モリブロックを主メモリから読み出すことが不要とさ
れ、分岐命令実行の際の処理性能の低下を抑止してい
る。
【図１】本発明の一実施例の構成を示す図である。
１０１ ＣＰＵ １０２ ＣＰＵバス １０３ 命令キャッシュメモリ １０４ システムバス １０５ 主メモリ １０６ メモリデータバス １０７ プリフェッチバッファ １０８ データセレクタ １０９ デコーダ入力 １１０ 分岐命令デコーダ回路 １１１ 分岐命令検出信号 １１２ 分岐オフセット １１３ メモリ制御手段 １１４ メモリ制御信号 １１５ メモリアドレス信号
Claims (5)
- 【請求項１】キャッシュメモリの前段に配置され、前記
キャッシュメモリに転送される分岐命令を検出し、分岐
先のアドレスを生成出力するデコード手段を備えると共
に、 前記デコード手段の出力に基づき次にプリフェッチする
メモリブロックのアドレスを決定する手段と、 を備えたことを特徴とする情報処理装置のメモリ制御装
置。 - 【請求項２】ＣＰＵと、命令キャッシュメモリと、命令
プリフェッチバッファと、主メモリと、を備えた情報処
理装置において、 前記主メモリ又は前記命令プリフェッチバッファから前
記命令キャッシュメモリへ転送される命令をデコードし
前記命令が分岐命令であるか否かを検出すると共に、前
記命令が分岐命令である場合に分岐先アドレスを生成出
力するデコード手段と、 前記デコード手段の出力に基づき次にプリフェッチする
メモリブロックのアドレスを決定する制御手段と、 を備えたことを特徴とするメモリ制御装置。 - 【請求項３】前記デコード手段が、前記主メモリの出力
と前記命令プリフェッチバッファの出力のいずれか一を
選択出力するセレクタの出力を入力とし、且つ前記命令
キャッシュメモリの前段に配置され、 前記ＣＰＵが必要とする命令が前記命令キャッシュメモ
リ中に存在しない場合において前記命令を前記主メモリ
又は前記命令プリフェッチバッファから前記命令キャッ
シュメモリへ転送する際に、 転送中の前記命令を入力しこれをデコードするように構
成されたことを特徴とする請求項２記載のメモリ制御装
置。 - 【請求項４】前記制御手段が、前記デコード手段から出
力される分岐命令検出信号がアクティブ状態のときに、
前記分岐先アドレスを含むメモリブロックのアドレスを
次にプリフェッチするメモリブロックのアドレスとして
前記主メモリから読み出すことを特徴とする請求項２記
載のメモリ制御装置。 - 【請求項５】前記制御手段が、メモリブロック転送中に
おいて前記デコード手段から出力される前記分岐命令の
検出信号がインアクティブ状態の時には、転送した前記
メモリブロックの次のメモリブロックのアドレスを次に
プリフェッチするメモリブロックのアドレスとして前記
主メモリから読み出すことを特徴とする請求項２記載の
メモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7108220A JPH08286914A (ja) | 1995-04-07 | 1995-04-07 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7108220A JPH08286914A (ja) | 1995-04-07 | 1995-04-07 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08286914A true JPH08286914A (ja) | 1996-11-01 |
Family
ID=14479090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7108220A Pending JPH08286914A (ja) | 1995-04-07 | 1995-04-07 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08286914A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004502238A (ja) * | 2000-06-29 | 2004-01-22 | モトローラ・インコーポレイテッド | 復号された情報を格納し且つ供給するキャッシュを有する装置及びそのように行う方法 |
| JP2007207246A (ja) * | 2006-02-03 | 2007-08-16 | Internatl Business Mach Corp <Ibm> | 命令ラインのための自己プリフェッチｌ２キャッシュ機構 |
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| JPH08123723A (ja) * | 1994-08-30 | 1996-05-17 | Mitsubishi Electric Corp | 先行読出機能付命令キャッシュメモリ |
-
1995
- 1995-04-07 JP JP7108220A patent/JPH08286914A/ja active Pending
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