JPH08123723A - 先行読出機能付命令キャッシュメモリ - Google Patents

Abstract

(57)【要約】 【目的】 キャッシュミスの発生する確率の低い命令キ
ャッシュメモリを提供する。 【構成】 先行読出機能付命令キャッシュメモリ２０
は、主記憶２２との間でブロック単位で命令情報の授受
を行なう命令キャッシュ３０と、主記憶２２から読出さ
れ、命令キャッシュ３０に転送されるブロックに含まれ
る命令を解析して、次のブロックを主記憶２２から読出
すことが必要か否かを予測する命令解析部４２と、命令
解析部４２により必要であると予測された場合、次ブロ
ックを主記憶２２から読出して命令キャッシュ３０に転
送するための回路４０，４４，４６，４８とを含む。予
測は、分岐予測命令が存在するか否かを判定したり、分
岐命令が検出されたときに、その分岐先が当該ブロック
内またはその次のブロック内か否かを判定したり、前方
分岐が後方分岐かを判定することで行なえる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロプロセッサ
などの処理装置と主記憶との間に位置し、双方の動作速
度の相違をバッファリングするための先行読出機能付命
令キャッシュメモリに関し、特に、そのヒット率の向上
に関する。

【０００２】

【従来の技術】通常プロセッサでは、記憶階層はいくつ
かのレベルから構成される。そしてこれらの記憶階層の
管理は、隣接する２つのレベル間ごとに行なわれる。

【０００３】図２５を参照して、ＣＰＵ１８に近い方の
記憶装置２００をキャッシュ、遠い方の記憶装置をメモ
リ２２と呼ぶ。この２つのレベルにおいて、記憶管理の
対象となるデータの最小単位をブロックと呼ぶ。キャッ
シュとメモリとの間のデータの授受はブロック単位で行
なわれる。

【０００４】ＣＰＵ１８はキャッシュ２００に対し、コ
ントロール信号（ロード／ストア）とアドレスとからな
るアクセス要求を出力する。キャッシュ２００は内部に
アクセス要求で指示されるアドレスの内容を保持してい
る場合、速やかにデータをＣＰＵ１８に出力し、保持し
ておらずキャッシュに対するアクセスが失敗した場合、
メモリ２２に対しコントロール信号（ロード／ストア）
とアドレスとからなる読出要求を出力し、読出要求で指
示されるアドレスのデータをメモリ２２から取り込み、
ＣＰＵ１８に転送する。

【０００５】キャッシュに対するアクセスが失敗したこ
と（対象とするデータがキャッシュ２００内に見つから
ないこと）をミスと呼ぶ。ミス率とは、アクセスが失敗
する割合をいう。ヒット率はミス率の逆であり、アクセ
スが成功する割合をいう。ミスペナルティとは、キャッ
シュ２００中のブロックをメモリ２２から転送されるブ
ロックで置換える時間と、そのブロックへのアクセス要
求を出したＣＰＵ１８までデータを送る時間とを足し合
わせたものをいう。

【０００６】一般に、プロセッサの性能を示すＣＰＵ時
間は、以下の式で与えられる。

【０００７】ＣＰＵ時間＝実行命令数×（１命令当りの
クロック数（ＣＰＩ）＋１命令当りの平均ミス回数×ミ
スペナルティ）×クロックサイクル時間 この式より、同じＣＰＵであっても、キャッシュの挙動
によってその性能に影響があることが分かる。ＣＰＩが
小さく、クロック周波数の高いＣＰＵにおいては、キャ
ッシュミスによる性能低下はより深刻なものになる。な
ぜなら、ＣＰＩ値が小さければ小さいほど、キャッシュ
ミスの影響の割合が大きくなるからである。

【０００８】また、ＣＰＵが異なっても主記憶に使うメ
モリチップは同種のものであることが多い。したがって
主記憶アクセス時間だけを見れば、どんなコンピュータ
でもほとんど相違がない。ミスペナルティは、ミスの処
理に必要な時間をＣＰＵクロック数で表わした値として
表現される。主記憶のアクセス速度が同じであっても、
ＣＰＵのクロック数が高くなればなるほどミスペナルテ
ィの値が大きくなる。そのためクロック周波数の高いＣ
ＰＵにおいては、キャッシュミスによる性能低下がより
深刻なものとなる。

【０００９】

【発明が解決しようとする課題】以上より、キャッシュ
ミスはプロセッサの性能に大きな影響を及ぼすことがわ
かる。すなわちミスが発生する確率の大小が、システム
の性能に大きな重要性を持つ。

【００１０】キャッシュメモリは、命令（専用）キャッ
シュとデータ（専用）キャッシュとに分割される場合が
ある。命令とデータとのためにそれぞれ別個の独立した
キャッシュを設けることにより、それぞれ命令とデータ
との取扱いに最適な構成をとることができるため、シス
テム全体の性能向上には有利である。特に命令キャッシ
ュメモリにおいては、一連の命令が実行される態様をよ
り深く研究することにより、命令キャッシュメモリの動
作をより最適化できる可能性が存在する。

【００１１】この発明は上記問題点を解決するためにな
されたもので、キャッシュミスの発生する確率の低い命
令キャッシュメモリを得ることを目的とする。

【００１２】

【課題を解決するための手段】この発明に係る請求項１
記載の先行読出機能付命令キャッシュメモリは、主記憶
と処理装置との間にそれぞれの動作速度の相違をバッフ
ァリングするために設けられ、前記処理装置から与えら
れるアクセス要求に応答して、前記主記憶との間でブロ
ック単位で命令情報の授受を行なう命令補助記憶装置
と、前記主記憶から読出され、前記命令補助記憶装置に
転送される読出ブロックに含まれる命令を解析して、前
記読出ブロックに続くブロックである次ブロックを前記
主記憶から読み出すことが必要か否かを予測する命令解
析手段と、前記命令解析手段の予測に応答して、前記次
ブロックの読み出しが必要であると予測された場合、前
記次ブロックを前記主記憶から読出して、前記命令補助
記憶装置に格納させるための次ブロック読出手段とを備
えて構成される。

【００１３】また、請求項２記載の先行読出機能付命令
キャッシュメモリのように、前記命令解析手段は、前記
読出ブロック内に、分岐すると予測される命令である分
岐予測命令が存在しないことを検出して、前記次ブロッ
クを読み出すことが必要であると予測する予測手段を備
えてもよい。

【００１４】また、請求項３記載の先行読出機能付命令
キャッシュメモリのように、前記命令解析手段は、前記
読出ブロックと前記次ブロックとの領域外に分岐すると
予測される命令でないことを検出して、前記次ブロック
を読出すことが必要であると予測する予測手段を備えて
もよい。

【００１５】また、請求項４記載の先行読出機能付命令
キャッシュメモリのように、前記命令解析手段は、前記
読出ブロック内から分岐すると予測される命令である分
岐予測命令を検出する分岐予測命令検出手段と、前記分
岐予測命令が、自身のアドレスより大きいアドレスに分
岐する前方分岐か否かを判定する前方分岐判定手段と、
前記分岐判定手段が前記分岐予測命令が前方分岐である
と判定した場合に、前記次ブロックを読出すことが必要
であると予測する予測手段とを含んで構成してもよい。

【００１６】また、請求項５記載の先行読出機能付命令
キャッシュメモリのように、特定の命令が予め定められ
ており、前記命令解析手段は、前記読出ブロックに前記
特定の命令が存在することを検出して、前記次ブロック
を読出すことが必要であると予測する予測手段を備えて
もよい。

【００１７】この発明に係る請求項６記載の先行読出機
能付命令キャッシュメモリは、主記憶と処理装置との間
にそれぞれの動作速度の相違をバッファリングするため
に設けられ、前記処理装置から与えられるアクセス要求
に応答して、前記主記憶との間でブロック単位で命令情
報の授受を行なう命令補助記憶装置と、前記主記憶から
読出され、前記命令補助記憶装置に転送される読出ブロ
ックに含まれる命令を解析して、分岐命令を含む場合に
分岐先アドレスを計算し、当該分岐先アドレスの命令を
含むブロックである分岐先ブロックを前記主記憶から読
み出す必要があるか否かを判定する命令解析手段と、前
記命令解析手段の判定に応答して、前記分岐先ブロック
の読み出しが必要と判定された場合、前記分岐先ブロッ
クを前記主記憶から読出して、前記命令補助記憶装置に
格納させるための分岐先ブロック読出手段とを備えて構
成される。

【００１８】また、請求項７記載の先行読出機能付命令
キャッシュメモリのように、前記命令解析手段は、前記
分岐命令が絶対分岐命令あるいはプログラムカウンタ相
対分岐命令である場合に、前記分岐先ブロックを前記主
記憶から読み出すことが必要であると判定する判定手段
を備えてもよい。

【００１９】また、請求項８記載の先行読出機能付命令
キャッシュメモリのように、前記命令解析手段は、前記
分岐先アドレスが前記読出ブロックの領域外にあるアド
レスの場合に、前記分岐先ブロックを前記主記憶から読
み出すことが必要であると判定する判定手段を備えても
よい。

【００２０】また、請求項９記載の先行読出機能付命令
キャッシュメモリのように、前記命令解析手段は、前記
分岐命令が分岐する可能性が高いか否かを予測する分岐
予測手段と、前記分岐予測手段が前記分岐命令の分岐可
能性が高いと予測した場合に、前記分岐先ブロックを前
記主記憶から読み出すことが必要であると判定する判定
手段とを備えてもよい。

【００２１】さらに、請求項１０記載の先行読出機能付
命令キャッシュメモリのように、前記分岐予測手段は、
分岐する可能性が高い分岐命令の種別を記憶する記憶手
段を有し、前記分岐命令が前記記憶手段に記憶された種
別である場合、前記分岐命令が分岐する可能性が高いと
予測するように構成してもよい。

【００２２】また、請求項１１記載の先行読出機能付命
令キャッシュメモリのように、前記分岐予測手段は、前
記分岐先アドレスが前記分岐命令が格納されたアドレス
より小さい場合、前記分岐命令が分岐する可能性が高い
と予測するように構成してもよい。

【００２３】また、請求項１２記載の先行読出機能付命
令キャッシュメモリのように、分岐する可能性が高い分
岐命令の種別に対し、そのことを指示する所定ビットの
分岐情報があらかじめ付加されており、前記分岐予測手
段は、前記分岐命令に前記分岐情報が存在する場合、前
記分岐命令が分岐する可能性が高いと予測するように構
成してもよい。

【００２４】そして、請求項１３記載の先行読出機能付
命令キャッシュメモリのように、特定の命令が予め定め
られており、前記命令解析手段は、前記読出ブロックに
前記特定の命令が存在することを検出した場合、前記分
岐先ブロックを前記主記憶から読み出すことが必要であ
ると判定する判定手段を備えてもよい。

【００２５】この発明に係る請求項１４記載の先行読出
機能付命令キャッシュメモリは、主記憶と処理装置との
間にそれぞれの動作速度の相違をバッファリングするた
めに設けられ、前記処理装置から与えられるアクセス要
求に応答して、前記主記憶との間でブロック単位で命令
情報の授受を行なう命令補助記憶装置を備え、前記命令
補助装置は前記アクセス要求で指示されるブロックの情
報を保持していない場合に、そのブロックの情報を前記
主記憶から取り込み、前記主記憶から読出され、前記命
令補助記憶装置に転送される読出ブロックに含まれる命
令を解析して、分岐命令を含む場合に分岐先アドレスを
計算し、当該分岐先アドレスの命令を含むブロックであ
る分岐先ブロックの読み出しを指示する、前記アクセス
要求と等価な疑似アクセス要求を前記補助記憶装置に出
力する先行読出制御手段をさらに備えて構成してもよ
い。

【００２６】

【作用】この発明における請求項１記載の先行読出機能
付命令キャッシュメモリにおいて、命令解析手段は主記
憶から読出され、命令補助記憶装置に転送されるブロッ
クである読出ブロックに含まれる命令を解析して、読出
ブロックに続くブロックである次ブロックを主記憶から
読出すことが必要か否かが予測する。そして、次ブロッ
ク読出手段は、命令解析手段により主記憶からの読み出
しが必要であると予測された場合、次ブロックを主記憶
から読出し、命令補助記憶装置に転送する。

【００２７】したがって、請求項１記載の先行読出機能
付命令キャッシュメモリは、読出ブロックの命令の実行
に先立って、必要に応じて次ブロックの転送を行うこと
により、次ブロックへのアクセス要求が発生したときに
ミスが発生しないようにしている。

【００２８】この際、次ブロックを主記憶から読出すこ
とが必要か否かの命令解析手段による予測に基づき次ブ
ロックの読出しが行なわれるので、不要なブロックが読
出されてしまう可能性は低い。

【００２９】また、請求項２記載の先行読出機能付命令
キャッシュメモリの命令解析手段の予測手段は、読出ブ
ロック内に、分岐予測命令が存在しない場合に、次ブロ
ックを読出すことが必要であると予測する。

【００３０】すなわち、予測手段は、読出ブロックに分
岐命令が存在している場合には次ブロックを読出しても
そのブロックがアクセスさせる可能性は低いため、次ブ
ロックがアクセスされる可能性が高い分岐予測命令が存
在しない場合のみに次ブロックを読出すことが必要であ
ると予測している。したがって、次ブロック読出手段が
不要なブロックを読出す可能性が低下する。

【００３１】また、請求項３記載の先行読出機能付命令
キャッシュメモリの命令解析手段における予測手段は、
分岐すると予測される命令である分岐予測命令が存在し
ていた場合でも、それが当該読出ブロックと次ブロック
との領域外に分岐すると予測される命令でない場合に
は、次ブロックを読出すことが必要であると予測する。

【００３２】すなわち、予測手段は、分岐予測命令であ
っても、読出ブロックと次ブロック内に分岐する命令で
あれば、次ブロックがアクセスされる可能性は高いた
め、次ブロックを読出すことが必要であると予測してい
る。

【００３３】また、請求項４記載の先行読出機能付命令
キャッシュメモリでは、分岐予測命令検出手段により、
読出ブロックに含まれる分岐予測命令が検出されると、
前方分岐判定手段により、検出された分岐予測命令が前
方分岐か否かが判定される。そして、予測手段により、
検出された分岐予測命令が前方分岐であると判定された
場合に、次ブロックを読出すことが必要であると予測さ
れる。

【００３４】すなわち、予測手段は、分岐予測命令でも
後方分岐の場合には他のブロックに分岐することが多い
が、前方分岐では他のブロックに分岐する確率が低いた
め、次ブロックを読出すことが必要であると予測してい
る。

【００３５】また、請求項５記載の先行読出機能付命令
キャッシュメモリの命令解析手段における予測手段は、
読出ブロックに特定の命令が存在することを検出して、
次ブロックを読出すことが必要であると予測する。

【００３６】したがって、特定命令として、予めそこか
ら分岐しないことがわかっているブロックやその確率が
高いブロックなど、次ブロックを読出す必要のある、ま
たはその必要性の高いブロックに特定の命令を含ませて
おけば、好便に次ブロックを読出してアクセスに備える
ことができる。

【００３７】この発明における請求項６記載の先行読出
機能付命令キャッシュメモリにおいて、命令解析手段
は、主記憶から読出され、命令補助記憶装置に転送され
る読出ブロックに含まれる命令を解析して、分岐命令を
含む場合に分岐先アドレスを計算し、当該分岐先アドレ
スの命令を含むブロックである分岐先ブロックを主記憶
から読み出す必要があるか否かを判定する。そして、分
岐先ブロック読出手段は分岐先ブロックの読み出しが必
要と判定された場合、分岐先ブロックを主記憶から読出
して、命令補助記憶装置に格納させる。

【００３８】したがって、請求項６記載の先行読出機能
付命令キャッシュメモリは、読出ブロックの命令の実行
に先立って、必要に応じて分岐先ブロックの転送を行う
ことにより、分岐先ブロックへのアクセス要求が発生し
たときにミスが発生しないようにしている。

【００３９】この際、分岐先ブロックを主記憶から読出
すことが必要か否かの命令解析手段による判断に基づき
分岐先ブロックの読出しが行なわれるので、不要な分岐
先ブロックが読出されてしまう可能性は低い。

【００４０】また、請求項７記載の先行読出機能付命令
キャッシュメモリの命令解析手段の判定手段は、分岐命
令が絶対分岐命令あるいはプログラムカウンタ相対分岐
命令である場合に、分岐先ブロックを主記憶から読み出
すことが必要であると判定する。

【００４１】読出ブロックに絶対分岐命令あるいはプロ
グラムカウンタ相対分岐命令が存在している場合は分岐
先ブロックがアクセスされる可能性が高いため、判定手
段の上記判定の精度は高い。

【００４２】また、請求項８記載の先行読出機能付命令
キャッシュメモリの命令解析手段における判定手段は、
分岐先アドレスが読出ブロックの領域外にあるアドレス
の場合に、分岐先ブロックを主記憶から読み出すことが
必要であると判定する。

【００４３】すなわち、判定手段は、分岐命令が存在し
ても、読出ブロックに分岐する命令であれば、分岐先ブ
ロックを読み出す必要はないと判定することにより、判
定精度をさらに向上させている。

【００４４】また、請求項９記載の先行読出機能付命令
キャッシュメモリは、分岐命令が分岐する可能性が高い
か否かを予測する分岐予測手段と、分岐予測手段が分岐
命令の分岐可能性が高いと予測した場合に、分岐先ブロ
ックを主記憶から読み出すことが必要であると判定する
判定手段とを備えている。

【００４５】すなわち、判定手段は、分岐予測手段の予
測に基づき、分岐先ブロックを主記憶から読み出すこと
が必要であるか否かを判定することにより、判定精度を
さらに向上させている。

【００４６】また、請求項１０記載の先行読出機能付命
令キャッシュメモリの分岐予測手段は、分岐命令が記憶
手段に記憶された分岐する可能性が高い種別である場
合、分岐命令が分岐する可能性が高いと予測することに
より、高い精度の分岐予測を行っている。

【００４７】また、請求項１１記載の先行読出機能付命
令キャッシュメモリの分岐予測手段は、分岐先アドレス
が分岐命令が格納されたアドレスより小さい分岐命令、
すなわち後方分岐の場合には分岐する可能性高いと予測
することにより、高い精度の予測を行っている。

【００４８】また、請求項１２記載の先行読出機能付命
令キャッシュメモリにおいて、分岐する可能性が高い分
岐命令の種別に対し、そのことを指示する所定ビットの
分岐情報があらかじめ付加されており、分岐予測手段
は、分岐命令に分岐情報が存在する場合、分岐命令が分
岐する可能性が高いと予測することにより、高い精度の
予測を行っている。

【００４９】また、請求項１３記載の先行読出機能付命
令キャッシュメモリの命令解析手段における判定手段
は、読出ブロックに特定の命令が存在することを検出し
た場合、分岐先ブロックを主記憶から読み出すことが必
要であると判定する。

【００５０】したがって、特定の命令として、予めそこ
から分岐することがわかっているブロックやその確率が
高いブロックなど、分岐先ブロックを読出す必要のあ
る、またはその必要性の高いブロックに特定の命令を含
ませておけば、好便に分岐先ブロックを読出してアクセ
スに備えることができる。

【００５１】この発明における請求項１４記載の先行読
出機能付命令キャッシュメモリの先行読出制御手段は、
主記憶から読出され、命令補助記憶装置に転送される読
出ブロックに含まれる命令を解析して、分岐命令を含む
場合に分岐先アドレスを計算し、当該分岐先アドレスの
命令を含むブロックである分岐先ブロックの読み出しを
指示するアクセス要求と等価な疑似アクセス要求を補助
記憶装置に出力する。

【００５２】したがって、先行読出制御手段は、読出ブ
ロックに分岐命令が存在する場合、補助記憶装置に対す
る分岐先ブロックでのアクセスを行うため、分岐先ブロ
ックが補助記憶装置に存在しないとき、補助記憶装置は
主記憶に対する分岐先ブロックの読み出しを要求して、
分岐先ブロックを自動的に取り込み、分岐先ブロックが
補助記憶装置に存在するとき、分岐先ブロックの読み出
し要求を発しないため主記憶には全くアクセスしない。

【００５３】

【実施例】以下、本発明を３つの実施例に基づいて詳細
に説明する。なお、本発明は様々な局面を持っており、
以下に示す３つの実施例は、それらの曲面をある特定の
組合わせで実現したものである。したがってこれ以外の
組合わせについても、上述の特許請求の範囲に規定され
たものであれば本願に含まれることは言うまでもない。

【００５４】＜＜第１の実施例＞＞第１の実施例は、命
令補助記憶装置たる命令キャッシュからの読出要求に応
答してメモリから１ブロックの命令情報が読出された場
合に、その読出された１ブロック内に分岐予測命令が存
在するか否かを検出し、存在していない場合には次のブ
ロックも続けてメモリから読出して命令キャッシュに転
送する先行読出機能付命令キャッシュに関する。

【００５５】１ブロック内の命令情報に分岐予測命令が
含まれない場合、次のブロックに対するアクセス要求が
出される確率は極めて高い。したがって予め次のブロッ
クをメモリから読出して命令キャッシュに転送しておく
ことにより、次のブロックのアクセス要求が発生したと
きにミスとなることはなく、ヒット率が上昇する。ま
た、読出された１ブロック内に分岐予測命令が存在する
場合には、次のブロックを読出しても無駄となる可能性
が高い。そうした場合には次のブロックは読出されない
ので、キャッシュメモリへの無駄な転送が行なわれずに
済む。また、キャッシュメモリ内に既に格納されてい
た、よりアクセスされる頻度の高いブロックがこの次ブ
ロックの読出により命令キャッシュから消去されること
がない。したがってさらにキャッシュミスの確率が低下
できる。

【００５６】図１はこの発明の第１の実施例である先行
読出機能付命令キャッシュメモリの構成をを示すブロッ
ク図である。同図に示すように、メモリ２２は記憶階層
の下位の部分を構成する記憶装置であり、命令キャッシ
ュ３０は上位の部分を構成する記憶装置である。命令キ
ャッシュ３０は特に、命令のみを記憶する命令キャッシ
ュであり、ＣＰＵによる命令の実行速度と、メモリ２２
からの読出速度との相違をバッファリングするために設
けられたものである。

【００５７】一般的に命令キャッシュ３０は、ＣＰＵか
ら命令のアクセス要求が与えられる。命令キャッシュ３
０は要求されたデータが命令キャッシュ３０内に存在し
ない場合、メモリ２２に対する読出信号と、読出したい
ブロック（読出ブロック）を示すアドレスとをメモリ２
２に向けて転送する。転送の具体的方法は後述する。

【００５８】図１を参照して、本発明の先行読出機能付
命令キャッシュ２０は、メモリ２２と図示されないプロ
セッサとの間に設けられる。先行読出機能付命令キャッ
シュ２０は、メモリ２２からブロック単位で命令を読出
して格納しておく命令補助記憶装置たる命令キャッシュ
３０と、命令キャッシュ３０の先行読出を制御する先行
読出制御部３２とを含む。

【００５９】先行読出制御部３２は、メモリ２２から読
出ブロックのアドレスを格納するアドレスレジスタ４４
と、アドレスレジスタ４４に保持された値を１ブロック
分加算するカウンタ４６と、与えられる選択信号に応答
して、命令キャッシュ３０またはカウンタ４６の出力を
選択してアドレスレジスタ４４に与えるためのセレクタ
４８と、アドレスレジスタ４４に格納された値により指
定されるアドレスから読出された１ブロックの命令を一
旦格納し、命令キャッシュ３０に与える命令レジスタ４
０と、命令レジスタ４０に格納された１ブロックの命令
内に分岐予測命令が含まれるか否かを判定し、含まれな
い場合にはセレクタ４８、メモリ２２、および命令キャ
ッシュ３０を制御して次ブロックの命令をメモリ２２か
ら命令キャッシュ３０に転送させるための命令解析部４
２とを含む。先行読出制御部３２のうち、命令解析部４
２以外の部分が次ブロック読出手段に相当する。

【００６０】図２は命令レジスタ４０及び命令解析部４
２の内部構成を示すブロック図である。同図に示すよう
に、命令レジスタ４０は、ｎ個の命令１〜命令ｎをそれ
ぞれ格納するｎ個のレジスタ４０−１〜４０−ｎから構
成される。

【００６１】命令解析部４２は、それぞれレジスタ４０
−１〜４０−ｎに接続され、各レジスタに分岐予測命令
が含まれるか否かを検出するための分岐予測命令検出回
路６２−１〜６２−ｎと、分岐予測命令検出回路６２−
１〜６２−ｎの出力と、命令キャッシュ３０からの読出
信号とに応答して、セレクタ４８に対する選択信号とメ
モリ２２に対する読出信号とを出力するための読出信号
発生回路６０と、読出信号発生回路６０の出力に応答し
て、命令キャッシュ３０へのコントロール信号を発生す
るためのコントロール信号発生回路６４とを含む。なお
読出信号発生回路６０は、分岐予測命令検出回路６２−
１〜６２−ｎのいずれからも、分岐予測命令が検出され
たことを示す信号が与えられない場合に、セレクタ４８
に対して図１に示すカウンタ４６の出力を選択する選択
信号を与えるように動作する。

【００６２】図２に示す分岐予測命令検出回路６２−１
〜６２−ｎはそれぞれ同一の構成を有する。以下「ｍ」
は、１からｎまでの任意の整数を表わすものとする。

【００６３】図３は分岐予測命令検出回路６２−ｍの内
部構成を示す説明図である。同図に示すように、分岐予
測命令検出回路６２−ｍは、分岐予測命令を予め格納す
る分岐予測命令レジスタ７０と、命令レジスタ４０−ｍ
および分岐予測命令レジスタ７０の双方に接続され、レ
ジスタ４０−ｍに格納されている命令と、分岐予測命令
レジスタ７０に格納されている分岐予測命令とが一致し
ているか否かを検出し一致検出信号を読出信号発生回路
６０に与えるための一致検出回路７２とを含む。

【００６４】図４は読出信号発生回路６０の内部構成を
示す回路図である。同図に示すように、読出信号発生回
路６０は、分岐予測命令検出回路６２−１〜６２−ｎに
接続されたｎ個の入力を有するＮＡＮＤゲート８２と、
命令キャッシュ３０から与えられる読出信号を一旦ラッ
チするラッチ回路８０と、ＮＡＮＤゲート８２の出力と
ラッチ回路８０の出力とに接続された２つの入力を有す
るＡＮＤゲート８４と、ＡＮＤゲート８４の出力と、命
令キャッシュ３０からの読出信号とが与えられる２つの
入力を有するＯＲゲート８６とから構成される。なお、
ラッチ８０はＣＰＵ１８の動作用のクロックＣＫをさら
に受け、このクロックＣＫに同期して命令キャッシュ３
０から得られる読出要求を記憶する。

【００６５】ＡＮＤゲート８４の出力がセレクタ４８に
対する選択信号、ＯＲゲート８６の出力がメモリ２２に
対する読出信号となる。

【００６６】以下、図１〜図４で示した第１の実施例の
先行読出機能付命令キャッシュの動作を説明する。

【００６７】ここで、ＣＰＵから、命令キャッシュ３０
内に存在しないデータが要求されたものとする。この場
合命令キャッシュ３０は、命令解析部４２に対して読出
信号を与える。命令キャッシュ３０はまた、セレクタ４
８に対して当該命令に対するブロックのアドレスを与え
る。命令解析部４２は、命令キャッシュ３０から読出信
号を受け、セレクタ４８を制御して命令キャッシュ３０
から出力されたアドレスを選択させる。セレクタ４８は
命令キャッシュ３０の出力したアドレスをアドレスレジ
スタ４４に格納させる。

【００６８】メモリ２２は、アドレスレジスタ４４によ
り示されたブロックを命令レジスタ４０に転送する。命
令キャッシュ３０はさらに、命令解析部４０から与えら
れるコントロール信号に応答して、命令レジスタ４０に
格納された１ブロック分のデータを格納する。

【００６９】カウンタ４６は、アドレスレジスタ４４に
格納されている値を１ブロック分加算し、再びセレクタ
４８に与える。

【００７０】命令解析部４２は、後述のようにして命令
レジスタ４０に格納された１ブロック分の命令内に、分
岐すると予測される命令である分岐予測命令があるか否
かを判定する。分岐予測命令がなかった場合には、命令
解析部４２はセレクタ４８を制御してカウンタ４６の出
力を選択させる。セレクタ４８の出力はアドレスレジス
タ４４に格納される。命令解析部４２はまた、メモリ２
２に対して読出信号を与える。したがってメモリ２２
は、アドレスレジスタ４４により指定された１ブロック
次のブロックを命令レジスタ４０に対して転送する。命
令解析部４２はまた、命令キャッシュ３０に対してコン
トロール信号を与え、命令レジスタ４０の内容を格納さ
せる。

【００７１】図２〜図４を参照して、命令解析部４２は
以下のように動作する。

【００７２】特に図３を参照して、分岐予測命令検出回
路６２−ｍの一致検出回路７２は、レジスタ４０−ｍに
格納されている命令と分岐予測命令レジスタ７０に格納
されている分岐予測命令とが一致するか否かを判定し、
一致する場合には分岐信号を生成し読出信号発生回路６
０に与える。再び図２を参照して、ｎ個の分岐予測命令
検出回路６２−１〜６１−ｎの各々においてこの処理が
行なわれる。

【００７３】図４を参照して、ＮＡＮＤゲート８２は、
分岐予測命令検出回路６２−１〜６２−ｎから与えられ
る信号のうちのひとつでも分岐信号である場合には読出
信号を出力せず、そうでない場合、読出信号を出力す
る。

【００７４】ラッチ回路８０は、クロックＣＫに同期し
て命令キャッシュ３０からの検出信号を一旦ラッチし、
ＡＮＤゲート８４に与える。したがって、ＡＮＤゲート
８４は、最初に命令キャッシュ３０から読出信号がメモ
リ２２に与えられたのと１クロック遅れてＮＡＮＤゲー
ト８２の出力をセレクタ４８およびＯＲゲート８６に与
える。分岐予測命令検出回路６２−１〜６２−ｎからの
信号がすべて分岐信号でなければＡＮＤゲート８４から
読出信号が出力され、図１に示されるセレクタ４８はカ
ウンタ４６の出力を選択することになる。

【００７５】さらにＯＲゲート８６は、命令キャッシュ
３０からの読出信号とＡＮＤゲート８４の出力との論理
和をとり読出信号としてメモリ２２に与える。したがっ
てメモリ２２は、最初に命令キャッシュ３０から指定さ
れた読出ブロックの次のブロックを命令レジスタ４０に
与える。命令キャッシュ３０は命令レジスタ４０の出力
を格納する。

【００７６】図２に示されるコントロール信号発生回路
６４は、メモリ２２に対する読出信号が出力された後、
命令レジスタ４０に１ブロックのデータが格納される
と、命令キャッシュ３０に対して命令レジスタ４０の出
力を格納するコントロール信号を発生して命令キャッシ
ュ３０に与えるためのものである。命令レジスタ４０を
介さず直接メモリ１２２の出力を格納してもよい。

【００７７】ふたたび図２を参照して、分岐予測命令検
出回路６２−１〜６２−ｎの少なくとも１つで、対応す
るレジスタに格納されている命令が分岐予測命令と一致
していることが検出された場合、図４に示されるＮＡＮ
Ｄゲート８２の出力は読出を指示しない値となる。セレ
クタ４８に対する選択信号はなく、ＯＲゲート８６から
は次の読出信号が与えられない限り読出信号は出力され
ない。したがって次のブロックの転送は行なわれない。

【００７８】命令キャッシュにおいては、ＣＰＵから要
求されるデータは連続性が高い。したがって現在要求さ
れている次のブロックが要求される可能性は高い。本実
施例のように予め命令キャッシュに次のブロックを転送
しておげば、キャッシュミスが生じる可能性が低減され
システムの性能向上につながる。また本実施例では、命
令解析部４２の動作により、次のブロックを転送するこ
とが必要かどうかが予測され、必要な場合にのみ次ブロ
ックの転送が行なわれる。したがって不要なデータの転
送を防止することができる。また命令キャッシュ３０が
一杯である場合、新たにメモリ２２からデータが転送さ
れると、現在格納されているブロックを消去する必要が
ある。不要なデータの格納のために、現在格納されてい
るブロックであって、しかも必要となる可能性のあるブ
ロックが消去される恐れが小さくなり、さらにキャッシ
ュミスの確率が低下する。

【００７９】＜＜第２の実施例＞＞本発明の第２の実施
例について説明する。この第２の実施例では、命令キャ
ッシュから、メモリに対する読出要求があった場合、要
求された読出ブロックをメモリから読出して一旦格納す
る。さらに、格納された読出ブロック内に分岐命令があ
るかどうかを判定し、分岐命令が存在しない場合には第
１の実施例と同様に次のブロックを連続して読出す。分
岐命令が存在している場合であっても、その分岐命令が
自身のアドレスより大きいアドレスに分岐する前方分岐
である場合、およびその分岐命令の分岐先アドレスが当
該読出ブロック内または次ブロック内である場合には次
ブロックを読出すこととしている。一般に分岐命令が前
方分岐の場合には約半分の確率で分岐が生じ、自身のア
ドレスより小さいアドレスに分岐する後方分岐の場合に
は多くの場合分岐が生じる。後方分岐の場合、分岐する
と予測して分岐予測命令として扱い、前方分岐の場合に
は分岐しないものとして取扱ってもよい。また分岐命令
が存在していたとしても、その分岐先アドレスが読出ブ
ロックまたは次ブロック内であれば次ブロックを予め読
出しておくことが有効である。したがってこの第２の実
施例により、仮に分岐予測命令が読出されたブロック内
に含まれていても、次ブロックを先行読出しておくこと
が有効であり、キャッシュミスの確率を低下できるとい
う効果がある。

【００８０】図５はこの発明の第２の実施例である先行
読出機能付命令キャッシュメモリの構成を示すブロック
図である。同図に示すように、第２の実施例の先行読出
機能付命令キャッシュ１００は、図示されないＣＰＵと
メモリ２２との間に設けられる。先行読出機能付命令キ
ャッシュ１００は、命令キャッシュ１０４と先行読出制
御部１０２とを含む。

【００８１】命令キャッシュ１０４はデータを格納する
データアレイ部１１２と、格納されているデータがどの
ブロックのデータであるかを示すタグ部１１４とを含
む。

【００８２】先行読出制御部１０２は、第１の実施例と
同様にアドレスレジスタ４４とカウンタ４６とセレクタ
４８とを含む。但し、カウンタ４６の出力は本実施例の
場合タグ部１１４にも与えられる。先行読出制御部１０
２はまた命令レジスタ４０と命令解析部１１０とを含
む。命令解析部１１０は命令キャッシュ１０４と命令レ
ジスタ４０とセレクタ４８とに接続され、命令レジスタ
４０に格納された読出ブロックに含まれる命令が分岐予
測命令か否か、分岐予測命令であったとしてその分岐先
が命令レジスタ４０に読出された読出ブロック内または
その次ブロック内か否か、また前方分岐か否かを判定す
る。

【００８３】命令解析部１１０は、判定結果に従ってセ
レクタ４８、メモリ２２、命令キャッシュ１０４を制御
して必要であれば次ブロックをメモリ２２から命令キャ
ッシュ１０４に転送する。

【００８４】命令解析部１１０には、命令キャッシュ１
０４のタグ部１１４から、ミス信号１１６が与えられ
る。ミス信号１１６は、本実施例の場合、カウンタ４６
の出力するアドレスに該当するブロックが命令キャッシ
ュ１０４内に存在していない場合に生成される信号であ
る。ミス信号はまた、ＣＰＵからアクセス要求があった
ブロックが命令キャッシュ１０４内に存在していない場
合も発生される。

【００８５】図６を参照して、命令解析部１１０は、命
令１〜命令ｎをそれぞれ格納したレジスタ４０−１〜４
０−ｎに対応して設けられたｎ個の次ブロック読出信号
発生回路１２０−１〜１２０−ｎと、次ブロック読出信
号発生回路１２０−１〜１２０−ｎの出力および命令キ
ャッシュ１０４からの読出信号に応答して、セレクタ４
８に対する選択信号およびメモリ２２（図５）に与える
べき読出信号を発生する読出信号発生回路６０と、読出
信号発生回路６０の出力と命令キャッシュ１０４からの
ミス信号１１６とが与えられるＡＮＤゲート１２２と、
ＡＮＤゲート１２２の出力に応答して命令キャッシュ１
０４に与えるコントロール信号を発生するコントロール
信号発生回路６４とを含む。ＡＮＤゲート１２２の出力
がメモリ２２に対する読出信号となる。

【００８６】読出信号発生回路６０は、図２および図４
に示される第１の実施例のそれと同じである。したがっ
てここではその詳細については繰返さない。

【００８７】図７を参照して、次ブロック読出信号発生
回路１２０−ｍは、命令ｍが分岐予測命令か否かを検出
するための分岐予測命令検出回路１３０と、アドレスレ
ジスタ４４からのアドレスおよび命令ｍの内容とに基づ
いて分岐先アドレスを計算するための分岐先アドレス計
算回路１３２と、アドレスレジスタ４４に格納されてい
るアドレスに１ブロック分を加算する加算器１３４と、
アドレスレジスタ４４が格納している読出ブロックのア
ドレスと分岐先アドレス計算回路１３２により計算され
たアドレスのブロックとが一致するか否かを判定するた
めの一致検出回路１３６と、加算器１３４の出力するア
ドレスと分岐先アドレス計算回路１３２の出力とが一致
するか否かを判定するための一致検出回路１３８と、一
致検出回路１３６および１３８の出力に２つの入力が接
続されたＯＲゲート１４０と、分岐予測命令検出回路１
３０の出力とＯＲゲート１４０の出力とに接続された２
つの入力を有するＡＮＤゲート１４４と、分岐予測命令
検出回路１３０の出力する分岐信号を反転するためのＮ
ＯＴ回路１４２と、ＮＯＴ回路１４２の出力とＡＮＤゲ
ート１４４の出力とに接続された２つの入力を有するＯ
Ｒゲート１４６とから構成される。

【００８８】図８を参照して、分岐予測命令検出回路１
３０は、分岐命令を格納するレジスタ１６０と、レジス
タ４０−ｍから与えられる命令ｍと分岐命令レジスタ１
６０に格納されている分岐命令とが一致するか否かを判
定するための一致検出回路１６２と、分岐先アドレス計
算回路１３２の出力する分岐先アドレスをアドレスレジ
スタ４４の格納しているアドレスから減算するための減
算器１６４と、一致検出回路１６２の出力および減算器
１６４の出力にそれぞれ接続された２つの入力を有する
ＡＮＤゲート１６６とを含む。ＡＮＤゲート１６６の出
力を分岐信号と呼ぶ。なお本実施例の場合、たとえば命
令の第１ビットと第２ビットとが“１”の場合に分岐命
令であると予め決めておき、それに従って命令セットを
指定しておくものとする。したがってこの場合一致検出
回路１６２による比較はたとえば第１ビットおよび第２
ビットなど、その命令が分岐命令か否かを示すビットの
みに対して行なわれる。

【００８９】図５〜図８を参照してこの第２の実施例は
以下のように動作する。命令キャッシュ１０４は、ＣＰ
Ｕから要求されたデータがデータアレイ１１２に含まれ
ない場合読出要求信号を命令解析部１１０に与える。同
時にミス信号１１６も命令解析部１１０に与える。

【００９０】図６を参照して、読出信号発生回路６０は
与えられた読出信号に応答して読出信号を生成し、ＡＮ
Ｄゲート１２２はこの読出信号をメモリ２２に与える。
このとき読出信号発生回路６０が発生する選択信号は、
セレクタ４８が命令キャッシュ１０４からのアドレスを
選択するような値となっている。したがって命令キャッ
シュ１０４から出力されるアドレスはアドレスレジスタ
４４に格納される。

【００９１】メモリ２２は、命令解析部１１０から与え
られる読出信号に応答し、アドレスレジスタ４４で示さ
れるアドレスのデータを１ブロック分、命令レジスタ４
０に与える。命令解析部１１０は、図６に示されるコン
トロール信号発生回路６４により命令キャッシュ１０４
に、命令レジスタ４０の内容を格納させる。

【００９２】図６に示される次ブロック読出信号発生回
路１２０−１〜１２０−ｎは冬々以下のように動作す
る。

【００９３】図７に示される分岐先アドレス計算回路１
３２は、命令ｍが分岐命令である場合、アドレスレジス
タ４４に格納されているアドレスに基づき命令ｍの分岐
先アドレスを計算し、分岐先アドレスのデータが格納さ
れている分岐先ブロックのアドレスを生成する。このア
ドレスは分岐予測命令検出回路１３０、一致検出回路１
３６および１３８に与えられる。

【００９４】図８を参照して、一致検出回路１６２は、
レジスタ４０−ｍに格納されている命令ｍの所定ビット
が分岐命令レジスタ１６０に格納されている分岐命令の
所定ビットと一致するか否かを判定し、一致する場合に
は一致信号をＡＮＤゲート６６に与える。

【００９５】減算器１６４は、アドレスレジスタ４４に
格納されているアドレスから分岐先アドレス計算回路１
３２から与えられる分岐先アドレスを減算し、結果が正
の場合に後方分岐であることを示す信号をＡＮＤゲート
１６６に与える。ＡＮＤゲート１６６の出力は分岐信号
であり、命令ｍが分岐命令であってかつ後方分岐の場合
にのみ出力される。

【００９６】図７を参照して、一致検出回路１３６およ
び１３８はそれぞれ、分岐先アドレスが、アドレスレジ
スタ４４に格納されているブロックのアドレスまたはそ
の１ブロック次のアドレスと等しいか否かを判定し、一
致している場合にはそれぞれ一致信号をＯＲゲート１４
０に与える。したがってＯＲゲート１４０の出力は、分
岐先アドレスが読出ブロック内か、次ブロック内である
場合にＨレベルとなる。

【００９７】既に述べたように分岐予測命令検出回路１
３０の出力する分岐信号（図８参照）は、命令ｍが分岐
命令であってかつ後方分岐の場合のみにＨレベルとな
る。したがってＡＮＤゲート１４４の出力は、命令ｍが
後方分岐命令であってかつ分岐先アドレスが直前に読出
ブロックまたはその次のブロックに存在している場合に
Ｈレベルとなる。ＡＮＤゲート１４４の出力はＯＲゲー
ト１４６に与えられる。

【００９８】ＮＯＴ回路１４２の出力は、命令ｍが分岐
命令でないか、または分岐命令であっても前方分岐であ
る場合にはＨレベルとなる。したがってＯＲゲート４６
の出力は、命令ｍが分岐命令であってかつ後方分岐であ
り、分岐先アドレスが読出ブロックまたはその次のブロ
ック外である場合にのみＬレベルとなる。この場合次ブ
ロックの読出は行なわれない。

【００９９】再び図６を参照して、命令が後方分岐命令
以外であると予測された場合、読出信号発生回路６０は
第１の実施例と同様に選択信号を発生してセレクタ４８
に与え、また読出信号を発生してＡＮＤゲート１２２に
与える。次ブロックのアドレスを示す信号はカウンタ４
６から命令キャッシュ１０４のタグ部１１４に与えられ
る。命令キャッシュ１０４のタグ部１１４は、読出ブロ
ックがデータアレイ１１２に既に格納されているか否か
を判定し、存在していない場合にはミス信号１１６を再
びＡＮＤゲート１２２に与える。この場合読出信号がＡ
ＮＤゲート１２２を介してメモリ２２に与えられ、さら
にコントロール信号がコントロール信号発生回路６４に
より発生されて命令キャッシュ１０４に与えられる。既
に次ブロックが命令キャッシュ内に格納されている場合
にはミス信号１１６は与えられない。したがって読出信
号は発生されず、次のブロックの転送も行なわれない。
これにより、既に命令キャッシュに格納されているブロ
ックをメモリから転送するという無駄な動作を防ぐこと
ができる。なお、ＡＮＤゲート１２２を設げず、ミス信
号に関係なく読出を行なっても、先行読出自体は同様に
行なえる。

【０１００】以上のようにこの第２の実施例によれば、
命令が分岐予測命令であっても、分岐先がアクセス要求
されている読出ブロックまたはその次のブロックである
場合には、次のブロックをメモリからキャッシュに転送
するための制御信号が生成される。したがって分岐予測
命令であっても、分岐先アドレスによってはブロックの
先行読出を行なうことができ、キャッシュミスの確率を
低下できる。また、命令が分岐命令であって前方分岐の
場合にも同様に次ブロックを読出す制御信号が生成され
る。そのため後方分岐の分岐命令を分岐予測命令として
扱うことができ、無駄なブロックの転送を少なくするこ
とが可能になる。

【０１０１】＜＜第３の実施例＞＞第３の実施例は、命
令として、次のブロックをメモリからキャッシュにロー
ドする命令を予め用意しておく実施例である。本実施例
については、命令解析部についてのみそのブロック図を
示す。他の部分の構成は第１及び第２の実施例と同様で
ある。予め次ブロックの内容をメモリから読みだすこと
を指示する次ブロックロード命令を特定しておき、必要
に応じて次ブロックロード命令を命令中に挿入しておく
ことにより、読出されたブロック中に次ブロックロード
命令がある場合、次のブロックを命令キャッシュに転送
できる。したがって次ブロックロード命令を効果的に命
令中に配置することにより、キャッシュミスの低下を防
ぐことができる。

【０１０２】図９はこの発明の第３の実施例である先行
読出機能付命令キャッシュメモリの命令解析部周辺の構
成を示すブロック図である。同図に示すように、第３の
実施例の先行読出機能付命令キャッシュの命令解析部１
８０は、命令１〜命令ｎにそれぞれ対応して設けられた
ｎ個の分岐予測命令検出回路１８２−１〜１８２−ｎ
と、分岐予測命令検出回路１８２−１〜１８２、ｎの出
力に接続されたｎ個の入力を有するＯＲゲート１８４
と、ＯＲゲート１８４の出力に接続され、命令キャッシ
ュをコントロールするコントロール信号を発生するため
のコントロール信号発生回路６４と、ＯＲゲート１８４
の出力と命令キャッシュからの読出信号とが与えられる
２つの入力を有するＯＲゲート１８６とを含む。ＯＲゲ
ート１８６の出力はメモリ２２に対する読出信号とな
る。またＯＲゲート１８４の出力はセレクタ４８に対す
る選択信号である。

【０１０３】図１０を参照して次ブロックロード命令検
出部１８２−ｍは、次ブロックロード命令を格納したレ
ジスタ１９２と、命令ｍと次ブロックロード命令とが一
致するか否かを検出し、一致した場合に次ブロックロー
ド信号を発生するための一致検出回路１９４とを含む。

【０１０４】図９および図１０を参照してこの第３の実
施例の先行読出機能付命令キャッシュの命令解析部は以
下のように動作する。

【０１０５】命令キャッシュから読出要求が発生した場
合、ＯＲゲート１８６を介してその読出信号はメモリ２
２に与えられる。メモリ２２から１ブロック分の命令が
命令レジスタ４０に転送され、さらに命令キャッシュに
転送される。

【０１０６】図１０を参照して、次ブロックロード命令
検出部１８２−１〜１８２ｎの各々においては、一致検
出回路１９４が、命令ｍと次ブロックロード命令とが一
致するか否かを判定し、一致する場合に次ブロックロー
ド信号を生成して図９に示すＯＲゲート１８４に与え
る。

【０１０７】ＯＲゲート１８４は、次ブロックロード信
号が１つでも検出された場合、ＯＲゲート１８６を介し
てメモリ２２に対する読出信号を与える。同じくＯＲゲ
ート１８４の出力はセレクタ４８に対する選択信号とな
る。セレクタ４８は、第１の実施例および第２の実施例
と同様に命令キャッシュから最初に与えられた読出ブロ
ックの次のアドレスのブロックを選択してアドレスレジ
スタ４４（図１参照）に与え、したがって次ブロックが
命令キャッシュに転送されることになる。

【０１０８】１つも次ブロックロード命令が検出されな
かった場合、ＯＲゲート１８４から読出信号は発生され
ず、したがって次ブロックの転送は行なわれない。

【０１０９】なおコントロール信号発生回路６４は、上
述した最初のブロックと次ブロックとの命令キャッシュ
への格納タイミングを制御するコントロール信号を発生
して命令キャッシュに与えるためのものである。

【０１１０】以上のようにこの第３の実施例によれば、
読出されたブロックに含まれる命令が分岐予測命令であ
るか否かを判定する必要がなく、高速に次のブロックを
メモリからキャッシュに転送する信号を生成することが
できる。並列動作が可能なマシンの場合、並列に実行で
きる命令は限られている。そのため多くのサイクルにお
いて、使用されていないユニットがマシン内に存在す
る。そのユニットを利用し、次のブロックをメモリから
キャッシュに転送することを指示する命令を実行するこ
とができる。このように構成することにより、命令が分
岐予測命令であるか否かを判定する必要がなく、高速に
次のブロックをメモリからキャッシュに転送する信号を
生成することができ、また次ブロックロード命令を予め
適切な箇所に配置しておくことにより、キャッシュミス
が発生する確率を低くすることができる。

【０１１１】＜＜第４の実施例＞＞＞図１１はこの発明
の第４の実施例である先行読み出し機能付命令キャッシ
ュメモリの構成を示すブロック図である。同図におい
て、メモリ２２は、記憶階層の下位の部分を構成する記
憶装置であり、命令キャッシュ３０は、上位の部分を構
成する記憶装置で、特に、命令のみを記憶し、ＣＰＵに
よる命令の実行速度と、メモリ２２からの読み出し速度
との相違をバッファリングするために設けられたもので
ある。

【０１１２】命令キャッシュ３０は、ＣＰＵのアクセス
要求で指示されたブロックのデータが命令キャッシュ３
０内にない場合、コントロール信号として読出要求と、
そして読み出したいブロックを示す読出アドレスを読出
制御部３に出力する。また、命令キャッシュ３０は、Ｃ
ＰＵのアクセス要求で指示されたブロックのデータが命
令キャッシュ３０内に存在する場合、読出要求及び読出
アドレスを出力することなく、ブロックのデータをＣＰ
Ｕが接続されるデータバスに出力する。

【０１１３】読出制御部３は、メモリ２２から読み出し
たい命令を含むブロックのアドレスを格納するアドレス
レジスタ４４と、与えられる選択信号に応答して、命令
キャッシュ３０または、命令解析部５から与えられる分
岐先アドレスの出力を選択してアドレスレジスタ４４に
与えるセレクタ３３と、アドレスレジスタ４４に格納さ
れた値により指定されるアドレスから読みだされた１ブ
ロックの命令を一旦格納し、命令キャッシュに与える命
令レジスタ４０と、命令レジスタ４０に格納された１ブ
ロックに分岐命令が含まれるか否かを検出し、含まれる
場合には、分岐先アドレスを計算し、セレクタ３３、メ
モリ２２および命令キャッシュ３０を制御して、必要な
命令が含まれるブロックをメモリ２２から命令キャッシ
ュ３０に転送させるための命令解析部５とから構成され
る。なお、読出制御部３のうち、命令解析部５以外の部
分が分岐先ブロック読出手段に相当する。

【０１１４】以下に、ＣＰＵから、命令キャッシュ内に
ないデータを要求され、命令キャッシュにおいてメモリ
からのブロックの読み出しが発生した場合の動作を説明
する。

【０１１５】１．命令キャッシュ３０は、要求された命
令の読み出しアドレスをセレクタ３３及びアドレス・レ
ジスタ４４を経由して、メモリ２２に読み出しを所望す
るアドレスを送信し、また、読出要求を命令解析部５を
経由してメモリ２２に送信する。

【０１１６】２．メモリ２２から読みだされた読出ブロ
ックは、命令レジスタ４０に記憶された後、命令キャッ
シュ３０に転送される。命令解析部５は、命令レジスタ
４０に格納されている命令の中から分岐命令の存在の有
無を解析し、分岐命令がある場合、命令によって（ＰＣ
相対命令などの場合）は、アドレスレジスタ４４の値を
参照して分岐先アドレスを計算する。また、命令解析部
５は、分岐先アドレスのブロック（分岐先ブロック）を
メモリ２２から命令キャッシュ３０に転送するか否かの
制御信号を命令キャッシュ３０に出力し、メモリ２２に
対し読み出しを制御する読出信号を出力し、セレクタ３
３には、どのアドレスをアドレスレジスタ４４に格納す
るかを選択するアドレス選択信号を出力する。

【０１１７】３．メモリ２２は、命令解析部５から与え
られた読出信号に従って、アドレスレジスタ４４に格納
されているアドレスのブロックを命令レジスタ４０を介
して命令キャッシュ３０に転送する。

【０１１８】４．以下、命令キャッシュ３０から読出要
求があるか、命令レジスタ４０に格納したブロックに分
岐命令が存在しなくなるまで、上記３．〜５．の動作を
繰り返す。

【０１１９】命令キャッシュにおいては、読出信号によ
り取り込んだ読出ブロックに分岐命令が含まれている場
合、分岐先の命令を含む分岐先ブロックがキャッシュ内
にない場合が多い。従って、第４の実施例の先行読み出
し機能付命令キャッシュメモリのように、あらかじめ分
岐先ブロックをメモリから命令キャッシュに転送してお
けば、キャッシュ・ミスが生じる可能性が低減され、シ
ステムの性能向上につながる。

【０１２０】＜命令解析部＞図１２は命令解析部５の内
部構成を示すブロック図である。

【０１２１】一般に、分岐命令には、絶対アドレス分
岐、ＰＣ（プログラムカウンタ）相対分岐、レジスタ間
接分岐などが存在する。本発明が対象とする分岐命令
は、絶対アドレス分岐及びＰＣ相対分岐である。絶対ア
ドレス分岐の命令コードは、絶対アドレス分岐であるこ
とを示すオペコードと分岐先アドレスで構成される。Ｐ
Ｃ相対分岐の命令コードは、ＰＣ相対分岐であることを
示すオペコードと、分岐命令と分岐先の命令のアドレス
差であるオフセットで構成される。

【０１２２】命令レジスタ４０はｎ個の命令１〜ｎをそ
れぞれ格納するレジスタ４０−１〜４０−ｎで相成され
る。命令解析部５は、それぞれレジスタ４０−１〜４０
−ｎに接続され、分岐命令が含まれるか否かを検出し、
含まれる場合、どの種類の分岐命令であるかと分岐先ア
ドレスまたはオフセットを検出するための分岐命令解析
回路２２０−１〜２２０−ｎと、分岐命令解析回路２２
０−１〜２２０−ｎの出力に応答して、アドレスレジス
タ４４の出力と、分岐命令解析回路２２０−１〜２２０
−ｎから得られる分岐情報を利用して分岐先アドレスを
計算し、分岐先命令読出信号を発生するアドレス生成回
路４１と、アドレス生成回路４１の出力と命令キャッシ
ュ３０からの読出要求とに応答して、セレクタ３３に対
する選択信号とメモリ２２に対する読出信号を出力する
読出信号発生回路４９と、読出信号発生回路４９の出力
に応答して、命令キャッシュ３０への制御信号を発生す
るためのキャッシュ制御信号発生回路４３を含む。図１
２に示す分岐命令解析回路２２０−１〜２２０−ｎはそ
れぞれ同一の構成を呈する。以下、ｍは、１〜ｎの任意
の整数を表すものとする。

【０１２３】以下に、これらの動作を説明する。基本的
な動作は、命令解析部５において、命令レジスタ４０に
格納された読出ブロックの内容を解析し、分岐命令があ
るか否かを判断し、分岐命令がある場合、分岐先アドレ
スを計算し、その命令を含むブロックをメモリ２２から
命令キャッシュ３０に転送する制御信号を生成する。以
下に詳しく説明する。

【０１２４】１．分岐命令解析回路２２０−ｍは、命令
レジスタ４０−ｍに格納されている命令を解析し、分岐
命令であるか否かを検出し、分岐命令である場合、その
分岐命令が、ＰＣ相対分伎、絶対アドレス分岐、それ以
外を判定し、分岐命令の種類と、ＰＣ相対分岐の場合は
オフセットを分岐先情報とし、絶対アドレス分岐の場合
は分岐アドレスを分岐先情報として、アドレス生成回路
４１に転送する。この際、ＰＣ相対分岐、絶対アドレス
分岐以外の分岐の場合は、分岐先アドレスが計算できな
いため、分岐命令以外と同様の扱いを行なう。

【０１２５】２．アドレス生成回路４１は、分岐命令解
析回路２２０−１〜２２０−ｎから与えられた分岐先情
報とアドレスレジスタ４４の出力を利用して、分岐先ア
ドレスを計算する。ＰＣ相対分岐の場合は、分岐命令の
アドレス＋オフセットを、絶対アドレス分岐の場合は、
分岐先情報によって得られたアドレスを分岐先アドレス
とする。また、分岐命令解析回路２２０−１〜２２０−
ｎの出力を利用して、分岐命令（ＰＣ分岐、絶対アドレ
ス分岐）が含まれる場合、分岐先の命令を含む分岐先ブ
ロックをメモリ２２から読みだすための分岐先命令読出
信号を生成する。分岐命令以外の命令のみ場合、分岐先
命令読出信号は生成しない。

【０１２６】３．読出信号発生回路４９は、命令キャッ
シュ３０からの読出要求と、アドレス生成回路４１の出
力である分岐先命令読出信号とに基づき、メモリ２２に
対する読出要求を出力する。また、命令キャッシュ３０
からの読出要求がある場合は、命令キャッシュ３０から
与えられるアドレスを選択し、分岐先命令読出信号が生
成されている場合、アドレス生成回路４１の出力である
分岐先アドレスの選択を指示する選択信号をセレクタ３
３に送信する。ただし、命令キャッシュ３０からの読出
要求はアドレス生成回路４１からの分岐先命令読出信号
より優先する。

【０１２７】４．キャッシュ制御信号発生回路４３は、
読出信号発生回路４９から読出信号を受け取り、命令キ
ャッシュ３０を制御する制御信号を命令キャッシュ３０
に出力する。

【０１２８】図１３は分岐命令解析回路２２０の内部構
成を示すブロック図であり、図１４は解析部５１の内部
構成を示すブロック図である。

【０１２９】以下、分岐命令解析回路２２０−ｍの構成
を図１３を用いて説明する。図１３に示すように、分岐
命令解析回路２２０−ｍは、命令レジスタ４０−ｍに格
納されている命令をデコードし、オペコードと分岐先ア
ドレスを計算するための絶対アドレスあるいはオフセッ
トを生成するデコード回路５０と、オペコードを受取
り、命令が絶対分岐か、ＰＣ分岐か、それ以外かを解析
する解析部５１とからなる。

【０１３０】解析部５１は、図１４に示すように、絶対
分岐命令のオペコードを記憶する記憶部５２と、ＰＣ相
対分岐命令のオペコードを記憶する記憶部５３と、記憶
部５２の出力とデコード回路５０から出力されるオペコ
ードを入力とする比較回路５４と、記憶部５３の出力と
オペコードとを入力する比較回路５５と、比較回路５４
の出力結果と比較回路５５の出力結果を入力とし、比較
回路５４の出力と比較回路５５の出力のどちらかが
“１”の場合に“０”を出力するＸＮＯＲゲート５６と
からなる。種類を表す信号は、比較回路５４、５５、Ｘ
ＮＯＲゲート５６それぞれの出力を合わせて３ビットに
し、比較回路５４の出力は第１ビット、比較回路５５の
出力は第２ビット、ＸＮＯＲゲート５６の出力は第３ビ
ットとして命令の種類を表す。即ち、信号の値が“１”
の場合は、絶対分岐、”２”の場合は、ＰＣ相対分
岐、”４”の場合は、分岐命令でないことを表す。

【０１３１】以下に、これらの動作を説明する。

【０１３２】１．デコード回路５０は、命令レジスタ４
０−ｍの命令をデコードし、オペコードと分岐先アドレ
スを計算するための絶対アドレスもしくはオフセットを
生成する。このデコード回路５００は、ＣＰＵ内のデコ
ード回路から、分岐命令を検出し、絶対アドレスもしく
はオフセットを検出する機能のみを取り出して簡単化し
たもので十分である。

【０１３３】２．解析部５１では、比較回路５４によっ
て、デコード回路５０から得られるオペコードと記憶部
５２に記憶されている絶対分岐命令のオペコードとを比
較する。また、比較回路５５によって、デコード回路５
０から得られるオペコードと記憶部５３に記憶されてい
る相対分岐命令のオペコードとを比較する。分岐命令が
絶対分岐の場合は、比較回路５４の出力が“１”とな
り、ＰＣ相対分岐の場合は、比較回路５５の出力が
“１”となり、それ以外の場合は、ＸＯＲゲートの出力
が“１”となる。これらの信号は、命令の種類を表す信
号としてアドレス生成回路４１へ送られる。

【０１３４】図１５はアドレス生成回路４１の内部構成
を示すブロック図である。同図に示すように、アドレス
生成回路４１は、アドレスレジスタ４４と分岐命令解析
回路２２０−１〜２２０−ｎの出力にしたがって、分岐
先のアドレスを生成する分岐先アドレス生成回路１１−
１〜１１−ｎと分岐先アドレス生成回路１１−１〜１１
−ｎより得られる分岐先アドレスの１つを分岐命令解析
回路２２０−１〜２２０−ｎの出力にしたがって選択す
るセレクタ２６４、と分岐命令解析回路２２０−１〜２
２０−ｎの出力にしたがって読出信号を生成する読出回
路２６５とからなる。分岐先アドレス生成回路１１−ｍ
は、アドレスレジスタ４４の値と、ｍを加算する加算器
２６１と、加算器２６１の出力結果とオフセットとを加
算する加算器２６２と、分岐命令解析回路２２０−ｍか
ら得られた命令の種類を示す信号にしたがって加算器２
６２の出力結果か絶対アドレスを選択するセレクタ２６
３からなる。

【０１３５】以下、アドレス生成回路４１の動作を説明
する。

【０１３６】１．命令レジスタ４０−ｍに格納されてい
る命令が分岐命令である場合、分岐先アドレスは、分岐
先アドレス生成回路１１−ｍで計算される。加算器２６
１は、アドレスレジスタ４４に格納されている命令レジ
スタ内にある読出ブロックのアドレスと、命令が格納さ
れているレジスタの番号ｍを加算する。これは、分岐命
令のアドレスを知るためである。加算器２６２は、加算
器２６１の出力と、分岐命令解析回路２２０−ｍより得
られたオフセットを加算し、分岐先アドレスを計算す
る。セレクタ２６３では、命令がＰＣ分岐の場合加算器
２６２の出力を、絶対アドレス分岐の場合は、分岐命令
解析回路２２０−ｍの出力である絶対アドレスを選択す
る。

【０１３７】２．セレクタ２６４は、分岐先アドレス生
成回路１１−１〜１１−ｎの出力の中から、分岐命令解
析回路２２０−１〜２２０−ｎの命令の種類を表す信号
にしたがって、分岐先アドレスを選択する。例えば、命
令ｋが分岐命令である場合、４０−ｋの分岐命令の種類
を表す信号が“１”または、”２”になる。セレクタ２
６４は、この信号にしたがって、分岐先アドレス生成回
路１１−ｋの出力結果を分岐先アドレスとして選択す
る。

【０１３８】３．読み出し回路２６５は、分岐命令解析
回路２２０−１〜２２０−ｎの出力である命令の種類の
信号の中に、一つでも分岐命令であることを示す信号が
あれば、分岐先の命令を読みだす必要があることを示す
分岐先読出信号を生成する。

【０１３９】図１６は読出信号発生回路４９の内部構成
を示すブロック図である。同図に示すように、読出信号
発生回路４９は、命令キャッシュ３０より与えられる読
出要求を一旦ラッチするラッチ８０と、アドレス生成回
路４１から出力される分岐先読出信号とラッチ８０の出
力とに接続されたＡＮＤゲート８４と、ＡＮＤゲート８
４の出力と、命令キャッシュ３０からの読出要求とが与
えられるＯＲゲート８６とから構成される。ＡＮＤゲー
ト８４からの出力が、セレクタ３３に対する選択信号、
ＯＲゲート８６の出力がメモリ２２に対する読出信号と
なる。なお、ラッチ８０はＣＰＵ１８の動作用のクロッ
クＣＫをさらに受け、このクロックＣＫに同期して命令
キャッシュ３０から得られる読出要求を記憶する。

【０１４０】以下、読出信号発生回路４９の動作を説明
する。

【０１４１】１．ラッチ８０は、命令キャッシュ３０か
らの読出要求を一旦ラッチし、ＡＮＤゲート８４に与え
る。従って、ＡＮＤゲート８４は、最初に命令キャッシ
ュ３０から読出要求がメモリ２２に与えられたのと１ク
ロック遅れてアドレス生成回路４１から得られる分岐先
読出信号をセレクタ３３およびＯＲゲート８６に与え
る。アドレス生成回路４１の分岐先読出信号が真なら
ば、ＡＮＤゲート８５から読出信号が出力され、セレク
タ３３は、分岐先アドレスを選択することになる。

【０１４２】２．ＯＲゲート８６は、命令キャッシュ３
０からの読出要求とＡＮＤゲート８５の出力との論理和
を取り、読出信号としてメモリ２２に与える。従って、
メモリ２２は、最初、命令キャッシュ３０から読出要求
があったブロックを命令レジスタ４０にあたえ、命令キ
ャッシュ３０は、命令レジスタ４０の出力を格納する。
次に、命令レジスタ４０に格納された命令の中に分岐命
令があった場合、メモリ２２は、分岐先ブロックを命令
レジスタ４０に与え、命令キャッシュ３０は、命令レジ
スタ４０の出力を格納する。

【０１４３】図１２に示されたキャッシュ制御信号発生
回路４３は、命令キャッシュ３０からメモリ２２に対す
る読出要求が出力された後、命令レジスタ４０に１ブロ
ックのデータが格納されると、命令キャッシュ３０に対
して命令レジスタ４０の出力を格納する制御信号を発生
するためのものである。このとき、命令レジスタ４０を
介さずに直接メモリ２２の出力を格納するように構成し
てもよい。

【０１４４】命令キャッシュにおいては、分岐が生じる
と、分岐先の命令がキャッシュ内に格納されていない可
能性が高い。そこで、第４の実施例の先行読出機能付命
令キャッシュメモリのように、あらかじめ命令キャッシ
ュに分岐先の命令を転送しておけば、キャッシュミスが
生じる可能性が低減され、システムの性能向上につなが
る効果を奏する。

【０１４５】さらに、読出ブロックに存在する分岐命令
が分岐する確率が高い絶対分岐命令あるいはＰＣ相対分
岐命令のときに、分岐先ブロックを主記憶であるメモリ
２２から命令キャッシュ３０に転送するようにすること
により、効率的に命令キャッシュ３０に分岐先ブロック
を取り込むことができる。

【０１４６】＜＜第５の実施例＞＞分岐先の命令を含む
分岐先ブロックが既にキャッシュ内にある場合は、メモ
リ２２からブロックを読みだす必要がない。このように
構成することにより分岐先の命令を含むブロックがキャ
ッシュ内にあるかどうかを検知し、既に存在する場合
は、読み出しを行なわないように制御できる。

【０１４７】図１７はこの発明の第５の実施例である先
行読み出し機能付命令キャッシュメモリの構成を示すブ
ロック図である。同図に示すように、読出制御部４はセ
レクタ３３からレジスタ４４に転送される読出アドレス
と命令解析部６からの読出要求とがＣＰＵ１８からアク
セス要求と等価な疑似アクセス要求として命令キャッシ
ュ３０に出力される。なお、他の構成は図１１で示した
第４の実施例の先行読出機能付命令キャッシュメモリと
同様である。

【０１４８】図１８は図１７の命令解析部６及びセレク
タ３３の内部構成を示すブロック図である。

【０１４９】上記した機能を実現するために、セレクタ
３３の出力であるアドレスと命令解析部６内のアドレス
生成回路４１から出力される分岐先読出信号とを、通常
ＣＰＵ１８から与えられる命令キャッシュ３０へのアク
セス要求と等価な疑似アクセス要求として与える。さら
に、アドレス生成回路４１から出力される分岐先読出信
号は、選択信号としてセレクタ３３に与えられるがメモ
リ２２には与えられない。また、読出信号発生回路４９
が取り除かれる。他の構成は図１２で示した第４の実施
例の命令解析部５と同じである。

【０１５０】第５の実施例の命令解析部６の基本的な動
作は、図１２と同様である。異なる点を以下に示す。

【０１５１】１．アドレス生成回路４１で計算された分
岐先アドレスは、分岐先読出信号にを受けるセレクタ３
３で選択され、命令キャッシュ３０へ送られる。また、
アドレス生成回路４１の出力である分岐先読出信号は命
令キャッシュ３０に送られる。すなわち、アドレス生成
回路４１から出力される分岐先読出信号及び分岐先アド
レスが疑似アクセス要求てして命令キャッシュ３０に送
られる。

【０１５２】疑似アクセス要求により、命令キャッシュ
３０は、命令キャッシュ３０内に分岐先アドレスを含む
分岐先ブロックが存在しない場合は、通常のキャッシュ
ミス動作を行い、読出要求を命令解析部６に出力し、読
出アドレスをセレクタ３３に出力することにより、メモ
リ２２から分岐先ブロックの内容を取り込む。

【０１５３】２．一方、命令キャッシュ３０に分岐先ブ
ロックが存在する場合に、読出要求及び読出アドレスが
出力されないため、分岐先ブロックがメモリ２２から取
り込まれることはない。

【０１５４】このように第５の実施例は、命令解析部６
を構成することにより、読出ブロック内に分岐命令が存
在し、かつ命令キャッシュ３０内に分岐先アドレスを含
む分岐先ブロックが存在いない場合に、はじめて分岐先
ブロックをメモリ２２から命令キャッシュ３０に転送し
ている。

【０１５５】その結果、既に分岐先ブロックが命令キャ
ッシュ３０に存在するにもかかわらずメモリ２２〜命令
キャッシュ３０への分岐先ブロックのメモリアクセスが
行なわれないため、効率的なメモリアクセスを行うこと
ができる。

【０１５６】＜＜第６の実施例＞＞図１９はこの発明の
第６の実施例である先行読出機能付命令キャッシュメモ
リの読出信号発生回路４９を示すブロック図である。な
お、第６の実施例の全体構成は図１１で示した第４の実
施例の構成と同様であり、命令解析部５の内部構成は図
１２で示した第４の実施例と同様である。

【０１５７】分岐先ブロックが、現在読み出している読
出ブロックと等しい場合もありうる。この場合に、もう
一度同じブロックを読みだすことは無駄である。第６の
実施例の先行読出機能付命令キャッシュメモリは、この
無駄を省く機能を付けたものである。

【０１５８】基本的な構成は、図１１で示した第１の実
施例の先行読出機能付命令キャッシュメモリと同じであ
るが、図１１のアドレス生成回路４１の出力である分岐
先アドレスと、アドレスレジスタ４４の出力を読出信号
発生回路４９の入力として付加する必要がある。

【０１５９】図１６で示した第１の実施例の読出信号発
生回路４９との相違点を図１９を用いて説明する。第６
の実施例の読出信号発生回路４９は、図１６の読出信号
発生回路４９の構成に、アドレスレジスタ４４の出力と
アドレス生成回路４１の出力である分岐先アドレス入力
とする比較回路７３と、比較回路７３の出力の否定とＡ
ＮＤゲート８５の出力を入力とし、ＯＲゲート８６に接
続されるＡＮＤゲート８４を付加した構成である。

【０１６０】基本的な動作は、図１６の読出信号発生回
路４９と同様である。異なる点を以下に示す。

【０１６１】１．比較回路７３は、アドレス生成回路で
計算された分岐先アドレスとアドレスレジスタ内のアド
レスを比較する。比較回路７３の出力は、信号を反転さ
せて、ＡＮＤゲート８４に与えられる。

【０１６２】２．ＡＮＤゲート８４は、ＡＮＤゲート８
５の出力と比較回路７３の出力の反転された信号の論理
積を取り、アドレスが等しくなく、かつ、読出ブロック
内に分岐命令を含む場合、分岐先の命令を読みだすため
の読出信号を発生させる。この信号は、セレクタ３３へ
の選択信号となる。

【０１６３】３．ＯＲゲート８６は、ＡＮＤゲート８４
の出力と、ラッチ８０の論理和を取り、命令キャッシュ
３０からの読出信号がある場合と、命令キャッシュから
の読出信号があった次のサイクルで、分岐先命令を含む
分岐先ブロックを読みだす必要がある場合に、メモリ２
２に対する読出信号を発生させる。

【０１６４】このように第６の実施例は、読出信号発生
回路４９を構成することにより、第４の実施例の効果に
加え、現在読み出している読出ブロックに分岐先の命令
が含まれる場合、無駄なメモリアクセスを行なう必要が
なくなり、次に続くメモリアクセスに影響することがな
い。したがって、より効率的に分岐先ブロックを命令キ
ャッシュ３０に転送することができる。

【０１６５】＜＜第７の実施例＞＞図２０はこの発明の
第７の実施例である先行読出機能付命令キャッシュメモ
リの分岐命令解析回路２２０−ｍに含まれる解析部５１
の構成を示すブロック図である。なお、第７の実施例の
全体構成は図１１で示した第４の実施例の構成と同様で
あり、命令解析部５の内部構成は図１２で示した第４の
実施例と同様である。

【０１６６】分岐先命令は、必ず分岐する訳ではない。
分岐しない場合、分岐先の命令をキャッシュに取り込む
必要はない。また、分岐命令が分岐するか否かはある程
度予測できる。そこで、分岐命令があると必ず分岐先の
命令を含む分岐先ブロックをキャッシュに読み込むので
はなく、ある程度予測して、必要と思われる場合にのみ
読み込む機能を付加したのが第７の実施例である。

【０１６７】基本的な構成は、図１４で示した第１の実
施例の解析部５１と同じである。図１４の解析部５１と
の相違点を図２０を用いて説明する。第７の実施例の解
析部５１は、図１４の構成に、デコード回路５０の出力
であるオペコードを入力とし、分岐予測信号を発生する
分岐予測回路５９と、分岐予測信号と比較回路５４の出
力を入力とし論理積を出力するＡＮＤゲート５７と分岐
予測信号と比較回路５５の出力を入力とし論理積を出力
するＡＮＤゲート５８とを付加したものである。そし
て、ＡＮＤゲート５７及び５８それぞれの出力がＸＮＯ
Ｒゲート５６の入力となる。したがって、種類を表す信
号は、ＡＮＤゲート５７、５８、ＸＮＯＲゲート５６そ
れぞれの出力を合わせて３ビットにし、ＡＮＤゲート５
７の出力は第１ビット、ＡＮＤゲート５８の出力は第２
ビット、ＸＮＯＲゲート５６の出力は第３ビットとして
命令の種類を表す。即ち、信号の値が“１”の場合は、
絶対分岐、”２”の場合は、ＰＣ相対分岐、”４”の場
合は、分岐命令でないことを表す。

【０１６８】基本的な動作は、図１４の解析部５１の動
作と同様である。異なる点を以下に示す。

【０１６９】１．分岐予測回路５９は、オペコードを調
べ、分岐すると予測できる場合、分岐予測信号を生成す
る。

【０１７０】２．ＡＮＤゲート５７は、オペコードが絶
対分岐と等しいか否かを比較する比較回路５４の出力
と、分岐予測信号の論理積を取り、オペコードが絶対分
岐命令であり、分岐すると予測される場合、分岐先ブロ
ックの読み出しが必要な絶対分岐命令であることを示す
信号を発生する。

【０１７１】３．ＡＮＤゲート５８は、オペコードがＰ
Ｃ相対分岐と等しいか否かを比較する比較回路５５の出
力と、分岐予測信号の論理積を取り、オペコードがＰＣ
相対分岐であり、分岐すると予測される場合、分岐先ブ
ロックの読み出しが必要なＰＣ相対分岐命令であること
を示す信号を発生する。

【０１７２】以下、分岐予測回路５９の内部構成を図２
１を用いて説明する。図２１においては、分岐予測命令
をあらかじめ定めておく。分岐予測回路５９は、分岐予
測命令を記憶する記憶部２８１と、記憶部２８１の出力
とオペコードとを入力とする比較回路２８２とから構成
される。

【０１７３】以下に、分岐予測回路５９の動作を説明す
る。

【０１７４】１．分岐することが予測される分岐命令で
あることを意味する、分岐予測命令を予め設定してお
く。例えば、命令のビット列の第１ビットから第３ビッ
トまでが１の場合は、分岐予測命令であると定める。

【０１７５】２．分岐予測命令を格納する記憶部２８１
においては、あらかじめ定められた分岐予測命令を格納
しておく。例えば、１．で定めたように命令の第１ビッ
トから第３ビットまでが１の場合に分岐予測命令である
とすると、記憶部２８１においては第１ビットから第３
ビットまでが、１であるデータを記憶しておく。

【０１７６】３．比較回路２８２においてては、オペコ
ードと、記憶部２８１の値とを比較し、命令が分岐予測
命令である場合、分岐予測信号を生成する。例えば、上
記したように分岐予測命令を設定した場合、比較回路２
８２においてオペコードの第１ビットと記憶部２８１の
第１ビットを比較、同様に第２ビット、第３ビットを比
較し全てが一致していたら分岐予測命令であると判断
し、分岐予測信号を生成する。

【０１７７】このように、命令として分岐予測命令を作
成し、分岐予測回路を図２１のように構成することによ
り、命令が、あらかじめ定められた分岐予測命令である
か否を検出できる。

【０１７８】第７の実施例の先行読出機能付命令キャッ
シュメモリは、以上の機能を付加することにより、分岐
命令が分岐しないと予測される場合に、分岐先ブロック
をメモリから読みだすことがなく、無駄なメモリアクセ
スが行なわれず、次に続くメモリアクセスに影響するこ
とがない。したがって、より効率的に分岐先ブロックを
命令キャッシュ３０に転送することができる。

【０１７９】＜＜第８の実施例＞＞図２２はこの発明の
第８の実施例である先行読出機能付命令キャッシュメモ
リの分岐予測回路５９の構成を示すブロック図である。
なお、第８の実施例の全体構成は図１１で示した第４の
実施例の構成と同様であり、命令解析部５の内部構成は
図１２で示した第４の実施例と同様である。

【０１８０】一般に、分岐命令が前方分岐の場合には、
約５０％の確率で分岐が生じ、後方分岐の場合には、か
なり高い確率で分岐が生じる。そのため、後方分岐の場
合、分岐すると予測して、分岐予測命令として扱っても
よい。図２２は、分岐命令が後方分岐である場合、分岐
予測信号を発生するものである。

【０１８１】この機能を実現するためには、図２０で示
した解析部５１の構成において、分岐予測回路５９に対
し、図１１のアドレスレジスタ４４の出力と、図１３の
デコード回路５０の出力である絶対アドレスまたは、オ
フセットがをさらに入力される。図２２で示す第８の実
施例の分岐予測回路５９は、図１１で示したアドレスレ
ジスタ４４の出力と図１３で示したデコード回路５０の
出力とを入力とし、減算結果を図２０のＡＮＤゲートに
接続する減算器２８３と、図１３のデコード回路５０の
出力を入力とし、比較結果を図２０のＡＮＤゲート５８
に接続する比較器２８４とからなる。

【０１８２】以下に、この回路の動作を説明する。

【０１８３】１．減算器２８３は、図１１のアドレスレ
ジスタ４４の出力である分岐先ブロックのアドレスか
ら、図１３のデコード回路５０の出力である絶対アドレ
スを減算して、正の値ならば、後方分岐であるとして分
岐予測信号を図２０のＡＮＤゲート５７に出力する。

【０１８４】２．比較器２８４は、図１３のデコード回
路５０の出力であるオフセットが負の値であるかどうか
を比較し、負の値ならば、後方分岐であるとして分岐予
測信号を図２０のＡＮＤゲート５８に出力する。

【０１８５】一般に、分岐命令が前方分岐の場合は約５
０％の確率で分岐が生じ、後方分岐の場合はかなり高い
確率で分岐が生じる。そのため、後方分岐の場合、分岐
すると予測し、分岐予測命令として扱う。このように構
成することにより、第８の実施例の分岐予測回路５９
は、第７の実施例の分岐予測回路５９のようにあらかじ
め分岐予測命令を設定することなく、第７の実施例と同
様の効果を得ることができる。

【０１８６】＜＜第９の実施例＞＞図２３はこの発明の
第９の実施例である先行読出機能付命令キャッシュメモ
リの分岐予測回路５９の構成を示すブロック図である。
なお、第９の実施例の全体構成は図１１で示した第４の
実施例の構成と同様であり、命令解析部５の内部構成は
図１２で示した第４の実施例と同様である。

【０１８７】予め、分岐先ブロックを主記憶から読みだ
す可能性の高い分岐命令に、分岐先ブロックを主記憶か
ら読みだすことを規定する分岐情報ビットを付加してお
く。そして、命令解析部５は、分岐命令に分岐情報ビッ
トが立っているか否かを検出し、その結果に基づいて分
岐予測信号を出力するが第９の実施例である。

【０１８８】この機能を実現するためには、図２３で示
す第９の実施例の分岐予測回路５９は、オペコード中の
１ビット（分岐情報ビット）を入力とし、その分岐情報
ビットが“１”であるか否かを比較して、その比較結果
に基づき分岐予測信号を出力する比較回路２８５から構
成される。

【０１８９】したがって、第９の実施例の分岐予測回路
５９は以下のように動作する。

【０１９０】比較器２８５は、オペコードが“１”であ
るかどうかを比較し、“１”であれば分岐予測信号を出
力し、そうでなければ分岐予測信号を出力しない。

【０１９１】このように構成することにより、第９の実
施例の分岐予測回路５９は、１ビットのオペコードを比
較するだけで分岐予測信号を出力することができ、第７
及び第８の実施例と同様の効果を得ることができる。

【０１９２】＜＜第１０実施例＞＞図２４はこの発明の
第１０の実施例である先行読出機能付命令キャッシュメ
モリにおける分岐命令解析回路２２０−ｍと読出信号発
生回路４９の構成を示すブロック図である。なお、第１
０の実施例の全体構成は図１１で示した第４の実施例の
構成と同様であり、命令解析部５の内部構成は図１２で
示した第４の実施例と同様である。

【０１９３】第１０の実施例においては、あらかじめ分
岐先ブロックを読みだすことを示す先行読み出し命令
を、分岐先の命令を含むブロックを読みだす必要がある
分岐命令と同じブロック内に挿入しておく。

【０１９４】分岐命令解析回路２２０−ｍは、図１３で
示した分岐命令解析回路２２０の構成に、命令が先行読
み出し命令であるか否かを判定する機能を付加したもの
である。分岐命令解析回路２２０−ｍは、図１３の構成
に加えて、先行読み出し命令のオペコードを記憶する記
憶部２９０と、記憶部２９０の出力とデコード回路５０
の出力であるオペコードを入力とし、比較結果を出力と
する比較回路２９１とをさらに備えた構成となる。

【０１９５】第１０の実施例の読出信号発生回路４９
は、図１６で示した読出信号発生回路４９の構成に加え
て、分岐命令解析回路２２０−１〜２２０−ｎの比較回
路２９１の出力を入力とするｎ入力のＯＲゲート２９２
と、図１１のアドレス生成回路４１の出力である分岐命
令読出信号とＯＲゲート９３の出力を入力とするＡＮＤ
ゲートを付加し、ＡＮＤゲート２９３の出力をＡＮＤゲ
ート８４の入力に変更したものである。

【０１９６】以下に、第１０の実施例の動作を説明す
る。

【０１９７】１．分岐命令解析回路２２０−ｍの比較回
路２９１は、デコード回路５０より得られたオペコード
と記憶部２９０の出力を比較し、命令が先行読み出し命
令の場合、先行読み出し命令であることを示す先行読み
出し命令信号を発生する。

【０１９８】２．読出信号発生回路４９のＯＲゲート２
９２は、分岐命令解析回路２２０−１〜２２０−ｎの比
較回路２９１の出力の論理和を取り、ブロック内に先行
読み出し命令があるか否かをＡＮＤゲート２９３に与え
る。

【０１９９】３．ＡＮＤゲート２９３は、図１１のアド
レス生成回路４１の出力である分岐命令読出信号とＯＲ
ゲート２９２の出力の論理積を取って、分岐先ブロック
を読み出す必要があることを示す信号を生成しＡＮＤゲ
ート８５に転送する。

【０２００】以上のように構成することにより、読出ブ
ロック内に先行読み出し命令が存在するときのみ分岐先
ブロックを読みだせばよく、無駄なメモリアクセスを行
なう必要がなくなり、次に続くメモリアクセスに影響す
ることがない。したがって、より効率的に分岐先ブロッ
クを命令キャッシュ３０に転送することができる。

【０２０１】すなわち、予めそこから分岐することがわ
かっているブロックやその確率が高いブロックなど、分
岐先ブロックを読出す必要のある、またはその必要性の
高いブロックに先行読み出し命令を含ませておけば、好
便に分岐先ブロックを読出してアクセスに備えることが
できる。

【０２０２】

【発明の効果】この発明における請求項１記載の先行読
出機能付命令キャッシュメモリにおいて、命令解析手段
は主記憶から読出され、命令補助記憶装置に転送される
ブロックである読出ブロックに含まれる命令を解析し
て、読出ブロックに続くブロックである次ブロックを主
記憶から読出すことが必要か否かが予測する。そして、
次ブロック読出手段は、命令解析手段により主記憶から
の読み出しが必要であると予測された場合、次ブロック
を主記憶から読出し、命令補助記憶装置に転送する。

【０２０３】したがって、請求項１記載の先行読出機能
付命令キャッシュメモリは、読出ブロックの命令の実行
に先立って、必要に応じて次ブロックの転送を行うこと
により、次ブロックへのアクセス要求が発生したときに
ミスが発生しないようにしている。

【０２０４】この際、次ブロックを主記憶から読出すこ
とが必要か否かの命令解析手段による予測に基づき次ブ
ロックの読出しが行なわれるので、不要なブロックが読
出されてしまう可能性は低い。

【０２０５】その結果、キャッシュミスの発生する確率
の低い命令キャッシュメモリを得ることができる。

【０２０６】また、請求項２記載の先行読出機能付命令
キャッシュメモリの命令解析手段の予測手段は、読出ブ
ロック内に、分岐予測命令が存在しない場合に、次ブロ
ックを読出すことが必要であると予測する。

【０２０７】すなわち、予測手段は、読出ブロックに分
岐命令が存在している場合には次ブロックを読出しても
そのブロックがアクセスさせる可能性は低いため、次ブ
ロックがアクセスされる可能性が高い分岐予測命令が存
在しない場合のみに次ブロックを読出すことが必要であ
ると予測している。したがって、次ブロック読出手段が
不要なブロックを読出す可能性が低下する。

【０２０８】その結果、キャッシュミスの発生する確率
が低く、かつシステム全体の性能を向上させることがで
きる命令キャッシュメモリを得ることができる。

【０２０９】また、請求項３記載の先行読出機能付命令
キャッシュメモリの命令解析手段における予測手段は、
分岐すると予測される命令である分岐予測命令が存在し
ていた場合でも、それが当該読出ブロックと次ブロック
との領域外に分岐すると予測される命令でない場合に
は、次ブロックを読出すことが必要であると予測する。

【０２１０】すなわち、予測手段は、分岐予測命令であ
っても、読出ブロックと次ブロック内に分岐する命令で
あれば、次ブロックがアクセスされる可能性は高いた
め、次ブロックを読出すことが必要であると予測してい
る。

【０２１１】その結果、キャッシュミスの発生する確率
の低い命令キャッシュメモリを得ることができる。

【０２１２】また、請求項４記載の先行読出機能付命令
キャッシュメモリでは、分岐予測命令検出手段により、
読出ブロックに含まれる分岐予測命令が検出されると、
前方分岐判定手段により、検出された分岐予測命令が前
方分岐か否かが判定される。そして、予測手段により、
検出された分岐予測命令が前方分岐であると判定された
場合に、次ブロックを読出すことが必要であると予測さ
れる。

【０２１３】すなわち、予測手段は、分岐予測命令でも
後方分岐の場合には他のブロックに分岐することが多い
が、前方分岐では他のブロックに分岐する確率が低いた
め、次ブロックを読出すことが必要であると予測してい
る。

【０２１４】その結果、分岐予測命令の種類の応じて予
測することにより、キャッシュミスの発生する確率が低
く、かつシステム全体の性能を向上させることができる
命令キャッシュメモリを得ることができる。

【０２１５】また、請求項５記載の先行読出機能付命令
キャッシュメモリの命令解析手段における予測手段は、
読出ブロックに特定の命令が存在することを検出して、
次ブロックを読出すことが必要であると予測する。

【０２１６】したがって、特定命令として、予めそこか
ら分岐しないことがわかっているブロックやその確率が
高いブロックなど、次ブロックを読出す必要のある、ま
たはその必要性の高いブロックに特定の命令を含ませて
おけば、好便に次ブロックを読出してアクセスに備える
ことができる。

【０２１７】その結果、キャッシュミスの発生する確率
の低い命令キャッシュメモリを得ることができる。

【０２１８】この発明における請求項６記載の先行読出
機能付命令キャッシュメモリにおいて、命令解析手段
は、主記憶から読出され、命令補助記憶装置に転送され
る読出ブロックに含まれる命令を解析して、分岐命令を
含む場合に分岐先アドレスを計算し、当該分岐先アドレ
スの命令を含むブロックである分岐先ブロックを主記憶
から読み出す必要があるか否かを判定する。そして、分
岐先ブロック読出手段は分岐先ブロックの読み出しが必
要と判定された場合、分岐先ブロックを主記憶から読出
して、命令補助記憶装置に格納させる。

【０２１９】したがって、請求項６記載の先行読出機能
付命令キャッシュメモリは、読出ブロックの命令の実行
に先立って、必要に応じて分岐先ブロックの転送を行う
ことにより、分岐先ブロックへのアクセス要求が発生し
たときにミスが発生しないようにしている。

【０２２０】この際、分岐先ブロックを主記憶から読出
すことが必要か否かの命令解析手段による判断に基づき
分岐先ブロックの読出しが行なわれるので、不要な分岐
先ブロックが読出されてしまう可能性は低い。

【０２２１】その結果、キャッシュミスの発生する確率
の低い命令キャッシュメモリを得ることができる。

【０２２２】また、請求項７記載の先行読出機能付命令
キャッシュメモリの命令解析手段の判定手段は、分岐命
令が絶対分岐命令あるいはプログラムカウンタ相対分岐
命令である場合に、分岐先ブロックを主記憶から読み出
すことが必要であると判定する。

【０２２３】読出ブロックに絶対分岐命令あるいはプロ
グラムカウンタ相対分岐命令が存在している場合は分岐
先ブロックがアクセスされる可能性が高いため、判定手
段の上記判定の精度は高い。

【０２２４】その結果、効率的に分岐先ブロックを補助
記憶装置に取り込みながら、キャッシュミスの発生する
確率が低く、かつシステム全体の性能を向上させること
ができる命令キャッシュメモリを得ることができる。

【０２２５】また、請求項８記載の先行読出機能付命令
キャッシュメモリの命令解析手段における判定手段は、
分岐先アドレスが読出ブロックの領域外にあるアドレス
の場合に、分岐先ブロックを主記憶から読み出すことが
必要であると判定する。

【０２２６】すなわち、判定手段は、分岐命令が存在し
ても、読出ブロックに分岐する命令であれば、分岐先ブ
ロックを読み出す必要はないと判定することにより、判
定精度をさらに向上させている。

【０２２７】その結果、効率的に分岐先ブロックを補助
記憶装置に取り込みながら、キャッシュミスの発生する
確率がさらに低い命令キャッシュメモリを得ることがで
きる。

【０２２８】また、請求項９記載の先行読出機能付命令
キャッシュメモリは、分岐命令が分岐する可能性が高い
か否かを予測する分岐予測手段と、分岐予測手段が分岐
命令の分岐可能性が高いと予測した場合に、分岐先ブロ
ックを主記憶から読み出すことが必要であると判定する
判定手段とを備えている。

【０２２９】すなわち、判定手段は、分岐予測手段の予
測に基づき、分岐先ブロックを主記憶から読み出すこと
が必要であるか否かを判定することにより、判定精度を
さらに向上させている。

【０２３０】その結果、効率的に分岐先ブロックを補助
記憶装置に取り込みながら、キャッシュミスの発生する
確率がさらに低い命令キャッシュメモリを得ることがで
きる。

【０２３１】また、請求項１０記載の先行読出機能付命
令キャッシュメモリの分岐予測手段は、分岐命令が記憶
手段に記憶された分岐する可能性が高い種別である場
合、分岐命令が分岐する可能性が高いと予測することに
より、高い精度の分岐予測を行っている。

【０２３２】また、請求項１１記載の先行読出機能付命
令キャッシュメモリの分岐予測手段は、分岐先アドレス
が分岐命令が格納されたアドレスより小さい分岐命令、
すなわち後方分岐の場合には分岐する可能性高いと予測
することにより、高い精度の予測を行っている。

【０２３３】また、請求項１２記載の先行読出機能付命
令キャッシュメモリにおいて、分岐する可能性が高い分
岐命令の種別に対し、そのことを指示する所定ビットの
分岐情報があらかじめ付加されており、分岐予測手段
は、分岐命令に分岐情報が存在する場合、分岐命令が分
岐する可能性が高いと予測することにより、高い精度の
予測を行っている。

【０２３４】また、請求項１３記載の先行読出機能付命
令キャッシュメモリの命令解析手段における判定手段
は、読出ブロックに特定の命令が存在することを検出し
た場合、分岐先ブロックを主記憶から読み出すことが必
要であると判定する。

【０２３５】したがって、特定の命令として、予めそこ
から分岐することがわかっているブロックやその確率が
高いブロックなど、分岐先ブロックを読出す必要のあ
る、またはその必要性の高いブロックに特定の命令を含
ませておけば、好便に分岐先ブロックを読出してアクセ
スに備えることができる。

【０２３６】その結果、効率的に分岐先ブロックを補助
記憶装置に取り込みながらキャッシュミスの発生する確
率の低い命令キャッシュメモリを得ることができる。

【０２３７】この発明における請求項１４記載の先行読
出機能付命令キャッシュメモリの先行読出制御手段は、
主記憶から読出され、命令補助記憶装置に転送される読
出ブロックに含まれる命令を解析して、分岐命令を含む
場合に分岐先アドレスを計算し、当該分岐先アドレスの
命令を含むブロックである分岐先ブロックの読み出しを
指示するアクセス要求と等価な疑似アクセス要求を補助
記憶装置に出力する。

【０２３８】したがって、先行読出制御手段は、読出ブ
ロックに分岐命令が存在する場合、補助記憶装置に対す
る分岐先ブロックでのアクセスを行うため、分岐先ブロ
ックが補助記憶装置に存在しないとき、補助記憶装置は
主記憶に対する分岐先ブロックの読み出しを要求して、
分岐先ブロックを自動的に取り込み、分岐先ブロックが
補助記憶装置に存在するとき、分岐先ブロックの読み出
し要求を発しないため主記憶には全くアクセスしない。

【０２３９】その結果、補助記憶装置内にすでに分岐先
ブロックが存在する場合には、メモリアクセスが行なわ
れないため、主記憶から補助記憶装置への分岐先ブロッ
クの転送を効率的に行うとともに、キャッシュミスの発
生する確率が低い命令キャッシュメモリを得ることがで
きる。

【図面の簡単な説明】

【図１】 この発明の第１の実施例にである先行読出機
能付命令キャッシュメモリの構成を示すブロック図であ
る。

【図２】 第１の実施例の命令解析部の内部構成を示す
ブロック図である。

【図３】 分岐予測命令検出回路の内部構成を示すブロ
ック図である。

【図４】 読出信号発生回路の内部構成を示すブロック
図である。

【図５】 この発明の第２の実施例である先行読出機能
付命令キャッシュメモリの構成を示すブロック図であ
る。

【図６】 第２の実施例の命令解析部の内部構成を示す
ブロック図である。

【図７】 次ブロック読出信号発生回路の内部構成を示
すブロック図である。

【図８】 分岐予測命令検出回路の内部構成を示すブロ
ック図である。

【図９】 この発明の第３の実施例である先行読出機能
付命令キャッシュメモリの命令解析部の内部構成を示す
ブロック図である。

【図１０】 第３の実施例の次ブロックロード命令検出
部のブロック図である。

【図１１】 この発明の第４の実施例である先行読み出
し機能付き命令キャッシュの構成を示すブロック図であ
る。

【図１２】 第４の実施例の命令解析部の内部構成を示
すブロック図である。

【図１３】 第４の実施例の分岐命令解析回路の内部構
成を示すブロック図である。

【図１４】 第４の実施例の解析部の内部構成を示すブ
ロック図である。

【図１５】 第４の実施例のアドレス生成回路の内部構
成を示すブロック図である。

【図１６】 第４の実施例の読出信号発生回路の内部構
成を示すブロック図である。

【図１７】 この発明の第５の実施例である先行読み出
し機能付き命令キャッシュの構成を示すブロック図であ
る。

【図１８】 第５の実施例の命令解析部の内部構成を示
すブロック図である。

【図１９】 この発明の第６の実施例である先行読出機
能付命令キャッシュメモリにおける読出信号発生回路内
部構成を示すブロック図である。

【図２０】 この発明の第７の実施例である先行読出機
能付命令キャッシュメモリにおける分岐命令解析回路内
の解析部の内部構成を示すブロック図である。

【図２１】 第７の実施例の解析部の中の分岐予測回路
の内部構成を示すブロック図である。

【図２２】 この発明の第８の実施例である先行読出機
能付命令キャッシュメモリにおける分岐命令解析回路内
の解析部の中の分岐予測回路の内部構成を示すブロック
図である。

【図２３】 この発明の第９の実施例である先行読出機
能付命令キャッシュメモリにおける分岐命令解析回路内
の解析部の中の分岐予測回路の内部構成を示すブロック
図である。

【図２４】 この発明の第１０の実施例である先行読出
機能付命令キャッシュメモリにおける分岐命令解析回路
及び読出信号発生回路の内部構成を示すブロック図であ
る。

【図２５】 記憶装置の階層構造を模式的に示す図であ
る。

【符号の説明】

３，４ 読出制御部、５，６，４２，１１０，１８０
命令解析部、１６ カウンタ、２０，１００ 先行読出
機能付命令キャッシュメモリ、３０，１０４命令キャッ
シュメモリ、３２，１０２，１８０ 先行読出制御部、
４０ 命令レジスタ、４１ アドレス生成回路、４３
キャッシュ制御信号発生回路、４４アドレスレジスタ、
４８ セレクタ、４９ 読出信号発生回路、５９ 分岐
予測回路、６４ コントロール信号発生回路、７２，１
３６，１３８，１６２，１９４ 一致検出回路、６２−
１〜６２−ｎ，１３０，１８２−１〜１８２−ｎ 分岐
予測命令検出回路、１３２ 分岐先アドレス計算回路。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 主記憶と処理装置との間にそれぞれの動
   作速度の相違をバッファリングするために設けられ、前
   記処理装置から与えられるアクセス要求に応答して、前
   記主記憶との間でブロック単位で命令情報の授受を行な
   う命令補助記憶装置と、 前記主記憶から読出され、前記命令補助記憶装置に転送
   される読出ブロックに含まれる命令を解析して、前記読
   出ブロックに続くブロックである次ブロックを前記主記
   憶から読み出すことが必要か否かを予測する命令解析手
   段と、 前記命令解析手段の予測に応答して、前記次ブロックの
   読み出しが必要であると予測された場合、前記次ブロッ
   クを前記主記憶から読出して、前記命令補助記憶装置に
   格納させるための次ブロック読出手段とを備える、先行
   読出機能付命令キャッシュメモリ。
2. 【請求項２】 前記命令解析手段は、前記読出ブロック
   内に、分岐すると予測される命令である分岐予測命令が
   存在しないことを検出して、前記次ブロックを読み出す
   ことが必要であると予測する予測手段を備える、請求項
   １記載の先行読出機能付命令キャッシュメモリ。
3. 【請求項３】 前記命令解析手段は、前記読出ブロック
   と前記次ブロックとの領域外に分岐すると予測される命
   令でないことを検出して、前記次ブロックを読出すこと
   が必要であると予測する予測手段を含む、請求項１記載
   の先行読出機能付命令キャッシュメモリ。
4. 【請求項４】 前記命令解析手段は、 前記読出ブロック内から分岐すると予測される命令であ
   る分岐予測命令を検出する分岐予測命令検出手段と、 前記分岐予測命令が、自身のアドレスより大きいアドレ
   スに分岐する前方分岐か否かを判定する前方分岐判定手
   段と、 前記分岐判定手段が前記分岐予測命令が前方分岐である
   と判定した場合に、前記次ブロックを読出すことが必要
   であると予測する予測手段とを含む、請求項１記載の先
   行読出機能付命令キャッシュメモリ。
5. 【請求項５】 特定の命令が予め定められており、 前記命令解析手段は、前記読出ブロックに前記特定の命
   令が存在することを検出して、前記次ブロックを読出す
   ことが必要であると予測する予測手段を含む、請求項１
   記載の先行読出機能付命令キャッシュメモリ。
6. 【請求項６】 主記憶と処理装置との間にそれぞれの動
   作速度の相違をバッファリングするために設けられ、前
   記処理装置から与えられるアクセス要求に応答して、前
   記主記憶との間でブロック単位で命令情報の授受を行な
   う命令補助記憶装置と、 前記主記憶から読出され、前記命令補助記憶装置に転送
   される読出ブロックに含まれる命令を解析して、分岐命
   令を含む場合に分岐先アドレスを計算し、当該分岐先ア
   ドレスの命令を含むブロックである分岐先ブロックを前
   記主記憶から読み出す必要があるか否かを判定する命令
   解析手段と、 前記命令解析手段の判定に応答して、前記分岐先ブロッ
   クの読み出しが必要と判定された場合、前記分岐先ブロ
   ックを前記主記憶から読出して、前記命令補助記憶装置
   に格納させるための分岐先ブロック読出手段とを備え
   る、先行読出機能付命令キャッシュメモリ。
7. 【請求項７】 前記命令解析手段は、前記分岐命令が絶
   対分岐命令あるいはプログラムカウンタ相対分岐命令で
   ある場合に、前記分岐先ブロックを前記主記憶から読み
   出すことが必要であると判定する判定手段を備える、請
   求項６記載の先行読出機能付命令キャッシュメモリ。
8. 【請求項８】 前記命令解析手段は、前記分岐先アドレ
   スが前記読出ブロックの領域外にあるアドレスの場合
   に、前記分岐先ブロックを前記主記憶から読み出すこと
   が必要であると判定する判定手段を備える、請求項６記
   載の先行読出機能付命令キャッシュメモリ。
9. 【請求項９】 前記命令解析手段は、前記分岐命令が分
   岐する可能性が高いか否かを予測する分岐予測手段と、
   前記分岐予測手段が前記分岐命令の分岐可能性が高いと
   予測した場合に、前記分岐先ブロックを前記主記憶から
   読み出すことが必要であると判定する判定手段とを備え
   る、請求項６記載の先行読出機能付命令キャッシュメモ
   リ。
10. 【請求項１０】 前記分岐予測手段は、 分岐する可能性が高い分岐命令の種別を記憶する記憶手
    段を有し、 前記分岐命令が前記記憶手段に記憶された種別である場
    合、前記分岐命令が分岐する可能性が高いと予測する、
    請求項９記載の先行読出機能付命令キャッシュメモリ。
11. 【請求項１１】 前記分岐予測手段は、前記分岐先アド
    レスが前記分岐命令が格納されたアドレスより小さい場
    合、前記分岐命令が分岐する可能性が高いと予測する、
    請求項９記載の先行読出機能付命令キャッシュメモリ。
12. 【請求項１２】 分岐する可能性が高い分岐命令の種別
    に対し、そのことを指示する所定ビットの分岐情報があ
    らかじめ付加されており、 前記分岐予測手段は、前記分岐命令に前記分岐情報が存
    在する場合、前記分岐命令が分岐する可能性が高いと予
    測する、請求項９記載の先行読出機能付命令キャッシュ
    メモリ。
13. 【請求項１３】 特定の命令が予め定められており、 前記命令解析手段は、前記読出ブロックに前記特定の命
    令が存在することを検出した場合、前記分岐先ブロック
    を前記主記憶から読み出すことが必要であると判定する
    判定手段を備える、請求項６記載の先行読出機能付命令
    キャッシュメモリ。
14. 【請求項１４】 主記憶と処理装置との間にそれぞれの
    動作速度の相違をバッファリングするために設けられ、
    前記処理装置から与えられるアクセス要求に応答して、
    前記主記憶との間でブロック単位で命令情報の授受を行
    なう命令補助記憶装置を備え、前記命令補助装置は前記
    アクセス要求で指示されるブロックの情報を保持してい
    ない場合に、そのブロックの情報を前記主記憶から取り
    込み、 前記主記憶から読出され、前記命令補助記憶装置に転送
    される読出ブロックに含まれる命令を解析して、分岐命
    令を含む場合に分岐先アドレスを計算し、当該分岐先ア
    ドレスの命令を含むブロックである分岐先ブロックの読
    み出しを指示する、前記アクセス要求と等価な疑似アク
    セス要求を前記補助記憶装置に出力する先行読出制御手
    段をさらに備える、先行読出機能付命令キャッシュメモ
    リ。